JP4564011B2 - 情報処理装置、例外制御回路 - Google Patents
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Description
そして、情報処理回路が実行する処理において、例外が発生することがある。
上記構成の例外制御回路が組み込まれた情報処理装置及び上記例外制御方法についても同様の効果が得られる。
この構成により、前記情報処理回路に関する命令の実行と共に、その実行サイクル内において、所定の例外ハンドラに移行する割り込みを発生させるかどうかの判定を行うので、従来よりも速やかに例外ハンドラと通常処理の切り替えを行うができ、通常処理の停滞を低減することができる。
また、前記プロセッサと前記例外制御部は、同じチップ上に形成されており、前記情報処理回路は他のチップ上に形成されているとしてもよい。
情報処理装置は複数の情報処理回路を備えることが可能であり、複数ある場合においても、各情報処理回路と例外制御部とを接続するそれぞれの専用線を介して通知された状態情報と設定情報とに基づいて、割り込みコントローラに割り込みを発生させるか否かの判定を行うので、従来より速やかに例外ハンドラと通常処理の切り替えを行うができ、通常処理の停滞を低減することができる。
情報処理回路において発生する例外が限定されるため、用意しなければならない例外ハンドラの記述を簡略化することができ、実装し易いという効果がある。
<構成>
図1は、情報処理装置1の構成を示す図である。
情報処理装置1は、命令メモリ2、プロセッサ3、例外制御部4、割り込みコントローラ5、アクセラレータ6を備える。
プロセッサ3とアクセラレータ6は、アドレスバス20、データバス21、リクエストバス22を介して接続されており、リクエストバス22は、例外制御部4を経由している。
プロセッサ3と例外制御部4は、同じチップ上に形成されており、アクセラレータ6は、別のチップ上に形成されている。また、プロセッサ3及び例外制御部4は、同じクロックサイクルで動作している。
pcは、現在実行されている命令が格納されている番地を記憶しているレジスタであり、epcは、例外ハンドラに移行する直前に実行された命令が格納されている番地を記憶しているレジスタである。
アクセラレータ6は、その内部にレジスタであるextregと、アクセラレータ6の現在の状態を示す状態情報を例外制御部4に通知する状態通知部7とを有する。
命令メモリ2は、複数の命令から成るプログラムを記憶している、一般的なメモリである。
プロセッサ3が解読した命令が、アクセラレータ6のextregに処理の依頼を示す命令を書き込むwrite命令、又はextregに書き込まれるアクセラレータ6の処理結果を読み出すread命令(以下、アクセラレータ6に関する命令を、単に「アクセラレータ命令」という。)であれば、アクセラレータ6に対して、アドレスバス20を介して書き込み先又は読み出し先のアドレスを送り、データバス21を介してオペランド等のデータを送り、リクエストバス22を介してコマンドを送る。
例外ベクタアドレスとは、例外ハンドラの開始アドレスのことである。
プロセッサ3は、割り込みコントローラ5から所定の例外ベクタアドレスを指定する割り込み要求を受けると、通常の処理シーケンスから分岐して、指定された例外ベクタアドレスが示す番地の命令を読み出して、解読し実行する。
アクセラレータ6は、ビットストリームのオーバーフロー又は固有のエラー等の例外を発生することが想定されるが、係る例外が発生しない限り、依頼された処理をプロセッサ3及び例外制御部4のクロックサイクルの1サイクル分の期間で実行し、実行した結果をextregに書き込む。
具体的には、アクセラレータ7が処理の実行中である場合、busy/idle信号線23でbusy信号を送り、処理を行っていない場合は、busy/idle信号線23でidle信号を送り、エラーが発生した場合は、error信号線24でerror信号を送る。
状態通知部7から通知された状態情報は、例外制御部4のregに書き込まれ、上書き更新される。
具体的には、busy信号が通知されれば、“busy”を示す値がregに書き込まれ、idle信号が通知されれば、“idle”を示す値がregに書き込まれ、error信号が通知されれば、“error”を示す値がregに書き込まれる。
“BUSY”割り込みは、アクセラレータ6において発生した例外が回復するまでの間、プロセッサ3に通常の処理シーケンスから分岐して例外ハンドラを起動する割り込みであり、“READY”割り込みは、プロセッサ3が通常の処理シーケンスに戻るための処理を行う例外ハンドラ(以下、区別するために「復帰用例外ハンドラ」と言う。)を起動する割り込みである。
“BUSY”は、“BUSY”割り込み要求を割り込みコントローラ5に通知させるか否かの判定を行う設定を示し、“READY”は、“READY” 割り込み要求を割り込みコントローラ5に通知させるか否かの判定を行う設定を示す。
また、例外制御部4は、intregに書き込まれている設定情報が“READY”で、regに書き込まれている状態情報が“busy”又は“error”から“idle”に変化した場合、“READY”割り込みを発生させる指示を割り込みコントローラ5に通知する判定を行う。
<動作>
続いて、情報処理装置1の動作について説明する。
まず、プロセッサ3の動作から説明する。
プロセッサ3は、命令メモリ2から命令を読み出して解読し(ステップS1)、その解読された命令を実行する(ステップS2)。
プロセッサ3は、例外ハンドラの実行中に“READY”割り込み要求を受けると(ステップS5:YES)、指定された例外ベクタアドレスに基づいて復帰用例外ハンドラを起動する(ステップS6)。“READY”割り込み要求を受けなければ(ステップS5:NO)、例外ハンドラの実行を継続する。
プロセッサ3が解読した命令がアクセラレータ命令であれば(ステップS11:YES)、リクエストバス22を介して例外制御部4に伝達され、例外制御部4は、intregの設定情報とregの状態情報を確認する。
その結果、設定情報が“BUSY”で、状態情報が“busy”又は“error”であれば(ステップS12:YES)、例外制御部4は、アクセラレータ命令をアクセラレータ6に伝達せず、“BUSY”割り込み要求を割り込みコントローラ5に通知させる判定を行う。
その後、状態通知部7の通知によりregの状態情報が“busy”から“idle”に書き換えられて変化したことを例外制御部4が検知すると(ステップS14:YES)、例外制御部4は、“READY”割り込み要求を割り込みコントローラ5に通知させる判定を行う。
最後にアクセラレータ6の動作について説明する。
アクセラレータ6は、自身の現在の状態をbusy/idle信号線23及びerror信号線24を介して例外制御部4に常に通知する(ステップS21)。
図3は、情報処理装置1が実行するプログラムの一例であり、図4は、図3に示すプログラムの具体的な流れの一例を示す図である。
図4に示すサイクル1において、プロセッサ3が、図3に示すプログラム行番号1のwrite BUSY,intreg;を解読すると、プロセッサ3は、intregに“BUSY”を書き込む。
サイクル3においてプロセッサ3が解読した命令は、nop(no operation)すなわち、なにもしないことを示す命令であるため、プロセッサ3はなにもしない。
一方、サイクル3においてアクセラレータ6は、extregに書き込まれたCMD0を実行しているため、“busy”状態である。
一方、サイクル4において、アクセラレータ6は、ビットストリームのオーバーフローが生じているため、“busy”状態である。
上述したように、アクセラレータ6は、基本的には1サイクルで処理を実行して、結果をextregに書き込み、直ちに“idle”状態に戻るが、ビットストリームのオーバーフローが生じれば、“busy”状態が数サイクルに亘って続く。
この時、設定情報は“BUSY”であり、状態情報は“busy”であるため、例外制御部4は、アクセラレータ命令をアクセラレータ6に伝達せずに、“BUSY”割り込み要求を割り込みコントローラ5に通知させる判定を行う。
プロセッサ3は、その要求を受けて、サイクル6において、プログラム行番号11のread epc,reg2;を解読し実行する。すなわち、プロセッサ3は、epcの値(プログラム行番号5の命令格納番地)をreg2に読み出す。
続いてプロセッサ3は、サイクル8において、プログラム行番号13のwrite READY,intreg;を解読し実行する。すなわち、プロセッサ3は、intregに“READY”を書き込む。
サイクル11において、例外制御部4は、状態情報通知部7からの通知によって、regの状態情報が“busy”から“idle”に書き換えられて変化したことを検知し、“READY”割り込み要求を割り込みコントローラ5に通知させる。
プロセッサ3は、その要求を受けて、サイクル12においてプログラム行番号15のwrite BUSY,intreg;を解読し実行する。すなわち、プロセッサ3は、intregに“BUSY”を書き込む。
続いてプロセッサ3は、サイクル14において、プログラム行番号17のreturn reg3;を解読し実行する。すなわち、プロセッサ3は、reg3にロードされた値が示す命令格納番地にpcを戻す。
この時、設定情報は“BUSY”、状態情報は“idle”であるため、そのまま実行させる。
この時、設定情報は“BUSY”、状態情報は“idle”であるため、そのまま実行させる。
一方、サイクル19においてアクセラレータ6は、extregに書き込まれたCMD0を実行しているため、“busy”状態である。そして、サイクル18においてアクセラレータ6は、固有のエラーを発生し、“error”状態である。
この時、状態情報は“error”であり、設定情報は“BUSY”であるため、例外制御部4は、アクセラレータ6にアクセラレータ命令を伝達せず、“BUSY”割り込み要求を割り込みコントローラ5に通知させる。
プロセッサ3は、その要求を受けて、サイクル6において、プログラム行番号11のread epc,reg2;を解読し実行する。
上述の情報処理装置1は、アクセラレータが1つだけであったが、複数備わっていてもよい。
図5は、n個(n>2)のアクセラレータを備えた情報処理装置1Aの構成を示す図である。
第1アクセラレータ6と第nアクセラレータ8は、それぞれ実行する処理が異なり、発生し得る例外も異なる。
第nアクセラレータ8は、MPEGの画像復号化アクセラレータであり、プロセッサ3から処理の依頼を示す命令が、extregに書き込まれることで画像復号化処理を実行する機能を有し、ビットストリームのアンダーフロー又は固有のエラー等の例外を発生することが想定される。
例外制御部4Aは、上述の複数のアクセラレータにそれぞれに対応して、aintregnに書き込まれる設定情報とaregnに書き込まれる状態情報とに基づいて、“BUSY”割り込み要求、又は“READY”割り込み要求のいずれかを割り込みコントローラ5に通知させるか否かの判定を行う。
<補足>
なお、本発明は上述の実施の形態に限定されるものでないことは、勿論である。以下に示す内容も本発明に含まれる。
(1)上述の実施の形態では、プロセッサとアクセラレータは同じクロックサイクルで動作しているとして説明したが、動作周波数は同じでなくてもよい。一般的に、アクセラレータの動作周波数の方がプロセッサより遅い。
(2)上述の実施の形態では、プロセッサ3と例外制御部4は、同じチップ上に形成されており、アクセラレータ6は、別のチップ上に形成されているとしたが、プロセッサ3と例外制御部4とアクセラレータ6を1つのLSI(Large Scale Integration)チップに形成していてもよく、また、半導体技術の進歩により、又は派生する別技術により、現在の半導体技術に置き換わる集積回路化の技術が登場すれば、その技術を用いて集積化を行ったチップに形成していてもよい。
(3)上述の実施の形態では、例外制御部4は、プロセッサ3と別の回路として説明したが、プロセッサ3に含まれる一機能部であってもよい。
(4)アクセラレータ6は、実行すべき定型処理をプログラムすることが可能な論理素子で実現されていてもよい。
2 命令メモリ
3 プロセッサ
4 例外制御部
5 割り込みコントローラ
6 (第1)アクセラレータ
7、9 状態通知部
8 第nアクセラレータ
20 アドレスバス
21 データバス
22 リクエストバス
23 busy/idle信号線
24 error信号線
Claims (11)
- プロセッサと、
前記プロセッサから処理依頼命令を受けて特定の処理を実行する情報処理手段と、
前記プロセッサによって前記処理依頼命令の結果を読み出す命令が発行された時に、前記プロセッサからの指示により設定される設定情報と、前記処理依頼命令に応じて変化し、前記情報処理手段から通知される前記情報処理手段の現在の状態を示す状態情報とに基づいて、前記プロセッサに対して割り込み要求を通知するか否かを判定し、通知すると判定した場合には前記プロセッサに対して割り込み要求を通知する制御手段と、
を備えた情報処理装置。 - 前記情報処理手段と前記制御手段とは、前記状態情報を通知するための専用線で接続されている
ことを特徴とする請求項1記載の情報処理装置。 - 前記状態情報は、前記情報処理手段が処理を実行しているビジー状態及び処理を実行していないアイドル状態のいずれかの状態を示し、
前記設定情報は、第1情報、及び第2情報のいずれかであり、
前記制御手段は、
前記設定情報が第1情報であり、且つ前記状態情報がビジー状態を示す情報である場合、前記プロセッサの実行対象を第1例外ハンドラに移行させる第1種割り込み要求を通知し、前記設定情報が第1情報であり、且つ前記状態情報がアイドル状態を示す情報である場合、前記第1種割り込み要求を通知せず、
前記設定情報が第2情報であり、且つ前記状態情報がビジー状態を示す情報からアイドル状態を示す情報に変化した場合、前記プロセッサの実行対象を、通常の処理シーケンスに復帰するための処理である、第2例外ハンドラに移行させる第2種割り込み要求を通知する
ことを特徴とする請求項1に記載の情報処理装置。 - 前記状態情報は、前記情報処理手段が処理を実行しているビジー状態及び処理を実行していないアイドル状態、エラーが発生しているエラー状態のいずれかの状態を示す情報であり、
前記設定情報は、第1情報、及び第2情報のいずれかであり、
前記制御手段は、
前記設定情報が第1情報であり、且つ前記状態情報がビジー状態又はエラー状態を示す情報である場合、前記プロセッサの実行対象を第1例外ハンドラに移行させる第1種割り込み要求を通知し、
前記設定情報が第1情報であり、且つ前記状態情報がアイドル状態を示す情報である場合、前記第1種割り込み要求を通知せず、
前記設定情報が第2情報であり、且つ前記状態情報がビジー状態又はエラー状態を示す情報からアイドル状態を示す情報に変化した場合、前記プロセッサの実行対象を、通常の処理シーケンスに復帰するための処理である、第2例外ハンドラに移行させる第2種割り込み要求を通知する
ことを特徴とする請求項1に記載の情報処理装置。 - 前記プロセッサと前記制御手段とは、同じチップ上に形成されており、前記情報処理手段は他のチップ上に形成されていることを特徴とする請求項1に記載の情報処理装置。
- 前記情報処理装置は、前記情報処理手段を複数備え、
前記制御手段は、前記プロセッサからの指示により個々に設定される各情報処理手段用の設定情報と、各情報処理手段から通知される前記複数の情報処理手段の現在の状態を示す状態情報とに基づいて、前記プロセッサに対して割り込み要求を通知する
ことを特徴とする請求項1に記載の情報処理装置。 - 前記複数の情報処理手段と前記制御手段とは、それぞれ前記状態情報を通知するための専用線で接続されている
ことを特徴とする請求項6記載の情報処理装置。 - 前記情報処理手段は、定型処理を実行するアクセラレータであることを特徴とする請求項1に記載の情報処理装置。
- 情報処理装置に用いられる例外制御回路であって、
前記情報処理装置は、
プロセッサと、
前記プロセッサから処理依頼命令を受けて特定の処理を実行する情報処理手段と、
を備え、
前記例外制御回路は、
前記プロセッサによって前記処理依頼命令の結果を読み出す命令が発行された時に、前記プロセッサからの指示により設定される設定情報と、前記処理依頼命令に応じて変化し、前記情報処理手段から通知される前記情報処理手段の現在の状態を示す状態情報とに基づいて、前記プロセッサに対して割り込み要求を通知するか否かを判定し、通知すると判定した場合には前記プロセッサに対して割り込み要求を通知する手段を備える
例外制御回路。 - プロセッサと、当該プロセッサから処理依頼命令を受けて特定の処理を実行する情報処理回路と、当該プロセッサに対して割り込み要求を通知する割り込みコントローラと、例外制御回路とを備える情報処理装置に用いられる例外制御方法であって、
前記例外制御回路は、前記プロセッサによって前記処理依頼命令の結果を読み出す命令が発行された時に、前記プロセッサからの指示により設定される設定情報と、前記処理依頼命令に応じて変化し、前記情報処理回路から通知される当該情報処理回路の現在の状態を示す状態情報とに基づいて、プロセッサの実行対象を対応する例外ハンドラに移行させる割り込み要求を前記割り込みコントローラに通知させるか否かの判定を行い、通知させると判定した場合には前記割り込みコントローラに前記プロセッサに対して割り込み要求を通知させる
ことを特徴とする例外制御方法。 - プロセッサと、前記プロセッサから処理依頼命令を受けて特定の処理を実行する情報処理手段と、例外制御手段とを備える情報処理装置に用いられる例外制御方法であって、
前記プロセッサによって前記処理依頼命令の結果を読み出す命令が発行された時に、前記プロセッサからの指示により設定される設定情報と、前記処理依頼命令に応じて変化し、前記情報処理手段から通知される前記情報処理手段の現在の状態を示す状態情報とに基づいて、前記例外制御手段が、前記プロセッサに対して割り込み要求を通知するか否かを判定し、通知すると判定した場合には前記プロセッサに対して割り込み要求を通知する
ことを特徴とする例外制御方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004248040 | 2004-08-27 | ||
JP2004248040 | 2004-08-27 | ||
PCT/JP2005/015139 WO2006022202A1 (ja) | 2004-08-27 | 2005-08-19 | 情報処理装置、例外制御回路 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010001363A Division JP4569934B2 (ja) | 2004-08-27 | 2010-01-06 | 情報処理装置、例外制御回路及び例外制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2006022202A1 JPWO2006022202A1 (ja) | 2008-05-08 |
JP4564011B2 true JP4564011B2 (ja) | 2010-10-20 |
Family
ID=35967414
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006531874A Active JP4564011B2 (ja) | 2004-08-27 | 2005-08-19 | 情報処理装置、例外制御回路 |
JP2010001363A Active JP4569934B2 (ja) | 2004-08-27 | 2010-01-06 | 情報処理装置、例外制御回路及び例外制御方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010001363A Active JP4569934B2 (ja) | 2004-08-27 | 2010-01-06 | 情報処理装置、例外制御回路及び例外制御方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7934082B2 (ja) |
JP (2) | JP4564011B2 (ja) |
CN (1) | CN100451950C (ja) |
WO (1) | WO2006022202A1 (ja) |
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- 2005-08-19 JP JP2006531874A patent/JP4564011B2/ja active Active
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---|---|---|---|---|
JPH07129414A (ja) * | 1993-11-08 | 1995-05-19 | Fujitsu Ltd | データ処理装置 |
JPH07219774A (ja) * | 1994-02-07 | 1995-08-18 | Fujitsu Ltd | データ処理装置および例外処理方法 |
JPH07262023A (ja) * | 1994-03-23 | 1995-10-13 | Fujitsu Ltd | 割込制御方式 |
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JPH10340128A (ja) * | 1997-06-10 | 1998-12-22 | Hitachi Ltd | データ処理装置及び移動体通信端末装置 |
JP2001142701A (ja) * | 1999-10-01 | 2001-05-25 | Hitachi Ltd | プロセッサにおけるパイプライン制御用メカニズムおよび方法 |
Also Published As
Publication number | Publication date |
---|---|
CN100451950C (zh) | 2009-01-14 |
JPWO2006022202A1 (ja) | 2008-05-08 |
WO2006022202A1 (ja) | 2006-03-02 |
CN101023410A (zh) | 2007-08-22 |
US20090049219A1 (en) | 2009-02-19 |
JP2010102732A (ja) | 2010-05-06 |
US7934082B2 (en) | 2011-04-26 |
US8082429B2 (en) | 2011-12-20 |
JP4569934B2 (ja) | 2010-10-27 |
US20110173361A1 (en) | 2011-07-14 |
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