JP2003029966A

JP2003029966A - データ処理装置

Info

Publication number: JP2003029966A
Application number: JP2001216258A
Authority: JP
Inventors: Naomiki Mitsuishi; 直幹三ッ石
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-07-17
Filing date: 2001-07-17
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】データ処理装置の処理性能の向上を図る。【解決手段】プログラム格納用メモリから読み出され
た複数の命令を保持可能なレジスタ（ＩＲ）と、このレ
ジスタの出力を解読可能なデコーダ（ＯＰＣＯＤＥ）
と、デコーダのデコード結果に基づいてプログラムの単
位リードサイクルをデータ処理装置の複数ステートで実
行し、上記単位リードサイクル内で上記複数の命令を実
行するための実行部（７１１）とを設け、フラッシュメ
モリなどのプログラム格納用メモリが論理回路の動作速
度に比べて遅い場合でも、データ処理装置の処理性能が
上記プログラム格納用メモリの能力に律則されないよう
にして、データ処理装置の処理性能を向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理技術に
関し、特に、半導体集積回路装置によって構成されるマ
イクロコンピュータに適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】半導体集積回路装置の製造技術の高度化
に伴って、半導体単結晶からなるシングルチップに、中
央演算処理装置（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎ
ｇＵｎｉｔ；以下、単に「ＣＰＵ」と称する）、プロ
グラムを格納するＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ）、書き替え可能に各種データを格納するＲＡＭ
（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等を含
む構成素子を集積して製造した、マイクロコンピュータ
が広範囲に普及してきており、種々の目的のデータ処理
装置として使用されている。

【０００３】そのようなマイクロコンピュータに搭載さ
れるＲＯＭには、記憶内容が固定化されたマスクＲＯＭ
の他に、フラッシュメモリのような電気的に書込み／消
去可能な不揮発性記憶装置（ＰＲＯＭ）を用いたものが
ある。また、システムに実装後にＰＲＯＭへのライトを
可能にした、いわゆるオンボード書込みが可能なものも
知られている。そのようなＰＲＯＭを用いることによっ
て、開発期間の短縮を図り、仕様変更や少量多品種生産
に柔軟に対応することができる。

【０００４】尚、マイクロコンピュータについて記載さ
れた文献の例としては、昭和６０年１２月２５日に株式
会社オーム社から発行された「マイクロコンピュータハ
ンドブック（第１５７頁〜）」がある。

【０００５】

【発明が解決しようとする課題】マイクロコンピュータ
応用機器への搭載されるマイクロコンピュータにおいて
は、リアルタイム性が必要である。すなわち、所定のイ
ベントを検出して、それに対する所要の応答を、所要の
時間内に行う必要がある。イベントの検出には割り込み
が用いられる。割り込みの発生は、多くの場合、プログ
ラム実行状態を特定することができない。

【０００６】いわゆるキャッシュメモリを用いることに
よって、低速のプログラム格納用メモリを使用しなが
ら、処理を高速化する技術がある。しかしながら、キャ
ッシュメモリは、ヒット／ミスヒットによって処理速度
が変化するため、上記割り込みの発生によっては、処理
速度が変動してしまい、リアルタイム性の評価が困難で
ある。また、キャッシュメモリは、消費電力の増加や、
物理的規模の増加による製造費用の増加を招きやすい。

【０００７】キャッシュメモリを用いる場合には、ＣＰ
Ｕは、キャッシュメモリから逐次命令を取込んで動作す
るから、キャッシュミスの場合は、当該アドレスの命令
がリードされるまで待機状態になる。キャッシュ自体
は、継続して、キャッシュフィルを行うが、これはＣＰ
Ｕの命令実行と直接関係なく行われる。

【０００８】特にＰＲＯＭに着目した場合、このＰＲＯ
Ｍは、フローティングゲートを有するなど、その構造
が、そのほかの論理回路に比較して複雑であり、製造プ
ロセスも複雑になる。また、高速化が図り難い。少なく
とも、その他の論理回路やＲＡＭなどに比較して、単純
化と高速化の両立が困難である。製造プロセスが複雑に
なることは、製造費用の増加を招来する。

【０００９】マイクロコンピュータにおいて、プログラ
ムを格納するメモリがＣＰＵやＲＡＭにおける論理回路
の動作速度に比べて動作速度が遅い場合、マイクロコン
ピュータの性能が上記プログラムメモリの性能に律則さ
れてしまい、ＣＰＵの能力を十分に発揮することができ
ない。また、マイクロコンピュータはその応用によって
は、消費電力が低いことが重視される場合がある。携帯
機器はその一例である。さらに、マイクロコンピュータ
は、その応用によっては半導体集積回路で成るマイクロ
コンピュータの実現可能な論理回路の動作速度（例えば
５０ＭＨｚ）に比較して、低い動作周波数（例えば５Ｍ
Ｈｚ）で動作させたい場合がある。

【００１０】本発明の目的は、データ処理装置の処理性
能を向上させるための技術を提供することにある。

【００１１】本発明の別の目的は、低消費電力化を図る
ことにある。

【００１２】本発明の更に別の目的は、データ処理装置
における論理的規模の増加を抑止するための技術を提供
することにある。

【００１３】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、プログラム（命令）の単位アク
セスサイクル内で、複数の命令実行を可能にする。プロ
グラムの単位リードサイクルにおいては、実効的に、ア
ドレスの出力とこれに対応する命令の格納とを行う。プ
ログラムのリードは、プログラム格納用メモリ、例えば
フラッシュメモリなどの電気的に書込み／消去可能な不
揮発性記憶装置（ＲＯＭ）からの命令読み出しとされ
る。ＲＯＭのリードが相対的に遅い場合でも、それに制
限されずに、ＣＰＵの処理性能を維持できる。

【００１６】第１の手段では、プログラム格納用メモリ
の単位アクセスを、ＣＰＵの複数ステートで実行するよ
うにし、上記複数ステートで、別の命令を実行可能にす
る。第１命令は、算術論理演算器（ＡＬＵ）による当該
演算動作を行い、プログラム格納用メモリのアクセスの
完了を待たずに、次の命令の実行を開始させ、第２命令
は、算術論理演算器による当該演算動作を行い、プログ
ラム格納用メモリのアクセスの完了を待つようにすると
よい。プログラム格納用メモリの単位アクセスサイクル
のステート数以下の複数の命令を実行することができ
る。

【００１７】１つの命令は、次の命令リードのアドレス
を出力し、リードを発行し、命令の格納は行なわず、別
の命令は、アドレスの出力とリードの発行を行なわず、
命令の格納を行う。換言すれば、１つの命令は、命令実
行中であっても、当該リードのウェイトを参照せず、動
作可能とする。別の命令は、ウェイトを参照して、適宜
待機状態となるようにする。

【００１８】別の構成では、１つの命令は、次の命令リ
ードのアドレス出力、リードの発行を行い、前の命令の
リードの格納を行うようにし、別の命令は、その実行期
間に、アドレス出力、リードの発行も行なわず、命令の
格納も行なわないようにする。

【００１９】第２の手段では、プログラム格納用メモリ
の単位アクセスを、ＣＰＵの単位ステートで実行するよ
うにし、第１命令、第２命令を同時に解読（デコード）
し、それぞれ、当該演算を第１算術論理演算器、第２算
術論理演算器で実行させるようにする。このとき、第１
命令と第２命令のデータに依存関係がある場合には、第
１算術論理演算器の出力を第２算術論理演算器に取り込
むようにすると良い。

【００２０】命令実行に必要なステート数を短縮でき
る。例えば、同時に解読又は実行する命令の数を２個と
すると、必要なステート数を１／２とし、所要の処理性
能を実現する動作周波数も１／２にできる。消費電力の
大きな部分は、クロック信号によっているため、動作周
波数を１／２とることによって、消費電力の低減を図る
ことができる。

【００２１】第１算術論理演算器と第２算術論理演算器
とを直列に接続することによって、資源の競合（汎用レ
ジスタのライトとリードの競合など）が発生しても矛盾
を生じない。また、命令の並びかたが任意にできるの
で、命令デコード回路も簡単にでき、論理的規模を縮小
でき、さらに、プログラム作成効率或いはコンパイラな
どの開発装置の開発効率を損なうことがない。

【００２２】別の観点では、命令リードのアドレス又は
コマンドを発行後、プログラム格納用メモリなどにこの
ラッチ回路を設けてラッチし、続いて、データ用のアド
レス又はコマンドを発行し、上記命令リードの完了以前
に、上記データ用のデータ入出力を行い、その後に、上
記命令リードの命令格納を行うようにする。並列動作を
行なわない場合も、プログラムリードサイクルが遅いこ
とによる処理性能の低下を抑止できる。

【００２３】このとき、上記実行部には、上記プログラ
ムの単位リードサイクルにおいて上記プログラム格納用
メモリへの読み出しアドレスを出力し、上記プログラム
の単位リードサイクルにおいて上記プログラム格納用メ
モリから読み出された命令を上記レジスタへ格納するた
めのバッファブロックを含めることができる。

【００２４】また、プログラムとデータとを並列に伝達
可能とするため、上記プログラム格納用メモリからプロ
グラムのリードを可能とする第１バスと、データのリー
ド又はライトを可能とする第２バスとを別個に設けるこ
とができる。

【００２５】上記複数の命令のうちの何れが実行されて
いるかの判別を可能とするため、実行中の命令を示す情
報を保持可能な保持手段を設けることができる。この保
持手段は例えば上記情報を保持可能なレジスタとされ
る。

【００２６】

【発明の実施の形態】図８には、本発明にかかるデータ
処理装置の一例であるマイクロコンピュータの全体的な
構成が示される。

【００２７】プログラムに従って所定の演算を実行する
ＣＰＵ（中央処理装置）７１、プログラム格納用メモリ
の一例とされるＲＯＭ（リード・オンリ・メモリ）７
２、ランダムアクセス可能なＲＡＭ（ランダム・アクセ
ス・メモリ）７３、バス制御のためのバスコントローラ
（ＢＳＣ）７５、入出力回路（Ｉ／Ｏ）７４と、それら
間でデータのやり取りを可能とするためのプログラム用
バス（ＩＡＢ，ＩＤＢ）及びデータ用バス（ＤＡＢ，Ｄ
ＤＢ）を含む。

【００２８】ＣＰＵ７１とＲＯＭ７２はプログラム用バ
ス（ＩＡＢ，ＩＤＢ）で結合され、ＣＰＵ７１とＲＡＭ
７２とはデータ用バス（ＤＡＢ，ＤＤＢ）で結合され
る。プログラム用バスとデータ用バスは、バスコントロ
ーラ７５でインタフェースされて、Ｉ／Ｏバス及び外部
バスに接続されている。

【００２９】入出力回路７４は、例えば、タイマや、シ
リアルコミュニケーションインタフェース、入出力ポー
トなどを含む。入出力回路７４は、ＣＰＵ７１に対する
割り込み要求信号を発生する。この割り込み要求信号は
ＣＰＵ７１に伝達される。

【００３０】図１には上記ＣＰＵ７１の構成例が示され
る。

【００３１】ＣＰＵ７１は、特に制限されないが、演算
処理を行うための実行部７１１と、その演算処理の実行
制御のための実行制御部７１０とを含む。

【００３２】説明を簡単にするために、本ＣＰＵ７１の
命令は１６ビットの固定長とし、この命令をリードする
データバスは３２ビットとする。このようなＣＰＵ７１
は、例えば、プログラム用のバス（ＩＡＢ、ＩＤＢ）
と、データ用のバス（ＤＡＢ、ＤＤＢ）を分離した、い
わゆるハーバードバス構造とされる。

【００３３】ＣＰＵ７１は、制御部７１０と実行部７１
１とを含んで成る。

【００３４】実行部７１１は、汎用レジスタＲ０〜Ｒ３
１、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ、算術論理演算器ＡＬＵ、バッファブロッ
クＢＢを含む。これらは、リードバスＡ，Ｂ、ライトバ
スＷによって相互に接続されている。算術論理演算器Ａ
ＬＵは演算結果の状態をコンディションコードレジスタ
ＣＣＲに出力する。バッファブロックＢＢには、アドレ
スバッファやデータバッファが含まれ、プログラム用の
アドレスバスＩＡＢ、データ用のアドレスバスＤＡＢ、
データ用のデータバスＤＤＢに結合されることによっ
て、プログラム用のアドレス信号やデータ用のアドレス
信号及びデータのバッファリングを行う。プログラム用
のデータバスＩＤＢは制御部７１０に結合される。ここ
で、バッファブロックＢＢは、特に制限されないが、プ
ログラムの単位リードサイクルにおいてＲＯＭ７２への
読み出しアドレスを出力し、上記プログラムの単位リー
ドサイクルにおいて上記プログラム格納用メモリから読
み出された命令を上記レジスタへ格納させる。

【００３５】制御部７１０は、データバスＩＤＢの内容
を取り込む３２ビットの命令レジスタＩＲと、この命令
レジスタＩＲの内容を取り込むため、１６ビットの命令
デコーダＯＰＣＯＤＥを有する。命令レジスタＩＲの内
容は、上位又は下位１６ビットの単位で命令デコーダＯ
ＰＣＯＤＥに入力される。上位又は下位のいずれを実行
しているかを示すためのフラグを保持するレジスタＨＬ
が設けられる。命令デコーダＯＰＣＯＤＥにおいて命令
が解読され、実行部７１１への制御信号、バスの制御信
号などが生成される。

【００３６】図２には、図１に示されるＣＰＵ７１にお
ける主要部の動作タイミングが示される。

【００３７】リセットなどの例外処理や、直前の命令な
どによるプログラムリードによって、２個の命令コード
が命令レジスタＩＲに格納される。まず、第１命令（上
位）が命令デコーダＯＰＣＯＤＥに転送されて解読さ
れ、実行部７１１で実行される。この命令の実行は、例
えば、指定された汎用レジスタをリードし、それを算術
論理演算器ＡＬＵに入力し、指定された演算を実行し、
その結果を指定された汎用レジスタＲ０〜Ｒ３１に格納
することで実現される。上記レジスタＨＬのフラグ状態
が第１の状態（例えばハイレベル）であるため、プログ
ラム用バスの状態は参照されない。

【００３８】この実行が完了すると、命令レジスタＩＲ
の下位から第２命令が命令デコーダＯＰＣＯＤＥに転送
され、解読されて実行される。上記レジスタＨＬのフラ
グ状態が第２の状態（例えばロウレベル）であるため、
プログラム用バスの状態を参照し、ウェイトが要求され
ていれば、待機状態となり、ウェイトが終了すると、プ
ログラムリードによって命令レジスタＩＲに格納された
命令コードを命令デコーダＯＰＣＯＤＥに転送して、次
の命令の実行を開始する。

【００３９】このように、２個の命令コードが命令デコ
ーダＯＰＣＯＤＥに伝達されて解読され、それが実行部
７１１で実行されることにより、プログラムリード（Ｒ
ＯＭリード）１回に対して、２つの命令を実行すること
ができるので、マイクロコンピュータの処理性能の向上
を図ることができる。

【００４０】図３には、上記ＣＰＵ１における主要部の
別の動作タイミングが示される。

【００４１】ＲＯＭリードは３ステートとされる。第２
命令についてはレジスタＨＬが第２状態であり、ウェイ
トを参照して、１ステート延長される。

【００４２】尚、命令の解読、汎用レジスタのリード、
算術論理演算器ＡＬＵの演算、汎用レジスタのライトな
どは、公知の技術によって、適宜パイプライン化されて
順次実行する。パイプラインの構成は、ＲＯＭリードの
時間と、論理回路の動作速度などによって、適宜選択す
ることができる。バスアクセスも、同様にパイプライン
化することもできる。

【００４３】また、第１、第２命令がＲＡＭなどのデー
タリード／ライトを行う場合には、データ用のバスを用
いて、プログラムリードとは独立に実行することができ
る。図４には、この場合の動作タイミングが示される。

【００４４】ＲＯＭリード１回の間に、ＲＡＭのデータ
リード／ライトを２回行うことができる。データ用バス
を有効に利用することができる。ＲＡＭの高速性を有効
に利用することができる。

【００４５】ハーバードバス構造をとらない場合には、
第１命令でデータリード／ライトが必要な場合、ウェイ
ト（Ｗａｉｔ）を参照して、プログラムリードの完了を
待ち、データのリード／ライトを行うようにすればよ
い。この場合、第２命令でデータリード／ライトが必要
であっても、直ちに実行することができる。

【００４６】第１命令でデータリード／ライトが必要な
く、第２命令でデータリード／ライトが必要な場合、ウ
ェイトを参照して、プログラムリードの完了を待ち、デ
ータのリード／ライトを行うようにすればよい。第１命
令でデータリード／ライトが必要な場合に比較して、待
機状態になる時間を短くできる。プログラム作成時に、
データリード／ライトを行う命令は、下位側に配置され
るように、命令をならべるとよい。コンパイラなどでこ
れを自動化すれば更に好適である。

【００４７】更に、固定長命令でない場合には、第１命
令を解読した時点で、当該命令の命令長は判定できるの
で、例えば３２ビット長の命令であれば、プログラムリ
ードのウェイトを参照し、プログラムリード完了後に、
次の命令を実行するようにすればよい。

【００４８】図５には、上記ＣＰＵ７１の別の構成例が
示される。

【００４９】実行部７１１は、汎用レジスタＲ０〜Ｒ３
１、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ、二つの算術論理演算器ＡＬＵ１，ＡＬＵ
２を含む。これらは、リードバスＡ１／Ａ２／Ｂ１／Ｂ
２、ライトバスＷ１／Ｗ２によって相互に接続されてい
る。また、算術論理演算器ＡＬＵ２には、リードバスＡ
２／Ｂ２の他に算術論理演算器ＡＬＵ１での演算結果が
専用線を介して伝達される。

【００５０】制御部７１０は、データバスの内容を入力
する３２ビットの命令レジスタＩＲと、命令レジスタＩ
Ｒの内容を入力するそれぞれ１６ビットの第１命令デコ
ーダＯＰＣＯＤＥ１とＯＰＣＯＤＥ２を有する。命令デ
コーダＯＰＣＯＤＥ１とＯＰＣＯＤＥ２はそれぞれ互い
に独立に動作する。第１命令デコーダＯＰＣＯＤＥ１
は、算術論理演算器ＡＬＵ１とリードバスＡ１／Ｂ１、
ライトバスＷ１の制御信号を生成する。第２命令デコー
ダＯＰＣＯＤＥ２は、算術論理演算器ＡＬＵ２とリード
バスＡ２／Ｂ２、ライトバスＷ２の制御信号を生成す
る。

【００５１】命令デコーダＯＰＣＯＤＥ１とＯＰＣＯＤ
Ｅ２の命令がそれぞれ独立の場合には、上記命令デコー
ダはそれぞれ互いに独立に動作する。例えば、第１命令
デコーダＯＰＣＯＤＥ１の第１命令が、汎用レジスタＲ
０とＲ１の加算を行い、その結果を汎用レジスタＲ１に
格納するものであり、第２命令デコーダＯＰＣＯＤＥ２
の第２命令が、汎用レジスタＲ２とＲ３の加算を行い、
その結果を汎用レジスタＲ３に格納するものである場合
には、上記命令デコーダはそれぞれ互いに独立に動作す
る。

【００５２】第２命令デコーダＯＰＣＯＤＥ２の第２命
令が、第１命令デコーダＯＰＣＯＤＥ１の第１命令の結
果を利用するような場合には、レジスタ競合検出回路
で、制御信号ＣＯＮＦ１／２を発生する。これは、それ
ぞれ、各汎用レジスタのリードバスＡ２／Ｂ２への出力
制御信号とライトバスＷ１からの入力制御信号が競合し
ていることを検出するものである。制御信号ＣＯＮＦ１
／２によって、算術論理演算器ＡＬＵ２の入力として、
それぞれリードバスＡ２／Ｂ２の代わりに、算術論理演
算器ＡＬＵ１の入力が行われる。

【００５３】算術論理演算器ＡＬＵ１から算術論理演算
器ＡＬＵ２への動作が同一ステートで連続して実行され
るため、この遅延時間が大きくなるが、ＲＯＭリードの
時間が十分大きいか、論理回路が十分高速である場合に
は支障はない。

【００５４】ライトバスＷ１／Ｗ２から汎用レジスタへ
の入力が競合した場合には、第２命令に対応するライト
バスＷ２からの入力を優先すればよい。それにはキャリ
フラグといったコンディションコードについても同様で
あり、コンディションコードレジスタＣＣＲにおいて、
算術論理演算器ＡＬＵ１からの入力より算術論理演算器
ＡＬＵ２からの入力が優先される。

【００５５】図６には、図５に示されるＣＰＵ７１にお
ける主要部の作タイミングが示される。

【００５６】リセットなどの例外処理や、直前の命令な
どによる、プログラムリードによって、２個の命令コー
ドが命令レジスタＩＲに格納される。まず、第１／第２
命令がそれぞれ命令デコーダＯＰＣＯＤＥ１又はＯＰＣ
ＯＤＥ２に転送され、それらが並列に解読されて上記の
ように実行される。データの競合などが発生していれ
ば、算術論理演算器ＡＬＵ１から算術論理演算器ＡＬＵ
２への入力が行われる。プログラム用バスの状態が参照
され、ウェイトが要求されていれば、待機状態となり、
ウェイトが終了すると、プログラムリードによって命令
レジスタＩＲに格納された命令コードを命令デコーダＯ
ＰＣＯＤＥ１又はＯＰＣＯＤＥ２に転送する。それによ
り次の命令の実行が開始される。

【００５７】２個の命令コードが命令デコーダＯＰＣＯ
ＤＥ１，ＯＰＣＯＤＥ２デコードされ、それに基づいて
算術論理演算器ＡＬＵ１，ＡＬＵ２で演算処理が行われ
るため、上記と同様に、プログラムリード（ＲＯＭリー
ド）１回に対して、２命令を実行することができる。

【００５８】また、上記同様に、適宜パイプライン化す
ることもできる。第１、第２命令がＲＡＭなどのデータ
リード又はライトを行う場合には、第１命令の実行を優
先して行うようにする。そのほか、第１命令と第２命令
の実行ステート数が異なる場合には、早く完了した方の
命令デコーダＯＰＣＯＤＥや算術論理演算器ＡＬＵが待
機状態にされる。

【００５９】更に、固定長命令でない場合には、第１命
令を解読した時点で、当該命令の命令長は判定できるの
で、例えば３２ビット長の命令であれば、第１命令デコ
ーダＯＰＣＯＤＥ１と算術論理演算器ＡＬＵ１を使用し
て演算をえばよい。

【００６０】本例によれば、少ないクロック信号（低い
動作周波数）で、多くの命令実行を可能にして、処理性
能を向上することができる。また、同時に複数の命令を
実行しても、プログラムの順序（命令の並び）に従っ
て、競合を回避できる。

【００６１】例えばスーパースカラなどの場合、並列実
行される命令相互の依存関係を調べ、競合しないことを
確認してからそれら複数の命令を並列実行することにな
る。それに対して本例では、上記のように、第１、第２
命令がＲＡＭなどのデータリード又はライトを行う場合
には、第１命令の実行を優先して行うようにしたり、第
１命令と第２命令の実行ステート数が異なる場合には、
早く完了した方の命令デコーダＯＰＣＯＤＥや算術論理
演算器ＡＬＵを待機状態にしたりするなど、何れにして
も命令の並びに従って、同時実行にかかる命令の競合を
回避することができる。このため、本例では、スーパー
スカラなどのように並列実行される命令相互の依存関係
を調べてから実行するような複雑な制御論理が不要とさ
れるので、制御論理の縮小化を図ることができる。

【００６２】図７には、図５に示されるＣＰＵ７１にお
ける主要部の別の動作タイミングが示される。

【００６３】データのリード又はライトは、ＣＰＵ７１
の２倍の動作周波数で動作可能にし、第１命令と第２命
令が、いずれもＲＡＭへのデータリード／ライトを行う
場合に、これを順序的に行うようにする。

【００６４】ＣＰＵ７１は単位ステート内で、両方の命
令についてのデータリード又はライトを行うことができ
るので、データ用のバスを２組み設ける必要ががなく、
そのため、論理的及び物理的規模の増加を抑止できる。

【００６５】図９には、上記ＣＰＵ７１の別の構成例が
示される。

【００６６】図９に示されるＣＰＵ７１が、図１に示さ
れるのと大きく相違するのは、ＣＰＵ７１の命令用／デ
ータ用バスが共通のバス（ＡＢ、ＤＢ）とされている点
である。

【００６７】図１０には、図９に示されるＣＰＵ７１に
おける主要部の動作タイミングが示される。

【００６８】クロック信号のハイ／ロウの２相を使用し
て動作するものとする。実際には、２相ノーオーバーラ
ップの２つのクロック信号を用いるとよい。クロック信
号のハイの期間をφ１、ロウの期間をφ２と称する。

【００６９】Ｔ０のφ２でアドレスが出力される。図示
はされないが、同時にリードコマンドも発行される。こ
のアドレス又はコマンドはＲＯＭに、Ｔ１のφ１でラッ
チされる。ＲＯＭ７２はＴ１のφ１から読み出し動作を
行い、Ｔ３のφ１からデータ出力を可能とする。

【００７０】リードした命令は、Ｔ３のφ２で命令レジ
スタＩＲにラッチされる。次の命令リードのアドレス
が、Ｔ３のφ２で出力される。これも、Ｔ４のφ１でＲ
ＯＭにラッチされる。本タイミングでは、第１命令によ
ってＲＡＭのデータアクセスが行われるものとする。Ｔ
４のφ２でデータアクセスのアドレスを出力し、Ｔ５で
データのリード又はライトを行う。このＲＡＭ７３のア
クセス終了後、Ｔ６で命令リードのデータが得られる。
このようにＲＯＭ７２にアドレ又はコマンドがラッチさ
れているから１つのバスであってもＲＯＭ７２とＲＡＭ
７３のアクセスを並列に実行することができる。このた
め、ＲＯＭ７２からの命令リードのレイテンシを利用し
て、データアクセスを行うようにすれば、データアクセ
スの時間を見かけ上、０とすることができる。

【００７１】このように命令の並列実行を行なわない場
合にも、ＲＯＭ７２のリード時間が遅いことによる、処
理性能の低下を抑止できる。

【００７２】データのアドレスが外部などウェイトが必
要な場合は、データバスＤＢを、セレクタ方式とし、Ｒ
ＯＭはＴ４のφ１からデータを出力するが、ＣＰＵが選
択しないように構成するとよい。データのアクセス完了
後、ＲＯＭからリードした命令を格納するようにすれば
よい。命令実行シーケンスを変更する必要がない。

【００７３】図１１にはマイクロコンピュータの別の構
成例が示される。

【００７４】図１１に示されるマイクロコンピュータ
が、図８に示されるマイクロコンピュータと相違するの
は、プログラム用又はデータ用のバスが共通化され、１
系統のバス（ＡＢ，ＤＢ）によって結合されている点で
ある。プログラムやデータのやり取りは、上記１系統の
バス（ＡＢ，ＤＢ）によって行われる。このように１系
統のバスが共通化されている場合においても上記の例と
同様の作用効果が得られる。

【００７５】上記の例によれば、以下の作用効果を得る
ことができる。

【００７６】（１）デコーダＯＰＣＯＤＥのデコード結
果に基づいてプログラムの単位リードサイクルをマイク
ロコンピュータの複数ステートで実行し、単位リードサ
イクル内で複数の命令を実行することにより、フラッシ
ュメモリなどのプログラム格納用メモリ７２が論理回路
の動作に比較して遅い場合でも、データ処理装置の処理
性能が上記プログラム格納用メモリの能力に律則されな
いので、データ処理装置の処理性能を向上できる。

【００７７】（２）演算処理のための第１算術論理演算
器ＡＬＵ１と、その第１算術論理演算器ＡＬＵ１の演算
結果を取り込んで演算処理可能な第２算術論理演算器Ａ
ＬＵ２とを含んで実行部が構成されることにより、プロ
グラム格納用メモリの一例とされるＲＯＭ７２の単位ア
クセスを、ＣＰＵ７１の単位ステートで実行するように
し、第１命令、第２命令を同時に解読（デコード）し、
それぞれ、当該演算を第１算術論理演算器ＡＬＵ１、第
２算術論理演算器ＡＬＵ２で実行させるようにする。こ
のとき、第１命令と第２命令のデータに依存関係がある
場合には、第１算術論理演算器ＡＬＵ１の出力を第２算
術論理演算器ＡＬＵ２に取り込むようにすることで、命
令実行に必要なステート数を短縮できる。例えば、同時
に解読又は実行する命令の数を２個とした場合、必要な
ステート数を１／２とし、所要の処理性能を実現する動
作周波数も１／２にできる。消費電力はクロック信号の
周波数に依存するため、動作周波数を１／２とることに
よって、消費電力の低減を図ることができる。

【００７８】（３）第１算術論理演算器ＡＬＵ１と第２
算術論理演算器ＡＬＵ２とを直列に接続することによっ
て、資源の競合（汎用レジスタのライトとリードの競合
など）が発生しても矛盾を生じない。また、命令の並び
かたが任意にできるので、命令デコード回路も簡単にで
き、それによって論理的規模を縮小できる。

【００７９】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。

【００８０】例えば、ＣＰＵの命令セットやレジスタ構
成などは変更可能である。並列実行する数も任意に選択
できる。命令の基本単位は、１６ビットの他、８ビット
や、３２ビットであってもよいし、更には複数の処理を
並列的に実行するマイクロプロセッサアーキテクチャに
採用される例えば６４〜２５６ビットというように通常
の方式に比べて非常に長い情報語長の命令フォーマット
とした方式であるＶＬＩＷ（Very Long Instruction Wo
rd）型であってもよい。

【００８１】内部バス幅や内部バス構成なども変更可能
である。少なくとも、プログラムをリードするバスのバ
ス幅は複数の処理を実行可能に広ければよい。

【００８２】プログラムメモリは、ＲＯＭ７２のほか、
外部メモリであってもよい。外部メモリは別の半導体集
積回路であるため、単位アクセス時間が大きくなってし
まうので、本発明が有効である。

【００８３】同期型の外部メモリでバースト動作を行
い、バス幅を広げずにすませるようにしてもよい。例え
ば、８ビットバス幅で、４バイトのバースト動作を、本
例のプログラムリードの単位アクセスと考えればよい。

【００８４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、その他のデータ処理装置
にも適用可能である。

【００８５】本発明は少なくとも、メモリからプログラ
ムを読み出して実行することを条件に適用することがで
きる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８７】すなわち、デコーダのデコード結果に基づ
いてプログラムの単位リードサイクルをデータ処理装置
の複数ステートで実行し、単位リードサイクル内で複数
の命令を実行することにより、フラッシュメモリなどの
プログラム格納用メモリが論理回路の動作速度に比べて
遅い場合でも、データ処理装置の処理性能が上記プログ
ラム格納用メモリの能力に律則されないので、データ処
理装置の処理性能を向上できる。

【００８８】また、演算処理のための第１算術論理演算
器と、その第１算術論理演算器の演算結果を取り込んで
演算処理可能な第２算術論理演算器とを含んで実行部が
構成されることにより、プログラム格納用メモリの単位
アクセスを、ＣＰＵの単位ステートで実行するように
し、第１命令、第２命令を同時に解読（デコード）し、
それぞれ、当該演算を第１算術論理演算器、第２算術論
理演算器で実行させるようにする。このとき、第１命令
と第２命令のデータに依存関係がある場合には、第１算
術論理演算器の出力を第２算術論理演算器に取り込むよ
うにすることで、命令実行に必要なステート数を短縮で
きる。例えば、同時に解読又は実行する命令の数を２個
とすると、必要なステート数を１／２とし、所要の処理
性能を実現する動作周波数も１／２にできる。消費電力
は、クロック信号の周波数に依存するため、動作周波数
を１／２とることによって、消費電力の低減を図ること
ができる。

【００８９】第１算術論理演算器と第２算術論理演算器
とが結合されることによって、資源の競合が発生しても
矛盾を生じない。また、命令の並びかたが任意にできる
ので、命令デコード回路も簡単にでき、論理的規模を縮
小できる。

【図面の簡単な説明】

【図１】本発明にかかるデータ処理装置の一例であるマ
イクロコンピュータに含まれるＣＰＵの構成例ブロック
図である。

【図２】上記ＣＰＵにおける主要部の動作タイミング図
である。

【図３】上記ＣＰＵにおける主要部の別の動作タイミン
グ図である。

【図４】上記ＣＰＵにおける主要部の別の動作タイミン
グ図である。

【図５】上記ＣＰＵの別の構成例ブロック図である。

【図６】図５に示されるＣＰＵにおける主要部の別の動
作タイミング図である。

【図７】図５に示されるＣＰＵにおける主要部の別の動
作タイミング図である。

【図８】本発明にかかるデータ処理装置の一例であるマ
イクロコンピュータの構成例ブロック図である。

【図９】上記マイクロコンピュータに含まれるＣＰＵの
別の構成例ブロック図である。

【図１０】上記ＣＰＵにおける主要部の別の動作タイミ
ング図である。

【図１１】上記マイクロコンピュータの別の構成例ブロ
ック図である。

【符号の説明】

７１ＣＰＵ７２ＲＯＭ７３ＲＡＭ７４Ｉ／Ｏ７５ＢＳＣ７１０制御部７１１実行部ＩＲ命令レジスタＯＰＣＯＤＥ命令デコーダＯＰＣＯＤＥ１第１命令デコーダＯＰＣＯＤＥ２第２命令デコーダＨＬレジスタＡＬＵ算術論理演算器ＡＬＵ１第１算術論理演算器ＡＬＵ２第２算術論理演算器ＣＣＲコンディションコードレジスタＰＣプログラムカウンタＲ０〜Ｒ３１汎用レジスタＢＢバッファブロック

Claims

【特許請求の範囲】

【請求項１】プログラム格納用メモリから読み出され
た複数の命令を保持可能なレジスタと、上記レジスタの
出力を解読可能なデコーダと、上記デコーダのデコード
結果に基づいてプログラムの単位リードサイクルをデー
タ処理装置の複数ステートで実行し、上記単位リードサ
イクル内で上記複数の命令を実行するための実行部と、
を含むことを特徴とするデータ処理装置。
【請求項２】プログラム格納用メモリから読み出され
た複数の命令を保持可能なレジスタと、上記レジスタの
出力を解読可能なデコーダと、上記デコーダのデコード
結果に基づいてプログラムの単位リードサイクルをデー
タ処理装置の単位ステートで実行するための実行部とを
備え、上記実行部は、演算処理のための第１算術論理演算器
と、その第１算術論理演算器の演算結果を取り込んで演
算処理可能な第２算術論理演算器とを含んで成ることを
特徴とするデータ処理装置。
【請求項３】上記プログラムの単位リードサイクルに
おいて上記プログラム格納用メモリへの読み出しアドレ
スを出力し、上記プログラムの単位リードサイクルにお
いて上記プログラム格納用メモリから読み出された命令
を上記レジスタへ格納するためのバッファブロックを含
んで成る請求項１又は２記載のデータ処理装置。
【請求項４】上記プログラム格納用メモリからプログ
ラムのリードを可能とする第１バスと、データのリード
又はライトを可能とする第２バスとを含む請求項１乃至
３の何れか１項記載のデータ処理装置。
【請求項５】上記複数の命令のうちの何れが実行され
ているかを示す情報を保持可能な保持手段を含んで成る
請求項１乃至４の何れか１項記載のデータ処理装置。