KR20160011144A

KR20160011144A - 스레드 일시중지 프로세서들, 방법들, 시스템들 및 명령어들

Info

Publication number: KR20160011144A
Application number: KR1020150085170A
Authority: KR
Inventors: 리후 라포포트; 지브 스페르베르; 마이클 미샤엘리; 스타니슬라브 쉬와츠만; 레브 마코브스키; 아디 요아즈; 오퍼 레비
Original assignee: 인텔 코포레이션
Priority date: 2014-07-21
Filing date: 2015-06-16
Publication date: 2016-01-29
Also published as: KR101847857B1; CN105279016A; US20160019063A1; TW201610836A; CN105279016B; TWI544409B; US10467011B2

Abstract

일 양태의 프로세서는 제1 스레드로부터의 스레드 일시중지 명령어를 디코드하는 디코드 유닛을 포함한다. 프로세서의 백 엔드 부분은 디코드 유닛과 연결된다. 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지한다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생한다. 또한, 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 미리 결정된 기간 동안, 프로세서의 백 엔드 부분의 적어도 대부분을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지한다. 대부분은 복수의 실행 유닛들 및 명령어 큐 유닛을 포함할 수 있다.

Description

스레드 일시중지 프로세서들, 방법들, 시스템들 및 명령어들{THREAD PAUSE PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS}

본 명세서에 설명된 실시예들은 일반적으로 프로세서들에 관한 것이다. 구체적으로는, 본 명세서에 설명된 실시예들은 일반적으로 프로세서들에서 스레드들을 일시중지하는 것에 관한 것이다.

소프트웨어 멀티스레딩은 프로세서 성능을 개선하는 것을 돕는데 이용되었던 기술이다. 소프트웨어 멀티스레딩에서, 코드(예를 들어, 애플리케이션)는 다수의 스레드로 파티셔닝될 수 있다. 각각의 스레드는 다른 것들과는 별개로 그리고/또는 병렬로 수행될 수 있는 명령어 스트림 또는 시퀀스를 나타낼 수 있다. 하나의 단순한 예로서, 하나의 스레드는 비디오 스트림의 이미지들을 핸들링할 수 있는 한편, 다른 스레드는 이 비디오 스트림의 오디오를 핸들링할 수 있다.

멀티스레딩을 구현하는 프로세서 하드웨어에 관하여 상이한 접근법들이 이용가능하다. 하나의 접근법은 인터리빙 또는 일시적 멀티스레딩(interleaved or temporal multithreading)으로서 공지되어 있다. 이러한 접근법의 일례는 시간 분할 멀티스레딩(time-slice multithreading) 또는 시간 다중화(TMUX) 멀티스레딩이며, 여기서 단일의 물리적 프로세서(예를 들어, 코어)가 고정된 기간 이후에 또는 교호 사이클들로 스레드들 사이에서 스위칭한다. 이러한 접근법의 다른 예는 SoEMT(switch-on-event multithreading)이고, 여기서 단일의 물리적 프로세서가 트리거 이벤트, 예를 들어 긴 레이턴시 캐시 미스(long latency cache miss), 페이지 장애, 다른 긴 레이턴시 이벤트들 등의 발생 시에 스레드들 사이에서 스위칭한다. 인터리빙 또는 일시적 멀티스레딩에서, 일반적으로 명령어들의 하나의 스레드만이 한번에 주어진 파이프라인 스테이지에서 실행될 수 있다.

다른 멀티스레딩 접근법은 동시적 멀티스레딩(SMT: simultaneous multithreading)으로서 공지되어 있다. SMT에서, 하나보다 많은 스레드로부터의 명령어들이 주어진 시간에 단일의 물리적 프로세서(예를 들어, 코어)의 주어진 파이프라인 스테이지에서 동시에 실행되고 있을 수 있다. 예를 들어, 단일의 코어가 소프트웨어에 대해 다수의 논리적 프로세서로서 나타나도록 이루어질 수 있고, 각각의 논리적 프로세서는 상이한 스레드를 수행한다. 코어의 일부 자원들은 주어진 스레드 또는 논리적 프로세서에 전용일 수 있다. 예를 들어, 통상적으로 각각의 스레드 또는 논리적 프로세서는 아키텍처 상태의 완전 세트(complete set)를 유지할 수 있다. 코어의 다른 자원들은 2개 이상의 스레드들 또는 논리적 프로세서들에 의해 공유될 수 있다. 예를 들어, 특정 구현에 따라, 캐시들, 실행 유닛들, 분기 예측기들, 디코더들, 다른 로직 또는 이들의 조합은 단일의 물리적 코어에서 실행되는 2개 이상의 스레드에 의해 공유될 수 있다.

멀티스레딩에서의 하나의 과제는 스핀-대기 루프들(spin-wait loops)의 효율적인 핸들링이다. 스레드들은 종종 다른 스레드들과 동기화하고/하거나 자원들을 공유할 필요가 있다. 스핀-대기 루프는, 예를 들어, 공유 자원에 대한 액세스를 얻거나 동기화하기 위해서, 하나의 스레드가 다른 스레드(들)에 대해 대기하는 멀티스레딩 애플리케이션들에서 이용되는 기술이다. 스핀-대기 루프는, 스레드가 타이트 폴링 루프(tight polling loop)에서 동기화 프리미티브(synchronization primitive)(예를 들어, 공유 로크(shared lock), 세마포어 또는 뮤텍스)에 액세스하고 있는 코드의 섹션 또는 루틴을 나타낼 수 있다. 예를 들어, 논리적 프로세서는, 그것이 원하는 값을 가질 때까지 반복적으로 동기화 프리미티브와 비교하기 위해 로드-비교-분기 루프(load-compare-branch loop)를 실행할 수 있다. 일반적으로, 논리적 프로세서는 매우 신속하게 스핀-대기 루프를 실행할 수 있는데, 이는 상당량의 전력 및 실행 자원들을 소모할 수 있다. 그러나, 급속하게 스핀-대기 루프를 실행하는 것은 일반적으로 성능을 개선하지는 않는다.

PAUSE 또는 스핀-루프 힌트 명령어(spin-loop hint instruction)는 인텔® 64 및 IA-32 아키텍처 소프트웨어 개발자의 매뉴얼, 주문 번호: 325462-049US(2014년 2월)에 기재되어 있다. PAUSE 명령어는 스핀-대기 루프들의 성능을 개선한다고 보고되어 있다. PAUSE 명령어의 부가적인 기능이 스핀-대기 루프를 실행하는 동안에 프로세서에 의해 소모되는 전력의 양을 감소시킨다고 또한 보고되어 있다.

미국 특허 제6,671,795호는 프로세서에서의 실행을 일시중지하기 위한 방법 및 장치를 기재하고 있다. 다른 스레드에 대해 우선권을 부여하거나 전력을 절약하기 위해서 하나의 스레드의 실행을 일시중지하는데 일시중지 명령어(pause instruction)가 이용될 수 있는 것이 부분적으로 개시되어 있다.

본 발명은, 실시예들을 예시하는데 이용되는 첨부 도면들 및 다음의 설명을 참조함으로써 최상으로 이해될 수 있다.
도 1은 스레드 일시중지 명령어의 실시예를 수행하는 방법의 실시예의 블록 흐름도이다.
도 2는 스레드 일시중지 명령어의 실시예를 수행하는 프로세서의 실시예의 블록도이다.
도 3a는 스레드 일시중지 명령어에 대한 전체 스레드 일시중지 시간(total thread pause time)의 실시예를 도시한다.
도 3b는 제1 스레드의 제1 스레드 일시중지 명령어에 대한 제1의 전체 스레드 일시중지 시간이 제2 스레드의 제2 스레드 일시중지 명령어에 대한 제2의 전체 스레드 일시중지 시간에 중첩하는 실시예를 도시한다.
도 4는 미리 결정된 결여 시간(empty time)을 특정하거나 다른 방식으로 나타내는 필드를 갖는 제어 레지스터를 구비하는 프로세서의 실시예의 블록도이다.
도 5는 미리 결정된 결여 시간을 특정하거나 다른 방식으로 나타내는 피연산자를 갖는 스레드 일시중지 명령어의 실시예의 블록도이다.
도 6은 스레드 일시중지 명령어의 예시적인 실시예를 수행하도록 동작가능한 프로세서의 특정의 예시적인 실시예의 블록도이다.
도 7은, 스레드 일시중지 명령어에 응답하여, 백 엔드 부분이 유휴 상태일 때에 프론트 엔드 부분 및/또는 메모리 실행 유닛에 시그널링하도록 동작가능한 백 엔드 부분을 갖는 프로세서의 실시예의 블록도이다.
도 8은 더 단순한 구현(simpler implementation)을 이용할지 또는 더 복잡한 구현(more elaborate implementation)을 이용할지를 판정하는 것을 포함하는 스레드 일시중지 명령어를 수행하는 방법의 실시예의 블록 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 적합한 레지스터 아키텍처의 실시예의 블록도이다.
도 10a는 순차 파이프라인의 실시예 및 레지스터 리네이밍 비순차 발행/실행 파이프라인(register renaming out-of-order issue/execution pipeline)의 실시예를 도시하는 블록도이다.
도 10b는 실행 엔진 유닛에 연결된 프론트 엔드 유닛 - 이들 양자는 메모리 유닛에 연결됨 - 을 포함하는 프로세서 코어의 실시예의 블록도이다.
도 11a는, 단일 프로세서 코어의 실시예를, 온-다이(on-die) 상호접속 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 11b는 도 11a의 프로세서 코어의 일부의 확대도의 실시예의 블록도이다.
도 12는 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며 통합된 그래픽스(graphics)를 가질 수 있는 프로세서의 실시예의 블록도이다.
도 13은 컴퓨터 아키텍처의 제1 실시예의 블록도이다.
도 14는 컴퓨터 아키텍처의 제2 실시예의 블록도이다.
도 15는 컴퓨터 아키텍처의 제3 실시예의 블록도이다.
도 16은 시스템 온 칩 아키텍처의 실시예의 블록도이다.
도 17은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 이용의 블록도이다.

스레드 일시중지 명령어들, 이들 명령어들을 수행하는 프로세서들, 이들 명령어들을 수행할 때에 이들 프로세서들에 의해 수행되는 방법들, 및 이들 명령어들을 수행하도록 하나 이상의 프로세서를 통합하는 시스템들이 본 명세서에 개시되어 있다. 다음의 설명에서, 다수의 특정 상세가 제시된다(예를 들어, 특정 명령어 연산들, 프로세서 구성들, 마이크로아키텍처 상세들, 연산들의 시퀀스들 등). 그러나, 실시예들은 이들 특정 상세 없이 실시될 수 있다. 다른 경우에, 본 설명의 이해를 모호하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들 및 기술들은 상세하게 제시되지 않았다.

도 1은 스레드 일시중지 명령어의 실시예를 수행하는 방법(100)의 실시예의 블록 흐름도이다. 다양한 실시예들에서, 이 방법은 프로세서, 명령어 처리 장치 또는 다른 디지털 로직 디바이스에 의해 수행될 수 있다.

이 방법은, 블록(101)에서, 제1 스레드로부터 스레드 일시중지 명령어를 수신하는 단계를 포함한다. 다양한 양태들에서, 명령어는 프로세서, 명령어 처리 장치 또는 그것의 일부분(예를 들어, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛)에서 수신될 수 있다. 다양한 양태들에서, 명령어는 오프-다이(off-die) 소스(예를 들어, 메모리, 버스 또는 다른 상호접속부(interconnect))로부터 또는 온-다이 소스(예를 들어, 명령어 페치 유닛, 명령어 캐시)로부터 수신될 수 있다.

블록(102)에서, 스레드 일시중지 명령어에 응답하여(예를 들어, 명령어의 오피코드에 응답하여), 실행을 위한 제1 스레드의 후속 명령어들의 처리가 일시중지된다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생하는 명령어들이다.

블록(103)에서, 스레드 일시중지 명령어에 응답하여, 미리 결정된 양의 시간 및/또는 고정된 지속시간 동안, 프로세서의 백 엔드 부분의 적어도 일부분(예를 들어, 적어도 실행 유닛들 및 명령어 큐 유닛)이, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지된다.

이 방법은 비교적 기본적인 형태로 제시 및 설명되었지만, 선택적으로 이 방법에 동작들이 추가되거나 또는 이 방법으로부터 동작들이 제거될 수 있다. 예로서, 명령어는 비순차적으로 페치, 디코드, 스케줄링될 수 있고, 명령어를 구현하기 위해 마이크로아키텍처 연산들(micro-architectural operations)이 수행되거나 할 수 있다. 일부 실시예들에서, 명령어를 구현하는 마이크로아키텍처 연산들은 도 2, 도 6, 도 7 및/또는 도 8 중 임의의 것에 대해 제시 및 설명되는 것들 중 임의의 것을 선택적으로 포함할 수 있다.

도 2는 스레드 일시중지 명령어(220)의 실시예를 수행하도록 동작가능한 프로세서(210)의 실시예의 블록도이다. 일부 실시예들에서, 도 2의 프로세서는 도 1의 방법 및/또는 동작들을 수행할 수 있다. 또한, 도 2의 프로세서에 대하여 본 명세서에 설명된 컴포넌트들, 특징들 및 특정의 선택적인 상세들은 이러한 프로세서에 의해 그리고/또는 그것 내에서 수행될 수 있는 도 1의 방법 및/또는 동작들에 선택적으로 적용된다. 대안적으로, 도 1의 방법 및/또는 동작들은 유사하거나 상이한 프로세서 또는 다른 장치에 의해 그리고/또는 그것 내에서 수행될 수 있다. 또한, 도 2의 프로세서는 도 1의 것들과 동일하거나, 유사하거나 또는 상이한 동작들 및/또는 방법들을 수행할 수 있다.

일부 실시예들에서, 프로세서(210)는 범용 프로세서(예를 들어, 데스크톱, 랩톱 또는 다른 컴퓨터들에서 이용되는 타입의 범용 마이크로프로세서 또는 중앙 처리 유닛(CPU))일 수 있다. 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서들의 예들은 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 그래픽 프로세서들, 코프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들) 및 제어기들(예를 들어, 마이크로컨트롤러들)을 포함하지만, 이에 제한되지는 않는다. 프로세서는 다양한 CISC(complex instruction set computing) 프로세서들, RISC(reduced instruction set computing) 프로세서들, VLIW(very long instruction word) 프로세서들, 이들의 하이브리드들, 다른 타입의 프로세서들 중 임의의 것이거나, (예를 들어, 상이한 코어들에서) 이러한 상이한 프로세서들의 조합을 가질 수 있다.

동작 중에, 프로세서(210)는 제1 스레드(216) 및 제2 스레드(224)의 명령어들을 수신하여 처리할 수 있다. 제1 스레드는 스레드 일시중지 명령어(220), 프로그램 순서상 스레드 일시중지 명령어 앞에 발생하는 이전 명령어들(218), 및 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생하는 후속 명령어들(222)을 포함한다. 스레드 일시중지 명령어는 본 명세서에서 단순히 일시중지 명령어로도 지칭될 수 있다. 또한, 제2 스레드는 명령어들(226)의 세트를 포함한다. 제1 스레드의 명령어들은 프로세서에 제공될 수 있다.

프로세서는 프론트 엔드 부분(212) 및 백 엔드 부분(228)을 포함한다. 프론트 엔드 부분은 디코드 유닛 또는 디코더(214)를 포함한다. 디코드 유닛은, 스레드 일시중지 명령어(220)를 포함하여, 제1 및 제2 스레드의 명령어들을 수신하여 디코드할 수 있다. 스레드 일시중지 명령어는 매크로명령어, 어셈블리 언어 명령어, 기계 코드 명령어, 또는 프로세서의 명령어 세트의 다른 명령어 또는 제어 신호를 나타낼 수 있다. 디코드 유닛은, 스레드 일시중지 명령어를 반영하고, 나타내고, 그리고/또는 스레드 일시중지 명령어로부터 도출되는 하나 이상의 마이크로명령어들, 마이크로연산들, 마이크로코드 엔트리 포인트들, 디코드된 명령어들 또는 제어 신호들, 또는 다른 상대적으로 하위 레벨의 명령어들 또는 제어 신호들을 출력할 수 있다. 하나 이상의 하위 레벨 명령어들 또는 제어 신호들은 하나 이상의 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨) 연산들을 통해 상위 레벨의 스레드 일시중지 명령어를 구현할 수 있다. 디코드 유닛은, 관련 기술분야에 공지된 디코드 유닛들을 구현하는데 이용되는 마이크로코드 판독 전용 메모리들(ROM들), 룩업 테이블들, 하드웨어 구현들, 프로그래머블 로직 어레이들(PLA들) 및 다른 메커니즘들을 포함하지만 이에 제한되지는 않는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다.

일부 실시예들에서, 스레드 일시중지 명령어가 디코드 유닛에 직접 제공되는 것 대신에, 명령어 에뮬레이터, 번역기, 모퍼(morpher), 해석기 또는 다른 명령어 변환 모듈이 선택적으로 이용될 수 있다. 다양한 타입의 명령어 변환 모듈들이 관련 기술분야에 공지되어 있으며, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 일부 실시예들에서, 명령어 변환 모듈은 (예를 들어, 정적, 동적 또는 런타임 에뮬레이션 모듈로서) 프로세서 외부에, 예를 들어 별개의 다이 상에 그리고/또는 메모리 내에 위치될 수 있다. 예로서, 명령어 변환 모듈은 제1 명령어 세트의 것일 수 있는 스레드 일시중지 명령어를 수신할 수 있고, 스레드 일시중지 명령어를, 상이한 제2 명령어 세트의 것일 수 있는 하나 이상의 대응하는 또는 도출되는 중간 명령어들 또는 제어 신호들로 에뮬레이트하거나, 번역하거나, 모핑하거나, 해석하거나 또는 다른 방식으로 변환할 수 있다. 제2 명령어 세트의 하나 이상의 중간 명령어들 또는 제어 신호들은 디코드 유닛에 제공될 수 있고, 이 디코드 유닛은 이들을 프로세서의 네이티브 하드웨어(예를 들어, 파이프라인 컴포넌트들)에 의해 실행가능한 하나 이상의 하위 레벨 명령어들 또는 제어 신호들로 디코드할 수 있다.

다시 도 2를 참조하면, 프로세서는, 프론트 엔드 부분(212) 및/또는 디코드 유닛(214)과 연결된 백 엔드 부분(228)을 또한 포함한다. 백 엔드 부분은, 스레드 일시중지 명령어를 나타내고/나타내거나 스레드 일시중지 명령어로부터 도출되는 하나 이상의 디코드되거나 다른 방식으로 변환된 명령어들 또는 제어 신호들을 수신할 수 있다. 도시된 실시예에서, 백 엔드 부분은 디코드 유닛의 출력과 연결된 리네임/할당 유닛(230), 리네임/할당 유닛의 출력과 연결된 하나 이상의 실행 유닛(234), 및 실행 유닛(들)의 출력과 연결된 커미트 유닛(242)을 포함한다. 백 엔드 부분은, 예를 들어 소위 프로세서의 비순차(OoO: out-of-order) 부분에 명령어들의 윈도우 또는 풀(pool)을 유지하는 유닛들과 같은 하나 이상의 명령어 큐 유닛(238)을 또한 포함한다. 적합한 명령어 큐 유닛들의 예들은 재정렬 버퍼들(reorder buffers), 예약 스테이션들(reservation stations) 등을 포함하지만, 이에 제한되지는 않는다.

도시된 실시예는 비순차(OoO) 프로세서에 관한 것이지만, 본 발명의 범위는 이에 제한되지는 않는다. OoO 프로세서에서, 실행 유닛들은 명령어들의 오리지널 프로그램 순서에 대하여 OoO로 명령어들을 실행할 수 있다. 예를 들어, 프로그램 순서로 명령어들을 실행하는 것 대신에, 프로세서는 입력 데이터의 이용가능성 및/또는 자원 이용가능성에 의존하는 순서로 명령어들을 실행할 수 있다. 실행가능한 명령어들은, 데이터 및/또는 자원들에 대해 대기하는 그들의 실행을 보류하는 것 대신에 과도한 지연 없이 실행될 수 있다. 명령어들은, 이들이 실행 유닛들에 의해 실행될 준비가 될 때까지, 명령어 큐 유닛들(238)에 저장되거나 버퍼링될 수 있다. 실행 이후에, 프로세서는, 명령어들이 실제로 실행되었던 순서 대신에 오리지널 프로그램 순서로 OoO 실행 결과들 및/또는 아키텍처 상태를 재정렬하고 이들을 (예를 들어, 소프트웨어, 사용자 등에) 제시할 필요가 있을 수 있다. 이것을 성취하기 위해서, 명령어들 및 그들의 실행 결과들은 명령어 큐 유닛들(238)에 저장되거나 버퍼링될 수 있고, 프로세서의 로직은 실행 결과들 및/또는 아키텍처 상태를 재정렬할 수 있다. 커미트 유닛은 오리지널 프로그램 순서로 아키텍처 상태의 업데이트를 제어할 수 있다. 일 양태에서, 커미트 로직은, 각각의 명령어를, 오리지널 프로그램 순서상 그것 앞의 모든 보다 오래된/이전의 명령어들이 이미 커미트되었을 때까지, 커미트하는 것을 대기할 수 있다.

일부 실시예들에서, 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여(예를 들어, 스레드 일시중지 명령어로부터 디코드된 하나 이상의 제어 신호에 응답하여), 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지하거나 지연시키도록 동작가능할 수 있다. 이것은 상이한 실시예들에서 상이한 방식들로 구현될 수 있다.

일부 실시예들에서, 스레드 일시중지 명령어로부터 디코드된 제어 신호는 (예를 들어, 프로세서의 백 엔드 부분에서의) 특정 파이프라인 스테이지에서 지연되거나(stalled) 유지되고, 그에 따라 추가로 파이프라인을 통해 전진하는 것이 방지될 수 있다. 프로세서의 순차 부분에서의 제어 신호의 지연은 제1 스레드의 (프로그램 순서상 스레드 일시중지 명령어 뒤에 발생하는) 모든 후속 명령어들로부터 디코드된 제어 신호들의 파이프라인을 통한 전진을 또한 차단하거나 방지할 수 있다. 이것은 실행을 위한 제1 스레드의 후속 명령어들의 처리를 효과적으로 일시중지할 수 있다. 다른 실시예들에서, 제어 신호를 지연시키는 것보다는, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지하거나 지연시키기 위해 다른 접근법들이 이용될 수 있다. 예를 들어, 제어 신호들이 파이프라인을 통해 전진하는데 필요한 자원은 가득 차거나 이용가능하지 않게 보이도록 강제될 수 있다. 일례로서, 비순차 명령어 스케줄링이 중지될 수 있고/있거나, 예약 스테이션들이 이용가능하지 않게 보이도록 강제될 수 있다. 다른 접근법들은 본 개시물의 혜택을 받는 통상의 기술자에게 명백할 것이다.

다시 도 2를 참조하면, 도시된 예시적인 실시예에서, 프로세서의 백 엔드 부분에서의 리네임/할당 유닛(230)에서 제어 신호가 지연된다(232). 리네임/할당 유닛은 일반적으로 프로세서의 백 엔드의 시작에서 순차 스테이지에 포함되고, 디코드 유닛(214)과 실행 유닛들(234) 사이에 기능적으로 배치된다. 리네임/할당 유닛은 특정 자원들(예를 들어, 레지스터 파일 엔트리들, 로드 버퍼들(load buffers), 스토어 버퍼들(store buffers) 등)의 레지스터 리네이밍 및 할당을 수행할 수 있다. 대안적으로, 제어 신호는 (예를 들어, 프로세서의 백 엔드 부분에서의) 다른 파이프라인 스테이지들에서 지연되거나 유지될 수 있다. 물론, 프로세서의 프론트 엔드 부분(212)에서 제어 신호를 지연시키는 것도 가능하다. 예를 들어, 일반적으로 디코드 유닛(214)에서 제어 신호를 지연시키는 것이 가능하다. 궁극적으로, 충분히 오랫동안 제어 신호가 지연되는 경우, 백 엔드 부분(228)은 일시중지된 제1 스레드로부터의 모든 이전의 제어 신호들을 드레인해야 한다. 그러나, 이러한 프로세서의 프론트 엔드 부분에서의 지연에 대한 가능한 결점은, 특히 파이프라인이 비교적 깊은 경우에, 백 엔드 부분이 일시중지된 제1 스레드로부터의 이들 이전의 제어 신호들을 드레인하는데 상당량의 시간이 걸릴 수 있다는 것이다. 이들 명령어들을 드레인하기 위한 이러한 부가적인 시간은 전력 감소에 이용가능한 전체 시간량(예를 들어, 프로세서의 클록 게이팅 유휴 부분들)을 줄이는 경향이 있을 수 있다. 다시 말하면, 프로세서의 백 엔드 부분에서의 제어 신호의 지연은 전력 감소를 위해 비교적 더 많은 시간을 제공할 수 있다.

제1 스레드가 일시중지되는 동안, 커미트 유닛(242)은 제1 스레드의 이전의 모든 명령어들(218)(즉, 오리지널 프로그램 순서상 스레드 일시중지 명령어 앞에 발생하는 명령어들)을 계속해서 커미트할 수 있다. 궁극적으로, 프로세서의 백 엔드 부분의 적어도 일부분(종종 적어도 대부분(235))은, 제1 스레드를 일시중지하기 위해서 여전히 수행되고 있는 스레드 일시중지 명령어를 제외한 제1 스레드의 이들 이전 명령어들(예를 들어, 그것으로부터 디코드된 제어 신호들) 모두가 결여된 상태로 될 수 있다. 도시된 예에서, 대부분(235)은 예를 들어 비순차 명령어 실행을 위한 명령어 풀 또는 윈도우를 제공하는데 이용되는 주요 명령어 큐 유닛들(238)의 적어도 일부 또는 전부 및 실행 유닛들(234) 전부를 포함한다. 특정 유닛들 또는 자원들은 특정 구현(예를 들어, 어느 파이프라인 스테이지에서 지연이 구현되는지)에 의존할 것이다.

일부 실시예들에서, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지하는 것에 부가하여, 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여(예를 들어, 스레드 일시중지 명령어로부터 디코드된 하나 이상의 제어 신호에 응답하여), 미리 결정된, 결정론적 또는 고정된 기간 동안, 프로세서의 백 엔드 부분의 적어도 일부분 또는 종종 적어도 대부분(235)을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지하도록 또한 동작가능할 수 있다. 대부분은, 트랜지스터들의 총 수, 집적 회로의 총 양 또는 총 온-다이 표면적 중 적어도 하나에 기초한 백 엔드 부분의 절반보다 큰 부분을 포함한다. 도시된 예에서, 대부분(235)은 예를 들어 비순차 명령어 실행을 위한 명령어 풀 또는 윈도우를 제공하는데 이용되는 주요 명령어 큐 유닛들(238)의 적어도 일부 또는 전부 및 실행 유닛들(234) 전부를 포함한다.

일부 실시예들에서, 프로세서의 백 엔드 부분의 부분들에 제1 스레드로부터의 제어 신호들이 결여되어 있는 미리 결정된 시간은 타이머(244)로 구현될 수 있다. 적합한 타이머들의 예들은 순방향 타이머들(forward timers), 역방향 타이머들(backward timers), 순방향 카운터들, 역방향 카운터들, 증분 로직 및 감분 로직을 포함하지만, 이에 제한되지는 않는다. 일부 실시예들에서, 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 대부분(235)(예를 들어, 실행 유닛들 및 더 많은 전력을 소모하는 명령어 큐 유닛들을 포함함)에 제1 스레드의 이전 명령어들(218)로부터 디코드된 제어 신호들이 실질적으로 완전히 결여된 이후에 카운터(244)를 개시하거나 기동시키도록 동작가능할 수 있다. 이러한 방식으로, 타이머는, 어떠한 다른 스레드들도 수행되고 있지 않은 경우(예를 들어, 단일-스레드 모드에서) 이들 부분들이 비어 있고/있거나 유휴 상태인 실제 시간을 비교적 더 정확하게 반영하는 고정된, 미리 결정된 또는 결정론적 시간을 카운트하기 위해 이용될 수 있다. 유리하게는, 이것은, 이들 부분들에 제1 스레드로부터의 이전의 모든 명령어들이 결여되어 있는 미리 결정된, 고정된 또는 결정론적 최소 시간을 보장하거나 보증할 수 있다.

물론, 파이프라인의 프론트 엔드 부분에서 타이머를 개시하는 것도 가능하다. 예를 들어, 타이머는 스레드 일시중지 명령어의 디코딩에 응답하여 개시될 수 있다. 그러나, 이러한 접근법에 대한 하나의 가능한 결점은, 이전 명령어들(218)로부터 디코드된 제어 신호들이 프로세서의 백 엔드 부분에 여전히 존재하는 경우에 스레드 일시중지 명령어의 디코딩에 응답하여 타이머를 개시하는 것이 수행된다는 것이다. 예를 들어, 실행 유닛들(234), 명령어 큐 유닛들(238) 등은 이들 제어 신호들을 여전히 포함할 수 있다. 심지어 단일-스레드 모드에서도, 실행 유닛 및 명령어 큐 유닛은 일반적으로 유휴 상태에 있지 않고, 오히려 이들 제어 신호들을 핸들링하는 활성 상태에 있을 것이다. 제1 스레드가 일시중지된 이후에도, 일반적으로 실행 유닛들 및 명령어 큐 유닛들은, 이들 제어 신호들이 시간에 따라 커미트되는 것을 통하여 백 엔드 부분으로부터 드레인되는 시간을 가졌을 때까지, 유휴 상태가 될 수 없을 것이다. 이것을 위한 시간량은 일반적으로 가변적인 경향이 있다. 결과적으로, 스레드 일시중지 명령어의 디코드 시에 개시되거나 기동된 타이머는, 백 엔드의 부분들에 제1 스레드로부터의 제어 신호들이 실제로 결여되어 있는(예를 들어, 그리고 단일-스레드 모드에서 클록 게이팅될 수 있는) 시간의 보다 덜 정확한 크기를 일반적으로 나타낼 것이다.

일부 상황들에서, 제1 스레드(216)의 일시중지는 하나 이상의 다른 스레드(예를 들어, 제2 스레드(224))의 성능을 개선하는데 이용될 수 있다. 예를 들어, 동시적 멀티스레딩(SMT) 모드에서, 제1 스레드(216) 및 제2 스레드(224) 양쪽 모두는, 프론트 엔드 부분(212)과 백 엔드 부분(228)을 갖는 코어의 특정 자원들을 공유하고 있을 수 있다. 예를 들어, 제1 및 제2 스레드는 실행 유닛들(234), 명령어 큐 유닛들(238), 커미트 유닛(242) 등을 공유할 수 있다. 스레드들은 이들 자원들에 대해 경쟁할 수 있고, 각각의 스레드는 이들 자원들의 공유 때문에 다소 더 느리게 수행될 수 있다. 일부 실시예들에서, 제1 스레드가 일시중지될 때, 이들 자원들은 배타적으로 또는 거의 배타적으로 제2 스레드에 의해 사용되기 위해 해방될 수 있다. 이것은 제2 스레드의 실행의 속도 또는 성능을 개선하는 것을 도울 수 있다. 예로서, 제1 스레드가 스핀-대기 루프를 수행하고 있으며 일반적으로 이들 자원들을 이용하여 어떠한 방식으로도 유용한 작업을 수행할 수 없을 때, 이 스레드를 일시중지하는 것이 적절할 수 있다. 그러므로, 이들 자원들은 이들을 배타적으로 제2 스레드에 제공함으로써 전체 성능을 개선하는데 양호하게 이용될 수 있다. 유리하게는, 이러한 상황들에서, 일시중지 명령어는 더 양호한/더 스마트한 자원 이용을 통해 전체 성능을 개선하는 것을 도울 수 있다.

다른 상황들에서, 제1 스레드(216)의 일시중지는 전력 소모를 감소시키는데 이용될 수 있다. 예를 들어, 단일-스레드 모드에서, 다른 스레드들이 아닌 제1 스레드(216)만이 프론트 엔드 부분(212)과 백 엔드 부분(228)을 갖는 코어 상에서 실행될 수 있다. 제1 스레드는 실행 유닛들(234), 명령어 큐 유닛들(238), 커미트 유닛(242) 등을 배타적으로 이용할 수 있다. 일부 실시예들에서, 제1 스레드가 일시중지될 때, 프로세서의 백 엔드 부분의 적어도 일부분은 전술한 바와 같이 제1 스레드로부터의 모든 제어 신호들(스레드 일시중지 명령어의 것들을 제외함)을 완전히 드레인하거나 이들 제어 신호들이 결여될 수 있다. 예를 들어, 실행 유닛들(234) 및 명령어 큐 유닛들(238)이 비어 있을 수 있다. 이들 자원들이 비어 있게 될 때, 이들은, 이들이 어떠한 처리도 수행하고 있지 않거나 이용되고 있지 않은 것을 고려하면, 유휴 상태로 또한 될 수 있다(예를 들어, 실행 유닛들은 이용되고 있지 않으며 유휴 상태임). 일부 실시예들에서, 이들 유닛들에 의한 전력 소모는, 이들이 비어 있거나 유휴 상태일 때에 감소될 수 있다. 예를 들어, 일부 실시예들에서, 백 엔드 부분과 연결된 전력 관리 유닛(246)은, 이들 자원들(예를 들어, 실행 유닛들(234), 명령어 큐 유닛들(238))이 유휴 상태임을 판정할 수 있고, 이들 자원들에 대한 클록 신호들의 전달을 중지하거나 게이팅함으로써 이들 자원들의 전력 소모를 감소시킬 수 있다. 이것은 전력 소모 감소를 도울 수 있다. 예로서, 제1 스레드가 스핀-대기 루프를 수행하고 있으며 일반적으로 이들 자원들을 이용하여 어떠한 방식으로도 유용한 작업을 수행할 수 없을 때, 이 스레드를 일시중지하는 것이 적절할 수 있다. 이들 자원들이 이용되고 있지 않을 때에 이들 자원들을 클록킹하는 것보다는, 이들 자원들에 대한 클록들을 중지하거나 게이팅함으로써 전력 절약이 달성될 수 있다.

또 다른 상황들에서, 전술한 2가지 접근법들의 조합이 이용될 수 있다. 예를 들어, 동시적 멀티스레딩(SMT) 모드에서, 제1 스레드(216) 및 제2 스레드(224) 양쪽 모두는, 프론트 엔드 부분(212)과 백 엔드 부분(228)을 갖는 코어의 특정 자원들을 공유하고 있을 수 있다. 스레드들 중 하나의 스레드(예를 들어, 제1 스레드)만이 일시중지되는 경우, 자원들은 다른 일시중지되지 않은 스레드(예를 들어, 제2 스레드)에 의해 비교적 배타적으로 이용될 수 있다. 대안적으로, 모든 스레드가 동시에 일시중지되는(예를 들어, 스레드들 양쪽 모두가 중첩하는 일시중지 기간들을 갖는 스핀-대기 루프를 동시에 수행하고 있는) 때에, 자원들(예를 들어, 실행 유닛들(234), 명령어 큐 유닛들(238))에는 모든 스레드로부터의 모든 제어 신호들이 결여될 수 있으며 유휴 상태로 될 수 있다. 이러한 상황들에서, 전력 관리 유닛(246)은 유휴성(idleness)을 검출하고, 전력 감소 액션들을 취할(예를 들어, 이들 유휴 자원들에 대한 클록 전달을 중지하거나 게이팅할) 수 있다.

전술한 바와 같이, 일부 실시예들에서, 스레드 일시중지 명령어는 전력 감소를 허용하는 조건들(예를 들어, 클록들의 턴 오프)을 강제하거나 적어도 야기시킬 수 있다. 일부 실시예들에서, 스레드 일시중지 명령어 자체는 직접적으로 임의의 전력 전달을 중지하거나 임의의 클록들이 게이팅 또는 중지되게 하지 않을 수 있다. 오히려, 선택적으로 스레드 일시중지 명령어에 의해 직접적으로 제어되지 않는 종래의 전력 관리 유닛일 수 있는 전력 관리 유닛(246)은 전력을 감소시키기 위해서 기존의 그리고/또는 종래의 전력 감소 메커니즘들(예를 들어, 유휴성에 기초한 클록 게이팅)을 이용할 수 있다. 일시중지 명령어는 백 엔드 부분의 적어도 일부분(종종 적어도 대부분(235))으로 하여금 일시중지된 스레드(들)로부터의 모든 명령어들이 결여되게 강제하거나 적어도 야기시킬 수 있다. 이러한 부분들에 모든 명령어들이 완전히 결여되고 유휴 상태일 때에, 전력 관리 유닛(246)은, 이들 부분들이 비활성 상태 및/또는 유휴 상태에 있는 것을 검출하고, 그들의 클록 드라이버들을 중지하도록 동작가능할 수 있다. 일부 실시예들에서, 스레드 일시중지 명령어는 기존의 전력 관리 메커니즘을 지능형으로 이용하거나 이 메커니즘과 함께 작동하여, 스레드의 명령어들의 처리의 일시중지와 프로세서의 일부분의 드레인이나 비어 있음이 클록 게이팅을 초래하는 전력 관리 메커니즘에 의해 검출가능한 유휴성을 생성하게 하도록 설계되거나 의도될 수 있다. 이러한 방식으로, 스레드 일시중지 명령어들은, 이들이 동작하는 방식이 어떠한 다른 일시중지되지 않은 스레드들이 활성 상태에 있지 않을 때에 전력 감소를 지원하거나 돕는다는 점에서 전력 감소 지원 스레드 일시중지 명령어들로서 간주될 수 있다.

프로세서는, 스레드 일시중지 명령어에 응답하여 그리고/또는 스레드 일시중지 명령어의 결과로서 스레드 일시중지 명령어를 수행하고/하거나 스레드의 실행을 일시중지하도록 동작가능한 특정 또는 특별 로직(예를 들어, 펌웨어(예를 들어, 비휘발성 메모리에 저장된 명령어들) 및/또는 소프트웨어와 잠재적으로 결합된 트랜지스터들, 집적 회로 또는 다른 하드웨어)을 포함할 수 있다. 일부 실시예들에서, 프로세서는 도 6 및 도 7 중 임의의 하나 이상에 대해 제시 및 설명된 유닛들, 회로 또는 로직을 포함할 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

본 설명을 모호하게 하는 것을 회피하기 위해서, 비교적 단순한 프로세서(210)가 제시 및 설명되었다. 다른 실시예들에서, 프로세서는 다른 잘 알려진 프로세서 컴포넌트들을 선택적으로 포함할 수 있다. 이러한 컴포넌트들의 다수의 상이한 조합들 및 구성들도 적합하다. 실시예들은 임의의 공지된 조합 또는 구성에 제한되지는 않는다. 또한, 실시예들은 다수의 코어들, 논리 프로세서들 또는 실행 엔진들을 갖는 프로세서들에 포함될 수 있고, 그 적어도 하나는 스레드 일시중지 명령어의 실시예를 수행하는 로직을 갖는다.

도 3a는 스레드 일시중지 명령어에 대한 전체 스레드 일시중지 시간(350)의 예시적인 실시예를 도시한다. 전체 스레드 일시중지 시간은 명령어 드레인 시간(352) 및 미리 결정된 결여 시간(354)을 포함한다. 명령어 드레인 시간은, 실행할 일시중지된 스레드의 명령어들의 처리가 개시된 이후에, 프로그램 순서상 스레드 일시중지 명령어 앞에 발생하는 이전 명령어들의 제어 신호들이 (예를 들어, 커미트되는 것에 의해) 프로세서 파이프라인으로부터 드레인되는 시간을 나타낸다. 미리 결정된 결여 시간(354)은, 프로세서 파이프라인에 이전 명령어들로부터의 이들 제어 신호들이 결여될 때에 시작하는 고정된, 미리 결정된 또는 결정론적 시간을 나타낸다.

도 3b는 제1 스레드의 제1 스레드 일시중지 명령어에 대한 제1의 전체 스레드 일시중지 시간(350-1)이 제2 스레드의 제2 스레드 일시중지 명령어에 대한 제2의 전체 스레드 일시중지 시간(350-2)에 중첩하는 예시적인 실시예를 도시한다. 제1의 전체 스레드 일시중지 시간은 명령어 드레인 시간(352-1) 및 미리 결정된 결여 시간(354-1)을 포함한다. 유사하게, 제2의 전체 스레드 일시중지 시간은 명령어 드레인 시간(352-2) 및 미리 결정된 결여 시간(354-2)을 포함한다. 전력 감소를 위한 중첩 시간(356)은 미리 결정된 결여 시간들(354-1, 354-2)의 부분들을 나타내고, 이들은 실제 시간에서 서로 중첩한다. 이것은, 예를 들어 제1 및 제2 스레드에 의해 이용되는 자원들에 대한 클록 신호들을 중지하거나 게이팅하는 것에 의해 전력 감소에 이용가능한 시간의 양을 나타낸다.

스레드 일시중지 명령어에 대한 미리 결정된 결여 시간(예를 들어, 미리 결정된 결여 시간(354))을 제공하는 상이한 방식들이 가능하다. 도 4 및 도 5는 적합한 접근법들의 예들을 도시한다.

도 4는 미리 결정된 결여 시간(예를 들어, 미리 결정된 결여 시간(354))을 특정하거나 다른 방식으로 나타내는 필드(460)를 갖는 제어 레지스터(458)를 구비하는 프로세서(410)의 실시예의 블록도이다. 일부 실시예들에서, 미리 결정된 결여 시간은 프로세서의 제조 시에 프로세서 제조자에 의해 제어 레지스터에 구성될 수 있고, 최종 사용자에 의해 그리고/또는 사용 중에 재구성가능하지 않을 수 있다. 다른 실시예들에서, 미리 결정된 결여 시간은 최종 사용자에 의해 그리고/또는 사용 중에 구성가능할 수 있다. 예를 들어, 미리 결정된 결여 시간을 구성하거나 재구성하기 위해서 사용자 레벨 애플리케이션들에 액세스가능한 사용자 레벨 명령어 또는 (예를 들어, 운영 체제, 하이퍼바이저 또는 다른 특권(privileged) 소프트웨어에만 액세스가능한) 특권 레벨 명령어가 포함될 수 있다.

도 5는 미리 결정된 결여 시간(예를 들어, 미리 결정된 결여 시간(354))을 명시적으로 특정하거나 다른 방식으로 나타내는 피연산자(562)를 갖는 스레드 일시중지 명령어(520)의 실시예의 블록도이다. 피연산자는 명령어의 하나 이상의 비트 또는 필드를 나타낼 수 있다. 일부 실시예들에서, 하나 이상의 비트 또는 필드는 미리 결정된 결여 시간을 특정하거나 나타내는 값을 갖는 레지스터 또는 다른 스토리지 위치를 나타낸다. 다른 실시예들에서, 하나 이상의 비트 또는 필드 자체는 미리 결정된 결여 시간을 특정하거나 나타내는 값을 제공한다. 예를 들어, 스레드 일시중지 명령어의 즉치(immediate)는 미리 결정된 결여 시간을 특정하거나 다른 방식으로 나타낼 수 있다. 값이 레지스터 또는 다른 스토리지 위치를 통해 직접적으로 또는 간접적으로 명령어에 제공되는지 간에, 이 값은 미리 결정된 결여 시간을 명시적으로 특정하거나(예를 들어, 미리 결정된 결여 시간에 이용될 클록 사이클들의 수를 명시적으로 특정하거나) 또는 미리 결정된 결여 시간을 다른 방식으로 나타낼(예를 들어, 다수의 상이한 미리 결정된 결여 시간들 사이에서 선택하는 값을 제공할) 수 있다. 예를 들어, 스레드 일시중지 명령어는 4개의 상이한 미리 결정된 결여 시간 중 임의의 것을 선택하거나 나타내는 2 비트를 가질 수 있다. 하나의 특정 예로서, 2 비트 필드는 0-사이클의 미리 결정된 결여 시간을 선택하는 값 00, 32-사이클의 미리 결정된 결여 시간을 선택하는 값 01, 64-사이클의 미리 결정된 결여 시간을 선택하는 값 10, 및 128 사이클의 미리 결정된 결여 시간을 선택하는 값 11을 가질 수 있다.

전술한 시간들은 예시적일 뿐이며, 본 발명의 범위는 미리 결정된 결여 시간의 임의의 공지된 값에 제한되지는 않지만, 일반적으로 이 시간은 너무 길거나 너무 짧지 않아야 한다는 것이 인식되어야 한다. 이 시간이 너무 긴 경우에는, 일시중지된 스레드는 해제된 동기화 프리미티브를 잡을 기회를 놓칠 수 있다. 이 시간이 너무 짧은 경우에는, 전력 감소 가능성이 줄어들 수 있다. 추가로, 미리 결정된 결여 시간에 대한 최적의 시간량은 공유된 동기화 프리미티브들을 이용하는 프로세서들의 수에 의존할 수 있다. 예를 들어, 많은 수의 프로세서들이 공유된 동기화 프리미티브에 대해 대기하고 있는 경우, 너무 긴 미리 결정된 결여 시간들을 이용하는 것은 일시중지된 스레드들이 로크들을 취득할 기회들을 놓치게 함으로써 전체 시스템 성능을 감소시키는 경향이 있을 수 있다. 통상의 기술자라면, 예를 들어, 시뮬레이션, 포스트-실리콘 튜닝(tuning post-silicon) 등과 같은 다양한 접근법들에 의해 적합한 시간량들이 추정되거나 결정될 수 있다는 것을 인식할 것이다. 일부 실시예들에서, 약 0 내지 약 256 클록 사이클 또는 약 32 내지 약 128 클록 사이클의 범위에서의 임의의 값이 선택적으로 이용될 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

도 6은 스레드 일시중지 명령어(620)의 예시적인 실시예를 수행하도록 동작가능한 프로세서(610)의 상세화된 예시적인 실시예의 블록도이다. 프로세서는 디코드 유닛(614) 및 사전 리네임/할당 큐(664)를 포함한다. 큐(664)는, 제1 스레드(즉, 스레드 1)에 대응하고 이 스레드로부터의 제어 신호들을 저장하는데 이용되는 스레드 1 큐(664-1), 및 제2 스레드(즉, 스레드 2)에 대응하고 이 스레드로부터의 제어 신호들을 저장하는데 이용되는 스레드 2 큐(664-2)로 파티셔닝된다. 스레드 1 또는 스레드 2 중 어느 하나로부터의 제어 신호들을 큐(664)로부터 선택하고 이들을 프로세서의 리네임/할당 유닛(630)에 제공하기 위해서 멀티플렉서 또는 다른 선택 유닛(668)이 이용된다. 프로세서는 하나 이상의 실행 유닛(634) 및 사전 커미트 큐(672)를 또한 포함한다. 유사하게, 사전 커미트 큐는, 스레드 1에 대응하고 이 스레드로부터의 제어 신호들을 저장하는데 이용되는 스레드 1 큐(672-1), 및 스레드 2에 대응하고 이 스레드로부터의 제어 신호들을 저장하는데 이용되는 스레드 2 큐(672-2)로 파티셔닝된다. 스레드 1 또는 스레드 2 중 어느 하나로부터의 제어 신호들을 큐(672)로부터 선택하고 이들을 프로세서의 커미트 유닛(642)에 제공하기 위해서 제2 멀티플렉서 또는 다른 선택 유닛(674)이 이용된다.

디코드 유닛(614), 리네임/할당 유닛(630), 실행 유닛(들)(634) 및 커미트 유닛(642)은 선택적으로 (예를 들어, 도 2와 관련하여) 본 명세서의 다른 곳에서 설명된 대응하는 명칭의 유닛들과 유사하거나 동일할 수 있으며, 유사한 변형물들 및 대안물들을 가질 수 있다는 것이 인식되어야 한다. 본 설명을 모호하게 하는 것을 회피하기 위해서, 아래의 논의는, 선택적으로 동일한 것이거나 유사한 것일 수 있는 모든 양태들을 반복하는 것보다는 예시된 실시예의 새로운 또는 부가적인 양태들을 강조하는 경향이 있을 것이다. 추가로, 예시된 프로세서는 이중-스레드형(dual-threaded)이지만, 다른 실시예들에서 프로세서는 선택적으로 3개 이상의 하드웨어 스레드를 가질 수 있다.

제1 스레드(즉, 스레드 1)의 스레드 일시중지 명령어(620)는 디코드 유닛(614)에 제공될 수 있다. 디코드 유닛은 스레드 일시중지 명령어를 다수의 제어 신호로 디코드할 수 있다. 특정의 예시적인 도시된 실시예에서, 제어 신호들은 제1 제어 신호(CS1), 제2 제어 신호(CS2) 및 제3 제어 신호(CS3)를 포함한다. 일부 실시예들에서, 이들 제어 신호들 각각은 마이크로연산 또는 마이크로오피(micro-op)를 나타낼 수 있다. 다른 아키텍처들에서, 다른 타입의 제어 신호들이 대신에 이용될 수 있다.

CS1은 사전 리네임/할당 큐(664)의 스레드 1 큐(664-1)에 제공될 수 있다. 선택 유닛(668)은 할당을 위해 CS1을 선택할 수 있으며, 그것을 리네임/할당 유닛(630)에 제공할 수 있다. 일부 실시예들에서, 참조 번호 (1)로 도시된 바와 같이, CS1이 할당을 거칠 때, 그것은 플래그(670)(예를 들어, 스코어보드, 하나 이상의 비트 등)를 설정할 수 있다. 일부 실시예들에서, 설정된 플래그는 대응하는 스레드(즉, 스레드 1)로부터의 제어 신호들의 추가 할당을 방지할 수 있다. 제2 제어 신호(CS2)는 사전 리네임/할당 큐(664)의 스레드 1 큐(664-1)에 제공될 수 있다. 일부 실시예들에서, 참조 번호 (2)에 도시된 바와 같이, CS2는 할당 시에 제1 제어 신호(CS1)에 의해 설정되었던 설정된 플래그(670)로 인해 사전 리네임/할당 큐(664)의 스레드 1 큐(664-1)에서 지연될 수 있다. CS2의 지연 또는 보류는, 스레드 일시중지 명령어들보다 더 어린 다른 제어 신호들이 파이프라인을 통해 실행을 향하여 진행하지 않도록 스레드 1로부터의 제어 신호들의 할당을 효과적으로 차단할 수 있다. 이 경우, 지연은 할당 시에 이루어지지만, 본 발명의 범위는 이에 제한되지는 않는다.

다음에, CS1은 실행 유닛(들)(634), 큐(672)를 통하여 파이프라인을 통해 흐르도록 될 수 있고, 커미트 유닛(642)에 의해 커미트될 수 있다. 일부 실시예들에서, 참조 번호 (3)에 도시된 바와 같이, CS1이 커미트될 때, 제어 신호(CS1)는 결여 타이머(644)를 시작하거나 기동시킬 수 있다. 일부 실시예들에서, 결여 타이머는 일반적으로 파이프라인의 커미트 스테이지에서 배치되는 하드웨어 타이머(예를 들어, 증분 또는 감분 카운터)일 수 있다. 일부 실시예들에서, 프로세서는 하드웨어 스레드마다 이러한 결여 타이머를 포함할 수 있다. 일부 실시예들에서, 결여 타이머는 미리 결정된 결여 시간 동안 대응하는 스레드(즉, 이 경우에는 스레드 1)로부터의 후속 제어 신호들의 회수(retirement)를 방지하거나 지연시킬 수 있다. 참조 번호 (4)에 도시된 바와 같이, CS1이 커미트될 때, 그것은 플래그(670)를 리셋할 수 있다.

일부 실시예들에서, 사전 리네임/할당 큐(664)의 출력과 커미트 유닛(642) 사이의 파이프라인의 스테이지들에는, CS1이 커미트될 때에, 스레드 1로부터의 제어 신호들이 결여될 수 있다. 예를 들어, CS1 및 CS2는 배면 결합(back-to-back) 제어 신호들일 수 있다. 커미트 유닛은, CS1이 커미트되기 이전에 스레드 1로부터의 이전의 모든 명령어들이 커미트될 수 있도록 순차적으로 명령어들을 커미트할 수 있다. 추가로, CS1 및 CS2가 배면 결합 제어 신호들이기 때문에, 파이프라인에서 이들 사이에는 어떠한 다른 제어 신호들도 존재하지 않는다. CS2는 플래그(670)로 인해 할당으로부터 보류된다. 따라서, 전술한 파이프라인 스테이지들에서는 CS1 및 CS2를 제외한 스레드 1로부터의 제어 신호들이 효과적으로 결여되거나 드레인된다.

일부 실시예들에서, CS1이 커미트되고, 참조 번호 (4)에 도시된 바와 같이 플래그를 리셋할 때, CS2가 할당될 수 있다. 일부 실시예들에서, 참조 번호 (5)에 도시된 바와 같이, CS2가 할당될 때, 그것은, 스레드 1로부터의 후속 제어 신호들의 할당이 차단되도록 역시 플래그(670)를 설정할 수 있다. 다음에, CS2는 파이프라인을 통해 진행할 수 있다. 참조 번호 (6)에 도시된 바와 같이, CS2는, 결여 타이머(644)가 미리 결정된 결여 시간을 카운트하거나 측정하는 동안에 사전 커미트 큐(672)의 스레드 1 큐(672-1)에서 지연되거나 보류될 수 있다. 결여 타이머가 미리 결정된 결여 시간을 카운트하거나 측정하였을 때, 선택기 유닛(674)은 CS2를 선택하여, 그것을 커미트 유닛(642)에 제공할 수 있다.

일부 실시예들에서, 참조 번호 (7)에 도시된 바와 같이, CS3은, CS2의 할당 동안 참조 번호 (5)에서 설정되었던 설정된 플래그(670)로 인해 사전 리네임/할당 큐(664)의 스레드 1 큐(664-1)에서 지연되거나 보류될 수 있다. 일부 실시예들에서, 참조 번호 (8)에 도시된 바와 같이, CS2가 커미트될 때, 그것은 플래그(670)를 리셋할 수 있다. 이것은 CS3뿐만 아니라 스레드 1로부터의 후속 명령어들에 대한 제어 신호들이 할당되고, 파이프라인을 통해 자유롭게 흐르는 것을 허용할 수 있다. 따라서, 스레드 1을 일시중지하는 기간은 스레드 일시중지 명령어에 응답하여(예를 들어, 스레드 일시중지 명령어로부터 디코드된 제어 신호(예를 들어, CS2)의 회수에 응답하여) 끝날 수 있다.

도 7은, 스레드 일시중지 명령어에 응답하여, 백 엔드 부분이 유휴 상태일 때에 프론트 엔드 부분(712) 및/또는 메모리 실행 유닛(790)에 선택적으로 시그널링하도록 동작가능한 백 엔드 부분(728)을 포함하는 프로세서(710)의 실시예의 블록도이다. 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 스레드의 후속 명령어들의 처리를 일시중지하도록 동작가능한 유닛 또는 로직(730)(예를 들어, 리네임/할당 유닛)을 포함한다. 이것은 실질적으로 본 명세서의 다른 곳에서 설명된 바와 같이 수행될 수 있다. 전술한 바와 같이, 프로세서의 백 엔드의 적어도 일부분(종종 적어도 대부분)은 일시중지된 스레드로부터의 명령어들이 결여된 상태로 될 수 있다. 프로세서의 백 엔드에 의해 어떠한 다른 스레드들도 활성으로 처리되고 있지 않은 경우(예를 들어, 단일-스레드 모드에서, 또는 모든 다른 스레드가 또한 일시중지되거나 지연되거나 또는 중지된 경우), 이들 부분들도 또한 유휴 상태 또는 비활성 상태로 될 수 있다. 또한, 이것은 본 명세서의 다른 곳에서 설명된 바와 같이 발생할 수 있다.

또한, 백 엔드 부분에서의 스레드의 일시중지 또는 지연은, 프로세서의 프론트 엔드 부분에서 일시중지된 스레드의 제어 신호들 및/또는 명령어들의 흐름의 결과적인 일시중지 또는 지연을 야기시키거나 촉진하는 경향이 있을 수 있다. 이러한 프론트 엔드 유닛의 지연 또는 일시중지는, 제어 신호들이 백 엔드 부분(728)에서의 지연을 지나갈 수 없는 것으로 인한 일종의 역압력(backpressure)(782)에 기인할 수 있다. 프로세서의 프론트 엔드 부분은 일반적으로 비어 있을 것이지만, 그것은 역압력으로 인해 유휴 상태 또는 비활성 상태로 될 수 있다. 백 엔드 부분이 유휴 상태 또는 비활성 상태일 때에 메모리 실행 유닛(790)도 또한 유휴 상태 또는 비활성 상태로 될 수 있다.

이 때, 프론트 엔드 부분(712)은, 그것이 유휴 상태 또는 비활성 상태인 경우에도 반드시 자동으로 그것의 클록들을 중지할 수 있는 것은 아니다. 예를 들어, 프론트 엔드 부분은, 처리될 필요가 있는 백 엔드 부분(728)으로부터의 특정 신호들 또는 이벤트들을 예상하거나 예상할 가능성이 있는 경우에 그것의 클록들을 계속 진행할 필요가 있을 수 있다. 예로서, 이러한 이벤트들은, 예를 들어, 실행되는 점프가 예측실패로서 해석될 때에 발생할 수 있는 점프 예측실패 클리어들(jump misprediction clears), 명령어가 커미트될 때에 발생할 수 있는 예외 클리어들(exception clears), 또는 다른 클리어링 이벤트들을 포함할 수 있지만, 이에 제한되지는 않는다.

일부 실시예들에서, 백 엔드 부분이 유휴 상태로 되는 시간 주위에(예를 들어, 그것이 유휴 상태로 되기 직전에, 그것이 유휴 상태로 된 직후에 등), 백 엔드 부분은 프론트 엔드 부분(712)에 시그널링할 수 있다(780). 예를 들어, 백 엔드 유휴 유닛(778) 또는 다른 로직은 프론트 엔드 유휴 로직(784) 또는 다른 로직에 시그널링할 수 있다. 신호는 상이한 실시예들에서 다양한 상이한 지시들을 행할 수 있다. 예로서, 이 신호는, 백 엔드 부분이 유휴 상태일 것임을 나타낼 수 있고, 프론트 엔드 부분의 주의를 필요로 하는 이벤트들을 백 엔드 부분이 제공하지 않을 것임을 나타낼 수 있고, 프론트 엔드 부분이 그것의 클록들을 중지할 수 있다고 백 엔드 부분이 생각한다는 확신(reassurance) 등을 나타낼 수 있다. 이 신호는 프론트 엔드 부분이 그것의 클록들을 안전하게 중지할 수 있다는 것을 이 프론트 엔드 부분이 아는 것을 도울 수 있다. 이러한 신호 없이, 특정 구현에 따라, 프론트 엔드 부분이 그것의 클록들을 중지하는 것은 가능하지 않을 수도 있고/있거나, 프론트 엔드 부분이 그것의 클록들을 중지하는 것은 용이하지 않을 수도 있고/있거나, 프론트 엔드 부분은 오랜 기간 동안 그것의 클록들을 중지할 수 없을 수도 있다. 일부 실시예들에서, 이 신호는, 백 엔드 부분이 그것의 클록들을 중지하고/하거나 프론트 엔드 부분을 필요로 하지 않는다는 다수의 클록 신호들을 선택적으로 나타낼 수 있다.

일부 실시예들에서, 백 엔드 부분이 유휴 상태로 되는 시간 주위에(예를 들어, 그것이 유휴 상태로 되기 직전에, 그것이 유휴 상태로 된 직후에 등), 백 엔드 부분은 메모리 실행 유닛(790)에 시그널링할 수 있다(786). 예를 들어, 백 엔드 유휴 유닛(778) 또는 다른 로직은 메모리 실행 유닛 유휴 로직(788) 또는 다른 로직에 시그널링할 수 있다. 신호는 다양한 상이한 실시예들에서 프론트 엔드 부분에 대해 전술한 것들과 유사한 다양한 상이한 지시들을 행할 수 있다. 예로서, 이 신호는, 백 엔드 부분이 유휴 상태일 것임을 나타낼 수 있고, 메모리 실행 유닛의 주의를 필요로 하는 이벤트들을 백 엔드 부분이 제공하지 않을 것임을 나타낼 수 있고, 메모리 실행 유닛이 그것의 클록들을 중지할 수 있다고 백 엔드 부분이 생각한다는 확신 등을 나타낼 수 있다. 이 신호는 메모리 실행 유닛이 그것의 클록들을 안전하게 중지할 수 있다는 것을 이 메모리 실행 유닛이 아는 것을 도울 수 있다. 이러한 신호 없이, 특정 구현에 따라, 메모리 실행 유닛이 그것의 클록들을 중지하는 것은 가능하지 않을 수도 있고/있거나, 메모리 실행 유닛이 그것의 클록들을 중지하는 것은 용이하지 않을 수도 있고/있거나, 메모리 실행 유닛은 오랜 기간 동안 그것의 클록들을 중지할 수 없을 수도 있다. 일부 실시예들에서, 이 신호는, 백 엔드 부분이 그것의 클록들을 중지하고/하거나 메모리 실행 유닛을 필요로 하지 않는다는 다수의 클록 신호들을 선택적으로 나타낼 수 있다.

도 8은 스레드 일시중지 명령어를 수행하는 방법(892)의 실시예의 블록 흐름도이다. 이 방법은 프로세서, 명령어 처리 장치 또는 다른 디지털 로직 디바이스에서 수행될 수 있다. 이 방법은, 블록(893)에서, 스레드 일시중지 명령어를 제어 신호들의 세트로 디코딩하는 단계를 포함한다. 이 명령어는 본 명세서의 다른 곳에서 설명된 바와 같이 디코딩될 수 있다.

블록(894)에서, 제어 신호들의 세트 중의 하나 이상의 제어 신호는, 스레드 일시중지 명령어의 상대적으로 더 단순한 구현이 충분한지 여부, 또는 (예를 들어, 마이크로코드를 이용하는) 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현이 수행되어야 하는지 여부를 판정할 수 있다. 블록(894)에서 판정이 행해지는 방식은 일반적으로 방법이 수행되는 프로세서/장치의 특정 구현 및 아키텍처 피처들에 의존한다. 예로서, 예를 들어 가상화(virtualization)에 대한 지원(예를 들어, 인텔® 가상화 기술), 트랜잭션 실행(transactional execution)에 대한 지원(예를 들어, 제약된 트랜잭션 메모리(Restricted Transactional Memory)) 또는 다른 아키텍처 피처들과 같은 특정 아키텍처 피처들, 향상들 또는 확장들은 스레드 일시중지 명령어의 구현에 대해 부가적인 처리를 부과할 수 있다. 예를 들어, 인텔® 64 및 IA-32 아키텍처 소프트웨어 개발자의 매뉴얼, 주문 번호: 325462-049US(2014년 2월)에는, 일시중지 명령어의 수행이 트랜잭션 실행으로 하여금 중단되게 할 수 있다고 기재되어 있다. 또한, 이 참고문헌에는, 일시중지 명령어들이 가상 머신 종료(virtual machine exits)를 야기시킬 수도 있고 그렇지 않을 수도 있다고 기재되어 있다. 따라서, 일부 실시예들에서, 블록(894)에서의 판정은, 가상화가 이용되고 있는지 여부를 판정하는 것 및/또는 트랜잭션 실행이 이용되고 있는지 여부를 판정하는 것을 수반할 수 있다. 예를 들어, 이것은, 이들 특징들이 이용되고 있는지 여부를 확인하기 위해서 하나 이상의 제어 레지스터에서의 하나 이상의 비트를 검사하는 것을 포함할 수 있다. 다른 실시예들에서, 다른 아키텍처 피처들 또는 확장들이 스레드 일시중지 명령어의 구현에 영향을 미칠 수 있고, 따라서 관련될 수 있다.

더 단순한 구현으로 충분하다는 것이 블록(894)에서의 판정인 경우(즉, 판정이 "예"인 경우), 예를 들어, 스레드 일시중지 명령어의 구현을 복잡하게 만드는 아키텍처 피처(들)가 이용되고 있지 않은 경우(예를 들어, 가상화도 트랜잭션 실행도 이용되고 있지 않은 경우), 방법은 블록(896)으로 진행할 수 있다. 블록(896)에서, 스레드 일시중지 명령어는 상대적으로 더 단순한 구현으로 구현될 수 있다. 예를 들어, 일부 실시예들에서, 블록(893)에서 디코드된 제어 신호들의 세트 중의 하나 이상의 나머지 제어 신호가 스레드 일시중지 명령어를 구현하는데 이용될 수 있다.

반대로, 더 단순한 구현이 충분하지 않다는 것이 블록(894)에서의 판정인 경우(즉, 판정이 "아니오"인 경우), 예를 들어, 스레드 일시중지 명령어의 구현을 복잡하게 만드는 아키텍처 피처(들)가 이용되고 있는 경우(예를 들어, 가상화가 이용되고 있고/있거나 트랜잭션 실행이 이용되고 있는 경우), 방법은 블록(895)으로 진행할 수 있다. 블록(895)에서, 방법은 상대적으로 더 복잡한 구현으로 스레드 일시중지 명령어를 구현하는 것으로 되돌아갈 수 있다. 예를 들어, 일부 실시예들에서, 방법은 마이크로코드 구현을 이용하는 스레드 일시중지 명령어의 구현으로 되돌아갈 수 있다. 예로서, 더 복잡한 구현은, 일시중지 명령어가 그 구현을 복잡하게 만드는 하나 이상의 아키텍처 피처를 고려하여 올바르게 구현되는 것을 확실하게 하기 위해서 부가적인 연산들을 포함할 수 있다. 일 양태에서, 이들 부가적인 연산들은 잠재적으로 디코더에 의해 디코드되는 디코드된 제어 신호들(예를 들어, 마이크로연산들)로 구현하기가 어려울 수 있거나 또는 일부 경우에는 실행가능하지 않을 수 있다. 예를 들어, 디코더는 모든 필요한 체크들 및 다른 연산들을 구현하기에 충분한 제어 신호들을 디코드할 수 없을 수도 있다. 일부 실시예들에서, 더 복잡한 구현은 더 많은 시간이 걸리고/걸리거나 더 많은 연산들을 수행할 수 있고, 또는 다른 방식으로 스레드 일시중지 명령어의 전력 절약 기회들을 줄이는 경향이 있을 수 있다.

유리하게는, 방법은 적절한 경우에(예를 들어, 아키텍처 피처들을 복잡하게 만드는 것이 이용되고 있지 않은 경우에) 스레드 일시중지 명령어의 상대적으로 더 단순한 구현이 이용되는 것을 허용할 수 있다. 이것은 일시중지 명령어를 수행하는데 필요한 시간 및 자원들의 양을 감소시키는 것을 도울 수 있는데, 이는 전력 감소를 더 빨리 허용할 수 있거나 다른 스레드를 위한 자원들의 해방을 더 빨리 허용할 수 있다. 더 단순한 구현이 적절하지 않은 경우, 방법은 (예를 들어, 복잡한 아키텍처 피처들을 보다 엄격하게 핸들링하는) 더 복잡한 구현으로 되돌아갈 수 있다. 이러한 더 복잡한 구현은, 그것이 필요하지 않으며 더 단순한 구현을 통해 더 많은 전력이 절약될 수 있는 때의 대신에, 필요한 경우에 선택적으로 이용될 수 있다.

예시적인 레지스터 아키텍처

도 9는 본 발명의 일 실시예에 따른 레지스터 아키텍처(900)의 블록도이다. 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들(910)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 12개의 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-12에 오버레이된다. 하위 12개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-11에 오버레이된다.

기입 마스크 레지스터들(915) - 도시된 실시예에서, 각각 64 비트 크기인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안적인 실시예에서, 기입 마스크 레지스터들(915)은 크기가 12 비트이다. 이전에 설명된 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.

범용 레지스터들(925) - 도시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64 비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R11이라는 이름으로 참조된다.

MMX 패킹된 정수 플랫 레지스터 파일(packed integer flat register file)(950)로 에일리어싱된(aliased) 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(945) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-엘리먼트 스택인 한편; MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터들 사이에 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64 비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.

본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 추가로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.

예시적인 코어 아키텍처들, 프로세서들 및 컴퓨터 아키텍처들

프로세서 코어들은 상이한 프로세서들에서 상이한 목적들을 위해 상이한 방식들로 구현될 수 있다. 예를 들어, 이러한 코어들의 구현들은, 1) 범용 컴퓨팅을 위해 의도된 범용 순차 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어; 3) 주로 그래픽 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서들의 구현들은, 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차 코어 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차 코어를 포함하는 CPU; 및 2) 주로 그래픽 및/또는 과학(스루풋)을 위해 의도된 하나 이상의 특수 목적 코어를 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 컴퓨터 시스템 아키텍처들은, 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합된 그래픽 및/또는 과학(스루풋) 로직과 같은 특수 목적 로직 또는 특수 목적 코어로 지칭됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 전술한 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 지칭됨)와 동일한 다이 상에 포함될 수 있는 시스템 온 칩을 포함할 수 있다. 다음에, 예시적인 코어 아키텍처들이 설명된 다음, 예시적인 프로세서들 및 컴퓨터 아키텍처들이 설명된다.

예시적인 코어 아키텍처들

순차 및 비순차 코어 블록도

도 10a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 파이프라인의 양쪽 모두를 도시하는 블록도이다. 도 10b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차 아키텍처 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어의 양쪽 모두를 도시하는 블록도이다. 도 10a 및 도 10b에서의 실선 박스들은 순차 파이프라인 및 순차 코어를 예시하는 한편, 파선 박스들의 선택적인 추가는 레지스터 리네이밍, 비순차 발행/실행 파이프라인 및 코어를 예시한다. 순차 양태가 비순차 양태의 서브세트라는 것을 고려하여, 비순차 양태가 설명될 것이다.

도 10a에서, 프로세서 파이프라인(1000)은 페치 스테이지(1002), 길이 디코드 스테이지(1004), 디코드 스테이지(1006), 할당 스테이지(1008), 리네이밍 스테이지(1010), 스케줄링(디스패치 또는 발행으로도 공지됨) 스테이지(1012), 레지스터 판독/메모리 판독 스테이지(1014), 실행 스테이지(1016), 후기입(write back)/메모리 기입 스테이지(1018), 예외 핸들링 스테이지(1022) 및 커미트 스테이지(1024)를 포함한다.

도 10b는 실행 엔진 유닛(1050)에 연결된 프론트 엔드 유닛(1030) - 이들 양자는 메모리 유닛(1070)에 연결됨 - 을 포함하는 프로세서 코어(1090)를 도시한다. 코어(1090)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 다른 옵션으로서, 코어(1090)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽 처리 유닛(GPGPU: general purpose computing graphics processing unit) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.

프론트 엔드 유닛(1030)은 명령어 캐시 유닛(1034)에 연결된 분기 예측 유닛(1032)을 포함하고, 이 명령어 캐시 유닛은 명령어 변환 색인 버퍼(TLB: translation lookaside buffer)(1036)에 연결되고, 이 명령어 변환 색인 버퍼는 명령어 페치 유닛(1038)에 연결되고, 이 명령어 페치 유닛은 디코드 유닛(1040)에 연결된다. 디코드 유닛(1040)(또는 디코더)은 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 생성하는데, 이들은 오리지널 명령어들로부터 디코딩되거나, 또는 다른 방식으로 오리지널 명령어들을 반영하거나 오리지널 명령어들로부터 도출된다. 디코드 유닛(1040)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적합한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, 프로그래머블 로직 어레이들(PLA들), 마이크로코드 판독 전용 메모리들(ROM들) 등을 포함하지만, 이에 제한되지는 않는다. 일 실시예에서, 코어(1090)은 (디코드 유닛(1040)에서 또는 다른 방식으로 프론트 엔드 유닛(1030) 내에) 특정 매크로명령어들을 위한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1040)은 실행 엔진 유닛(1050)에서의 리네임/할당자 유닛(1052)에 연결된다.

실행 엔진 유닛(1050)은, 하나 이상의 스케줄러 유닛(들)(1056)의 세트 및 회수 유닛(1054)에 연결된 리네임/할당자 유닛(1052)을 포함한다. 스케줄러 유닛(들)(1056)은, 예약 스테이션들, 중앙 명령어 윈도우 등을 비롯한 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1056)은 물리적 레지스터 파일(들) 유닛(들)(1058)에 연결된다. 물리적 레지스터 파일(들) 유닛들(1058) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1058)은 벡터 레지스터들 유닛, 기입 마스크 레지스터들 유닛 및 스칼라 레지스터들 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(1058)은, (예를 들어, 재정렬 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 미래 파일(들), 이력 버퍼(들) 및 회수 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀을 이용하거나 하여) 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들을 예시하기 위해서 회수 유닛(1054)에 의해 중첩된다. 회수 유닛(1054) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 실행 클러스터(들)(1060)에 연결된다. 실행 클러스터(들)(1060)는 하나 이상의 실행 유닛들(1062)의 세트 및 하나 이상의 메모리 액세스 유닛들(1064)의 세트를 포함한다. 실행 유닛들(1062)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용인 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능을 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1056), 물리적 레지스터 파일(들) 유닛(들)(1058) 및 실행 클러스터(들)(1060)는 가능하게는 복수개인 것으로 도시되어 있는데, 그 이유는 특정 실시예들이 특정 타입의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 메모리 액세스 파이프라인 - 별개의 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1064)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 또한, 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차 발행/실행일 수 있고, 나머지는 순차적일 수 있다는 것이 이해되어야 한다.

메모리 액세스 유닛들(1064)의 세트는 메모리 유닛(1070)에 연결되고, 이 메모리 유닛은 레벨 2(L2) 캐시 유닛(1076)에 연결되는 데이터 캐시 유닛(1074)에 연결된 데이터 TLB 유닛(1072)을 포함한다. 하나의 예시적인 실시예에서, 메모리 액세스 유닛들(1064)은 로드 유닛(load unit), 어드레스 저장 유닛(store address unit) 및 데이터 저장 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(1070)에서의 데이터 TLB 유닛(1072)에 연결된다. 명령어 캐시 유닛(1034)은 메모리 유닛(1070)에서의 레벨 2(L2) 캐시 유닛(1076)에 추가로 연결된다. L2 캐시 유닛(1076)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리에 연결된다.

예로서, 예시적인 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1000)을 구현할 수 있다: 1) 명령어 페치(1038)는 페치 및 길이 디코딩 스테이지들(1002 및 1004)을 수행하고; 2) 디코드 유닛(1040)은 디코드 스테이지(1006)를 수행하고; 3) 리네임/할당자 유닛(1052)은 할당 스테이지(1008) 및 리네이밍 스테이지(1010)를 수행하고; 4) 스케줄러 유닛(들)(1056)은 스케줄 스테이지(1012)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(1058) 및 메모리 유닛(1070)은 레지스터 판독/메모리 판독 스테이지(1014)를 수행하고; 실행 클러스터(1060)는 실행 스테이지(1016)를 수행하고; 6) 메모리 유닛(1070) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 후기입/메모리 기입 스테이지(1018)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(1022)에 수반될 수 있고; 8) 회수 유닛(1054) 및 물리적 레지스터 파일(들) 유닛(들)(1058)은 커미트 스테이지(1024)를 수행한다.

코어(1090)는 본 명세서에 설명된 명령어(들)를 비롯한 하나 이상의 명령어 세트들(예를 들어, (더 새로운 버전으로 추가된 소정의 확장을 갖는) x86 명령어 세트; 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일의 ARM Holdings의 (NEON과 같은 선택적인 부가 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(1090)는 패킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 이용되는 연산들이 패킹된 데이터를 이용하여 수행되는 것을 허용한다.

코어는 (스레드들 또는 연산들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 분할 멀티스레딩(time sliced multithreading), 동시적 멀티스레딩(단일의 물리적 코어는, 물리적 코어가 동시에 멀티스레딩하는 스레드들 각각에 대한 논리적 코어를 제공함), 또는 이들의 조합(예를 들어, 인텔® Hyperthreading 기술에서와 같이 시간 분할 페칭과 디코딩 및 그 이후의 동시적 멀티스레딩)을 비롯한 각종 방식들로 그렇게 할 수 있다는 것이 이해되어야 한다.

레지스터 리네이밍이 비순차 실행의 콘텍스트에서 설명되지만, 레지스터 리네이밍은 순차 아키텍처에 이용될 수 있다는 것이 이해되어야 한다. 프로세서의 예시된 실시예가 별개의 명령어 및 데이터 캐시 유닛들(1034/1074) 및 공유 L2 캐시 유닛(1076)을 또한 포함하지만, 대안적인 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같이, 명령어들 및 데이터 양쪽 모두에 대한 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은, 코어 및/또는 프로세서의 외부에 있는 외부 캐시와 내부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서의 외부에 있을 수 있다.

특정의 예시적인 순차 코어 아키텍처

도 11a 및 도 11b는 코어가 칩에서의 수개의 로직 블록들(동일한 타입 및/또는 상이한 타입의 다른 코어들을 포함함) 중 하나의 로직 블록인 보다 구체적인 예시적인 순차 코어 아키텍처의 블록도를 도시한다. 로직 블록들은, 애플리케이션에 따라, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들 및 다른 필요한 I/O 로직과 고대역폭 상호접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.

도 11a는, 본 발명의 실시예들에 따른 단일 프로세서 코어를, 온-다이 상호접속 네트워크(1102)로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트(1104)와 함께 도시하는 블록도이다. 일 실시예에서, 명령어 디코더(1100)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1106)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 단순화하기 위해) 일 실시예에서 스칼라 유닛(1108) 및 벡터 유닛(1110)은 별개의 레지스터 세트들(각각 스칼라 레지스터들(1112) 및 벡터 레지스터들(1114))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(1106)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일들 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).

L2 캐시의 로컬 서브세트(1104)는 프로세서 코어당 하나씩 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(1104)에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그것의 L2 캐시 서브세트(1104)에 저장되고, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 신속하게 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(1104)에 저장되고, 필요한 경우에 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)을 보장한다. 링 네트워크는 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신할 수 있게 하기 위해 양방향성이다. 각각의 링 데이터 경로는 방향당 1012 비트 폭이다.

도 11b는 본 발명의 실시예들에 따른 도 11a의 프로세서 코어의 일부의 확대도이다. 도 11b는 L1 캐시(1104)의 L1 데이터 캐시(1106A) 부분뿐만 아니라, 벡터 유닛(1110) 및 벡터 레지스터들(1114)에 관한 추가 상세를 포함한다. 구체적으로는, 벡터 유닛(1110)은 16-와이드 벡터 처리 유닛(VPU)(16-와이드 ALU(1128) 참조)인데, 이는 정수, 싱글-정밀도 부동 및 더블-정밀도 부동 명령어들 중 하나 이상을 실행한다. VPU는 스위즐 유닛(1120)을 이용한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1122A 및 1122B)을 이용한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1124)을 이용한 복제를 지원한다. 기입 마스크 레지스터들(1126)은 결과적인 벡터 기입들의 프리디케이팅(predicating)을 허용한다.

통합된 메모리 제어기 및 그래픽스를 갖는 프로세서

도 12는 본 발명의 실시예들에 따른 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며 통합된 그래픽스를 가질 수 있는 프로세서(1200)의 블록도이다. 도 12의 실선 박스들은, 단일 코어(1202A), 시스템 에이전트(1210), 하나 이상의 버스 제어기 유닛들(1216)의 세트를 갖는 프로세서(1200)를 예시하는 한편, 파선 박스들의 선택적인 추가는, 다수의 코어들(1202A 내지 1202N), 시스템 에이전트 유닛(1210)에서의 하나 이상의 통합된 메모리 제어기 유닛(들)(1214)의 세트 및 특수 목적 로직(1208)을 갖는 대안적인 프로세서(1200)를 예시한다.

따라서, 프로세서(1200)의 상이한 구현들은, 1) (하나 이상의 코어를 포함할 수 있는) 통합된 그래픽 및/또는 과학(스루풋) 로직인 특수 목적 로직(1208), 및 하나 이상의 범용 코어들(예를 들어, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)인 코어들(1202A 내지 1202N)을 갖는 CPU; 2) 주로 그래픽 및/또는 과학(스루풋)을 위해 의도된 다수의 특수 목적 코어들인 코어들(1202A 내지 1202N)을 갖는 코프로세서; 및 3) 다수의 범용 순차 코어들인 코어들(1202A 내지 1202N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1200)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고스루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서 등일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1200)는, 예를 들어 BiCMOS, CMOS 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.

메모리 계층구조는, 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(1206)의 세트, 및 통합된 메모리 제어기 유닛들(1214)의 세트에 연결된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1206)의 세트는, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(LLC: last level cache) 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 상호접속 유닛(1212)은 통합된 그래픽 로직(1208), 공유 캐시 유닛들(1206)의 세트 및 시스템 에이전트 유닛(1210)/통합된 메모리 제어기 유닛(들)(1214)을 상호접속하지만, 대안적인 실시예들은 이러한 유닛들을 상호접속하기 위해 임의의 수의 잘 알려진 기술을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1206)과 코어들(1202A 내지 1202N) 사이에 일관성이 유지된다.

일부 실시예들에서, 코어들(1202A 내지 1202N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1210)는 코어들(1202A 내지 1202N)을 조정하며 동작시키는 이러한 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1210)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는, 코어들(1202A 내지 1202N) 및 통합된 그래픽 로직(1208)의 전력 상태를 조절하기 위해 필요한 로직 및 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이를 구동시키기 위한 것이다.

코어들(1202A 내지 1202N)은 아키텍처 명령어 세트에 관하여 동질적일 수도 있고 이질적일 수도 있는데; 즉, 코어들(1202A 내지 1202N) 중 2개 이상은 동일한 명령어 세트를 실행가능할 수 있는 한편, 다른 것들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행가능할 수 있다.

예시적인 컴퓨터 아키텍처들

도 13 내지 도 16은 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 개인용 정보 단말기들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대하여 관련 기술분야에 공지된 다른 시스템 설계들 및 구성들도 또한 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.

이하 도 13을 참조하면, 본 발명의 일 실시예에 따른 시스템(1300)의 블록도가 도시되어 있다. 시스템(1300)은 제어기 허브(1320)에 연결된 하나 이상의 프로세서(1310, 1315)를 포함할 수 있다. 일 실시예에서, 제어기 허브(1320)는 그래픽 메모리 제어기 허브(GMCH)(1390) 및 입/출력 허브(IOH)(1350)(이들은 별개의 칩들 상에 있을 수 있음)를 포함하고; GMCH(1390)는, 메모리(1340) 및 코프로세서(1345)에 연결되는 메모리 및 그래픽 제어기들을 포함하고; IOH(1350)는 입/출력(I/O) 디바이스들(1360)을 GMCH(1390)에 연결한다. 대안적으로, 메모리 및 그래픽 제어기들 중 하나 또는 양쪽 모두는 (본 명세서에 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(1340) 및 코프로세서(1345)는 IOH(1350)와 단일 칩에 있는 제어기 허브(1320) 및 프로세서(1310)에 직접 연결된다.

부가적인 프로세서들(1315)의 선택적인 속성은 도 13에서 파선들로 표시되어 있다. 각각의 프로세서(1310, 1315)는 본 명세서에 설명된 처리 코어들 중 하나 이상을 포함할 수 있으며, 프로세서(1200)의 소정의 버전일 수 있다.

메모리(1340)는 예를 들어 DRAM(dynamic random access memory), PCM(phase change memory) 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에서, 제어기 허브(1320)는, FSB(frontside bus)와 같은 다분기 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점 인터페이스, 또는 유사한 접속(1395)을 통해, 프로세서(들)(1310, 1315)와 통신한다.

일 실시예에서, 코프로세서(1345)는, 예를 들어, 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1320)는 통합된 그래픽 가속기를 포함할 수 있다.

아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 메트릭(metrics of merit)에 관하여 물리적 자원들(1310, 1315) 사이에 각종 차이가 존재할 수 있다.

일 실시예에서, 프로세서(1310)는 일반 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베딩될 수 있다. 프로세서(1310)는 부착된 코프로세서(1345)에 의해 실행되어야 하는 타입인 것으로서 이들 코프로세서 명령어들을 인식한다. 따라서, 프로세서(1310)는, 코프로세서(1345)에 대해, 코프로세서 버스 또는 다른 상호접속부 상에서 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 발행한다. 코프로세서(들)(1345)는 수신된 코프로세서 명령어들을 수락하여 실행한다.

이하 도 14를 참조하면, 본 발명의 실시예에 따른 제1의 보다 구체적인 예시적인 시스템(1400)의 블록도가 도시되어 있다. 도 14에 도시된 바와 같이, 멀티프로세서 시스템(1400)은 점대점 상호접속 시스템이고, 점대점 상호접속부(1450)를 통해 연결되는 제1 프로세서(1470) 및 제2 프로세서(1480)를 포함한다. 프로세서들(1470 및 1480) 각각은 프로세서(1200)의 소정의 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1470 및 1480)은 각각 프로세서들(1310 및 1315)인 한편, 코프로세서(1438)는 코프로세서(1345)이다. 다른 실시예에서, 프로세서들(1470 및 1480)은 각각 프로세서(1310) 및 코프로세서(1345)이다.

프로세서들(1470 및 1480)은 각각 통합된 메모리 제어기(IMC) 유닛들(1472 및 1482)을 포함하는 것으로 도시되어 있다. 또한, 프로세서(1470)는 그 버스 제어기 유닛들의 일부로서 점대점(P-P) 인터페이스들(1476 및 1478)을 포함하고; 유사하게, 제2 프로세서(1480)는 P-P 인터페이스들(1486 및 1488)을 포함한다. 프로세서들(1470, 1480)은 점대점(P-P) 인터페이스 회로들(1478, 1488)을 이용하여 P-P 인터페이스(1450)를 통해 정보를 교환할 수 있다. 도 14에 도시된 바와 같이, IMC들(1472 및 1482)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(1432) 및 메모리(1434)에 연결한다.

프로세서들(1470, 1480) 각각은 점대점 인터페이스 회로들(1476, 1494, 1486, 1498)을 이용하여 개별적인 P-P 인터페이스들(1452, 1454)을 통해 칩셋(1490)과 정보를 교환할 수 있다. 선택적으로, 칩셋(1490)은 고성능 인터페이스(1439)를 통해 코프로세서(1438)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(1438)는, 예를 들어, 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.

공유 캐시(도시되지 않음)가 양쪽 프로세서들의 외부에 또는 어느 하나의 프로세서에 포함될 수 있지만, P-P 상호접속부를 통해 프로세서들과 접속되어, 프로세서가 저전력 모드에 들어가는 경우에 어느 하나의 프로세서 또는 양쪽 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있게 된다.

칩셋(1490)은 인터페이스(1496)를 통해 제1 버스(1416)에 연결될 수 있다. 일 실시예에서, 제1 버스(1416)는 PCI(Peripheral Component Interconnect) 버스이거나 또는 PCI Express 버스 또는 다른 제3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.

도 14에 도시된 바와 같이, 제1 버스(1416)를 제2 버스(1420)에 연결하는 버스 브리지(1418)와 함께, 다양한 I/O 디바이스들(1414)이 제1 버스(1416)에 연결될 수 있다. 일 실시예에서, 코프로세서, 고스루풋 MIC 프로세서, GPGPU, (예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기, 필드 프로그래머블 게이트 어레이 또는 임의의 다른 프로세서와 같은 하나 이상의 부가적인 프로세서(들)(1415)가 제1 버스(1416)에 연결된다. 일 실시예에서, 제2 버스(1420)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1422), 통신 디바이스들(1427), 및 명령어들/코드 및 데이터(1430)를 포함할 수 있는 디스크 드라이브나 다른 대용량 저장 디바이스와 같은 저장 유닛(1428)을 포함하는 다양한 디바이스들이 제2 버스(1420)에 연결될 수 있다. 또한, 오디오 I/O(1424)가 제2 버스(1420)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 14의 점대점 아키텍처 대신에, 시스템은 다분기 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.

이하 도 15를 참조하면, 본 발명의 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(1500)의 블록도가 도시되어 있다. 도 14 및 도 15에서의 유사한 엘리먼트들은 유사한 참조 번호들을 지니며, 도 15의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 15로부터 도 14의 특정 양태들이 생략되었다.

도 15는 프로세서들(1470, 1480)이 각각 통합된 메모리 및 I/O 제어 로직("CL")(1472 및 1482)을 포함할 수 있는 것을 도시한다. 따라서, CL(1472, 1482)은 통합된 메모리 제어기 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 15는 메모리들(1432, 1434)이 CL(1472, 1482)에 연결될 뿐만 아니라 I/O 디바이스들(1514)도 제어 로직(1472, 1482)에 연결되는 것을 도시한다. 레거시 I/O 디바이스들(1515)이 칩셋(1490)에 연결된다.

이하 도 16을 참조하면, 본 발명의 실시예에 따른 SoC(1600)의 블록도가 도시되어 있다. 도 12에서의 유사한 엘리먼트들은 유사한 참조 번호들을 지닌다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 선택적인 특징들이다. 도 16에서, 상호접속 유닛(들)(1602)은, 하나 이상의 코어들(202A 내지 202N)의 세트 및 공유 캐시 유닛(들)(1206)을 포함하는 애플리케이션 프로세서(1610); 시스템 에이전트 유닛(1210); 버스 제어기 유닛(들)(1216); 통합된 메모리 제어기 유닛(들)(1214); 통합된 그래픽 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(1620)의 세트; SRAM(static random access memory) 유닛(1630); DMA(direct memory access) 유닛(1632); 및 하나 이상의 외부 디스플레이에 연결하기 위한 디스플레이 유닛(1640)에 연결된다. 일 실시예에서, 코프로세서(들)(1620)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고스루풋 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.

본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 저장 시스템(휘발성 및 비휘발성 메모리 및/또는 저장 엘리먼트들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.

도 14에 도시된 코드(1430)와 같은 프로그램 코드는 입력 명령어들에 적용되어, 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.

프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 기계 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일링되거나 해석된 언어일 수 있다.

적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독되는 경우에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.

이러한 머신 판독가능 저장 매체는, 하드 디스크들, 플로피 디스크들, 광학 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritable's) 및 광자기 디스크들을 포함하는 임의의 다른 타입의 디스크, ROM들(read-only memories), RAM들(random access memories), 예컨대 DRAM들(dynamic random access memories), SRAM들(static random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리들, EEPROM들(electrically erasable programmable read-only memories), 상변화 메모리(PCM)와 같은 반도체 디바이스들, 자기 또는 광학 카드들, 또는 전자적 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 비롯하여, 머신 또는 디바이스에 의해 제조되거나 형성되는 제조물들의 비일시적인 유형의 배열들을 포함할 수 있지만, 이에 제한되지는 않는다.

따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.

에뮬레이션(바이너리 번역(binary translation), 코드 모핑 등을 포함함)

일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 바이너리 번역, 동적 번역(dynamic compilation)을 포함하는 동적 바이너리 번역을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.

도 17은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 17은 하이 레벨 언어(1702)로 된 프로그램이 x86 컴파일러(1704)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1716)에 의해 본래 실행될 수 있는 x86 바이너리 코드(1706)를 생성할 수 있는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1716)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당부 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1704)는, 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1716) 상에서 실행될 수 있는 x86 바이너리 코드(1706)(예를 들어, 오브젝트 코드)를 생성하도록 동작가능한 컴파일러를 나타낸다. 유사하게, 도 17는 하이 레벨 언어(1702)로 된 프로그램이 대안적인 명령어 세트 컴파일러(1708)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(1714)(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하고/하거나 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 본래 실행될 수 있는 대안적인 명령어 세트 바이너리 코드(1710)를 생성할 수 있는 것을 도시한다. 명령어 변환기(1712)는, x86 바이너리 코드(1706)를, x86 명령어 세트 코어를 갖지 않는 프로세서(1714)에 의해 본래 실행될 수 있는 코드로 변환하는데 이용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(1710)와 동일할 가능성이 낮은데, 그 이유는 이것을 할 수 있는 명령어 변환기가 제조되기 어렵기 때문이다; 그러나, 변환된 코드는 일반 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(1712)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 바이너리 코드(1706)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.

또한, 도 3 내지 도 8 중 임의의 것에 대해 설명된 컴포넌트들, 특징들 및 상세들은 도 1 및 도 2 중 임의의 것에서 선택적으로 이용될 수 있다. 또한, 본 명세서에 설명된 장치들 중 임의의 것에 대해 설명된 컴포넌트들, 특징들 및 상세들은, 실시예들에서 이러한 장치에 의해 그리고/또는 이러한 장치를 이용하여 수행될 수 있는 본 명세서에 설명된 방법들 중 임의의 것에서 선택적으로 이용되고/되거나 이것에 적용될 수 있다. 본 명세서에 설명된 프로세서들 중 임의의 것은 본 명세서에 개시된 컴퓨터 시스템들 또는 다른 시스템들 중 임의의 것에 포함될 수 있다. 일부 실시예들에서, 컴퓨터 시스템은 상호접속부(예를 들어, 점대점, 또는 2개보다 많은 칩이 상호접속부에 연결될 수 있는 다분기), 상호접속부와 연결된 프로세서, 및 상호접속부와 연결된 DRAM(dynamic random access memory)을 포함할 수 있다. 대안적으로, DRAM 대신에, 리프레시될 필요가 없는 다른 타입의 휘발성 메모리가 이용될 수 있거나, 플래시 메모리가 이용되거나 할 수 있다. 일부 실시예들에서, 프로세서는 온-칩 메모리 제어기를 포함하는 칩에 포함될 수 있거나, 또는 다른 실시예들에서 메모리 제어기는 별개의 칩(예를 들어, 허브 칩)에 포함될 수 있다.

본 설명 및 청구항들에서, "연결된(coupled)" 및/또는 "접속된(connected)"이라는 용어들은 그 파생어들과 함께 이용되었을 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다. 오히려, 실시예들에서, "접속된"은, 2개 이상의 엘리먼트들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 나타내는데 이용될 수 있다. "연결된"은, 2개 이상의 엘리먼트들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "연결된"은, 2개 이상의 엘리먼트들이 서로 직접 접촉하지는 않지만 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다. 예를 들어, 실행 유닛은 하나 이상의 중간 컴포넌트들을 통해 레지스터 및/또는 디코드 유닛과 연결될 수 있다. 도면들에서, 화살표들은 접속들 및 연결들을 나타내는데 이용된다.

본 설명 및/또는 청구항들에서, "로직", "유닛", "모듈" 또는 "컴포넌트"라는 용어들이 이용되었을 수 있다. 이들 용어들 각각은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 다양한 조합들을 지칭하는데 이용될 수 있다. 예시적인 실시예들에서, 이들 용어들 각각은 집적 회로, 주문형 집적 회로, 아날로그 회로, 디지털 회로, 프로그램된 로직 디바이스, 명령어들 등을 포함한 메모리 디바이스, 및 이들의 다양한 조합들을 지칭할 수 있다. 일부 실시예들에서, 이들은 적어도 일부 하드웨어(예를 들어, 트랜지스터들, 게이트들, 다른 회로 컴포넌트들 등)를 포함할 수 있다.

"및/또는(and/or)"이라는 용어가 이용되었을 수 있다. 본 명세서에서 이용된 바와 같이, "및/또는"이라는 용어는 어느 하나 또는 양자 모두를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 양자 모두를 의미한다).

전술한 설명에서, 실시예들의 철저한 이해를 제공하기 위해서 특정 상세들이 제시되었다. 그러나, 다른 실시예들은 이들 특정 상세 중 일부 없이 실시될 수 있다. 본 발명의 범위는 위에서 제공된 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정되어야 한다. 다른 경우에, 본 설명의 이해를 모호하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들, 디바이스들 및 동작들은 블록도 형태로 그리고/또는 상세 없이 제시되었다. 적절한 것으로 고려되는 경우, 참조 번호들 또는 참조 번호들의 종단 부분들은, 달리 특정되거나 명백하게 분명하지 않는 한, 선택적으로 유사하거나 동일한 특성들을 가질 수 있는 대응하는 또는 유사한 엘리먼트들을 나타내기 위해서 도면들 사이에서 반복되었다.

다양한 동작들 및 방법들이 설명되었다. 이들 방법들 중 일부는 비교적 기본적인 형태로 설명되었지만, 선택적으로 방법들에 동작들이 추가되고/되거나 방법들로부터 동작들이 제거될 수 있다. 또한, 동작들의 특정 순서가 실시예들에 따라 제시 또는 설명되었지만, 그 순서는 예시적이다. 대안적인 실시예들은 동작들을 상이한 순서로 수행하고, 특정 동작들을 결합하고, 특정 동작들을 중복하거나 할 수 있다.

특정 동작들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령어들로 프로그램된 머신, 회로 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 동작들을 수행하는 것을 야기시키고/시키거나 초래하는데 이용될 수 있는 머신 실행가능 또는 회로 실행가능 명령어들로 구현될 수 있다. 또한, 동작들은 하드웨어와 소프트웨어의 조합에 의해 선택적으로 수행될 수 있다. 프로세서, 머신, 회로 또는 하드웨어는 특정 또는 특별 회로를 포함할 수 있거나, 또는 다른 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 하드웨어)이 명령어를 실행 및/또는 처리하고, 명령어에 응답하여 결과를 저장하도록 동작가능하다.

일부 실시예들은 머신 판독가능 매체를 포함하는 제조물(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 이 매체는 머신에 의해 판독가능한 형태로 정보를 제공하는, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 머신 판독가능 매체는, 머신에 의해 실행되는 경우 그리고/또는 실행될 때 이 머신으로 하여금 본 명세서에 개시된 하나 이상의 동작들, 방법들 또는 기술들을 수행하게 하고/하거나 이 머신이 이들을 수행하는 것을 초래하도록 동작가능한 명령어 또는 명령어들의 시퀀스를 제공하거나 저장할 수 있다. 머신 판독가능 매체는 본 명세서에 개시된 명령어들의 실시예들 중 하나 이상을 저장하거나 또는 다른 방식으로 제공할 수 있다.

일부 실시예들에서, 머신 판독가능 매체는 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체를 포함할 수 있다. 예를 들어, 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체는 플로피 디스켓, 광학 저장 매체, 광학 디스크, 광학 데이터 저장 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(read only memory), PROM(programmable ROM), EPROM(erasable-and-programmable ROM), EEPROM(electrically-erasable-and-programmable ROM), RAM(random access memory), 정적 RAM(SRAM), 동적 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 저장 재료, 비휘발성 메모리, 비휘발성 데이터 저장 디바이스, 비일시적인 메모리, 비일시적인 데이터 저장 디바이스 등을 포함할 수 있다. 비일시적인 머신 판독가능 저장 매체는 일시 전파 신호(transitory propagated signal)로 구성되지 않는다.

적합한 머신들의 예들은 범용 프로세서, 특수 목적 프로세서, 명령어 처리 장치, 디지털 로직 회로, 집적 회로 등을 포함하지만, 이에 제한되지는 않는다. 적합한 머신들의 다른 예들은, 프로세서, 명령어 처리 장치, 디지털 로직 회로 또는 집적 회로를 포함하는 컴퓨팅 디바이스 또는 다른 전자 디바이스를 포함한다. 이러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예들은 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 넷북들, 스마트폰들, 셀룰러 폰들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID들(Mobile Internet devices), 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋톱 박스들 및 비디오 게임 제어기들을 포함하지만, 이에 제한되지는 않는다.

예를 들어 "일 실시예(one embodiment)", "실시예(an embodiment)", "하나 이상의 실시예(one or more embodiments)", "일부 실시예들(some embodiments)"에 대한 본 명세서 전체에 걸친 언급은, 특정 특징이 본 발명의 실시에 포함될 수 있지만 반드시 그러하도록 요구되지는 않는다는 것을 나타낸다. 유사하게, 본 설명에서, 본 개시물을 간소화하며 다양한 본 발명의 양태들의 이해를 돕기 위해, 다양한 특징들은 때때로 단일의 실시예, 도면 또는 그것의 설명에서 함께 그룹화된다. 그러나, 이러한 개시물의 방법은, 본 발명이 각각의 청구항에서 명백하게 기재되는 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 나타내는 바와 같이, 본 발명의 양태들은 단일의 개시된 실시예의 모든 특징보다 더 적은 특징에 있다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 자립한다.

예시적인 실시예들

다음의 예들은 추가의 실시예들에 관한 것이다. 이 예들에서의 구체사항들은 하나 이상의 실시예에서의 어디에서나 이용될 수 있다.

예 1은, 제1 스레드로부터의 스레드 일시중지 명령어를 디코드하는 디코드 유닛, 및 디코드 유닛과 연결된 프로세서의 백 엔드 부분을 포함하는 프로세서 또는 다른 장치이다. 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지한다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생한다. 또한, 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 미리 결정된 기간 동안, 복수의 실행 유닛들 및 명령어 큐 유닛을 포함하는 프로세서의 백 엔드 부분의 적어도 대부분을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지한다.

예 2는, 예 1의 프로세서로서, 타이머를 더 포함하고, 프로세서는, 스레드 일시중지 명령어에 응답하여, 프로세서의 백 엔드 부분의 적어도 대부분에 제1 스레드의 명령어들이 결여된 이후에 타이머를 개시하는, 프로세서를 포함한다.

예 3은, 예 2의 프로세서로서, 디코드 유닛은 스레드 일시중지 명령어를 제어 신호로 디코드하고, 프로세서의 백 엔드 부분은, 제어 신호가 커미트되는 것에 응답하여, 타이머를 개시하는, 프로세서를 포함한다.

예 4는, 예 1 내지 예 3 중 어느 하나의 프로세서로서, 디코드 유닛을 포함하는 프로세서의 프론트 엔드 부분을 더 포함하고, 프로세서의 백 엔드 부분은, 프로세서의 백 엔드 부분의 적어도 대부분이 유휴 상태일 때, 스레드 일시중지 명령어에 응답하여, 프로세서의 프론트 엔드 부분이 프로세서의 백 엔드 부분으로부터 주의를 필요로 하는 이벤트들을 수신하지 않을 것임을 프로세서의 프론트 엔드 부분에 시그널링하는, 프로세서를 포함한다.

예 5는, 예 1 내지 예 4 중 어느 하나의 프로세서로서, 메모리 실행 유닛을 더 포함하고, 프로세서의 백 엔드 부분은, 프로세서의 백 엔드 부분의 적어도 대부분이 유휴 상태일 때, 스레드 일시중지 명령어에 응답하여, 메모리 실행 유닛이 프로세서의 백 엔드 부분으로부터 주의를 필요로 하는 이벤트들을 수신하지 않을 것임을 메모리 실행 유닛에 시그널링하는, 프로세서를 포함한다.

예 6은, 예 1 내지 예 5 중 어느 하나의 프로세서로서, 프로세서의 백 엔드 부분은, 스레드 일시중지 명령어에 응답하여, 프로세서의 백 엔드 부분에서의 파이프라인 스테이지에서 미리 결정된 기간 동안 스레드 일시중지 명령어로부터 디코드된 제어 신호를 지연시키는, 프로세서를 포함한다.

예 7은, 예 6의 프로세서로서, 파이프라인 스테이지는 디코드 유닛과 실행 유닛들 사이에 있는, 프로세서를 포함한다.

예 8은, 예 7의 프로세서로서, 파이프라인 스테이지는 할당 유닛을 포함하는, 프로세서를 포함한다.

예 9는, 예 1 내지 예 8 중 어느 하나의 프로세서로서, 디코드 유닛은, 미리 결정된 기간을 나타내는 피연산자를 갖는 스레드 일시중지 명령어를 디코드하는, 프로세서를 포함한다.

예 10은, 예 1 내지 예 8 중 어느 하나의 프로세서로서, 디코드 유닛은, 스레드 일시중지 명령어를, 프로세서가 또한 수행할 수 있는 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현 대신에 스레드 일시중지 명령어의 상대적으로 더 단순한 구현이 이용되어야 하는 것으로 판정하는 제어 신호로 디코드하는, 프로세서를 포함한다.

예 11은, 예 10의 프로세서로서, 프로세서는, 스레드 일시중지 명령어의 수행이 가상 머신 종료를 야기시키는 가상화, 및 스레드 일시중지 명령어의 수행이 적어도 가끔은 트랜잭션 실행으로 하여금 중단되게 하는 트랜잭션 실행을 할 수 있고, 제어 신호는, 가상화 및 트랜잭션 실행이 프로세서에 의해 수행되고 있지 않다고 판정한 이후에 상대적으로 더 단순한 구현이 이용되어야 하는 것으로 판정하는, 프로세서를 포함한다.

예 12는, 예 1 내지 예 8 중 어느 하나의 프로세서로서, 스레드 일시중지 명령어는, 미리 결정된 기간을 시작하기 이전에, 프로그램 순서상 스레드 일시중지 명령어 앞에 발생하는 제1 스레드의 이전의 모든 명령어들을 프로세서의 백 엔드 부분이 커미트하는 것을 허용하는, 프로세서를 포함한다.

예 13은, 예 1 내지 예 8 중 어느 하나의 프로세서로서, 미리 결정된 기간은 50 클록 사이클 내지 150 클록 사이클인, 프로세서를 포함한다.

예 14는 프로세서에서의 방법을 포함하고, 이 방법은 제1 스레드로부터 스레드 일시중지 명령어를 수신하는 단계, 및 스레드 일시중지 명령어에 응답하여, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지하는 단계를 포함한다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생한다. 이 방법은, 스레드 일시중지 명령어에 응답하여, 고정된 지속시간 동안, 프로세서의 백 엔드 부분의 적어도 복수의 실행 유닛들 및 명령어 큐 유닛을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지하는 단계를 또한 포함한다.

예 15는, 예 14의 방법으로서, 고정된 지속시간에 기초하는 기간 동안 실행 유닛들에 대한 클록을 게이팅하기로 결정하는 단계를 더 포함하는 방법을 포함한다.

예 16은, 예 14 또는 예 15의 방법으로서, 스레드 일시중지 명령어에 응답하여, 적어도 실행 유닛들 및 명령어 큐 유닛에 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 이후에 타이머를 개시하는 단계를 더 포함하는 방법을 포함한다.

예 17은, 예 14 내지 예 16 중 어느 하나의 방법으로서, 스레드 일시중지 명령어에 응답하여, 적어도 실행 유닛들 및 명령어 큐 유닛이 유휴 상태인 이후에, 백 엔드 부분으로부터 프로세서의 프론트 엔드 부분으로, 백 엔드 부분이 프론트 엔드 부분의 주의를 필요로 하는 이벤트들을 송신하지 않을 것임을 나타내는 신호를 송신하는 단계를 더 포함하는 방법을 포함한다.

예 18은, 예 17의 방법으로서, 프로세서의 프론트 엔드 부분이 신호에 적어도 부분적으로 기초하여 클록을 중지하기로 결정하는 단계를 더 포함하는 방법을 포함한다.

예 19는, 예 14 내지 예 18 중 어느 하나의 방법으로서, 스레드 일시중지 명령어에 응답하여, 프로세서가 또한 구현할 수 있는 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현 대신에, 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하는 단계를 더 포함하는 방법을 포함한다.

예 20은, 예 19의 방법으로서, 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하는 단계는, 프로세서가 가상화를 수행하고 있지 않다는 것 및 프로세서가 트랜잭션 실행을 수행하고 있지 않다는 것 중 적어도 하나를 결정하는 단계를 포함하는, 방법을 포함한다.

예 21은, 예 14의 방법으로서, 일시중지하는 단계는, 고정된 지속시간 동안 프로세서의 백 엔드 부분에서 스레드 일시중지 명령어로부터 디코드되었던 제어 신호를 지연시키는 단계를 포함하는, 방법을 포함한다.

예 22는, 예 14 내지 예 21 중 어느 하나의 방법으로서, 수신하는 단계는 고정된 지속시간을 나타내는 피연산자를 갖는 스레드 일시중지 명령어를 수신하는 단계를 포함하는, 방법을 포함한다.

예 23은 명령어들을 처리하는 시스템을 포함하고, 이 시스템은 상호접속부, 및 상호접속부와 연결된 프로세서를 포함한다. 프로세서는 제1 스레드로부터 스레드 일시중지 명령어를 수신한다. 프로세서는, 스레드 일시중지 명령어에 응답하여, 실행을 위한 제1 스레드의 후속 명령어들의 처리를 일시중지한다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생한다. 또한, 프로세서는, 고정된 지속시간 동안, 복수의 실행 유닛들을 포함하는 프로세서의 백 엔드 부분의 적어도 대부분을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지한다. 시스템은 상호접속부와 연결된 DRAM(dynamic random access memory)을 또한 포함한다.

예 24는, 예 23의 시스템으로서, 프로세서의 백 엔드 부분은, 프로세서의 백 엔드 부분의 적어도 대부분이 유휴 상태일 때, 스레드 일시중지 명령어에 응답하여, 프로세서의 백 엔드 부분이 프로세서의 프론트 엔드 부분으로 주의를 필요로 하는 이벤트들을 송신하지 않을 것임을 프로세서의 프론트 엔드 부분에 시그널링하는, 시스템을 포함한다.

예 25는 비일시적인 머신 판독가능 저장 매체를 포함하는 제조물을 포함한다. 이 비일시적인 머신 판독가능 저장 매체는 스레드 일시중지 명령어를 저장한다. 스레드 일시중지 명령어는, 머신에 실행되는 경우, 머신으로 하여금, 실행할 스레드 일시중지 명령어를 갖는 제1 스레드의 후속 명령어들의 처리를 일시중지하는 것을 포함하는 동작들을 수행하게 한다. 후속 명령어들은 프로그램 순서상 스레드 일시중지 명령어 뒤에 발생한다. 동작들은, 스레드 일시중지 명령어에 응답하여, 미리 결정된 기간 동안, 프로세서의 백 엔드 부분의 적어도 복수의 실행 유닛들 및 명령어 큐 유닛을, 스레드 일시중지 명령어를 제외한 제1 스레드의 명령어들이 결여된 상태로 유지하는 것을 또한 포함한다.

예 26은, 예 25의 제조물로서, 스레드 일시중지 명령어는, 머신에 의해 실행되는 경우, 머신으로 하여금, 프로세서가 또한 구현할 수 있는 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현 대신에, 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하게 하는, 제조물을 포함한다.

예 27은 예 14 내지 예 22 중 어느 하나의 방법을 수행하도록 동작하는 프로세서 또는 다른 장치를 포함한다.

예 28은 예 14 내지 예 22 중 어느 하나의 방법을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 29는 예 14 내지 예 22 중 어느 하나의 방법을 수행하는 모듈들, 유닛들, 로직, 회로 및 수단의 임의의 조합을 포함하는 프로세서를 포함한다.

예 30은, 프로세서, 컴퓨터 시스템 또는 다른 머신에 의해 실행되는 때에 그리고/또는 이러한 경우에 머신으로 하여금 예 14 내지 예 22 중 어느 하나의 방법을 수행하게 하도록 동작하는 명령어를 선택적으로 저장하거나 또는 다른 방식으로 제공하는 비일시적인 머신 판독가능 매체를 선택적으로 포함하는 제조물을 포함한다.

예 31은, 상호접속부, 상호접속부와 연결된 예 1 내지 예 13 중 어느 하나의 프로세서, 및 상호접속부와 연결된 적어도 하나의 컴포넌트를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함하며, 이 적어도 하나의 컴포넌트는 DRAM(dynamic random access memory), 네트워크 인터페이스, 그래픽 칩, 무선 통신 칩, GSM(Global System for Mobile Communications) 안테나, 상변화 메모리 및 비디오 카메라로부터 선택된다.

예 32는 실질적으로 본 명세서에 설명된 바와 같은 프로세서 또는 다른 장치를 포함한다.

예 33은 실질적으로 본 명세서에 설명된 바와 같은 임의의 방법을 수행하도록 동작하는 프로세서 또는 다른 장치를 포함한다.

예 34는 실질적으로 본 명세서에 설명된 바와 같은 임의의 방법을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 35는 실질적으로 본 명세서에 설명된 바와 같은 임의의 스레드 일시중지 명령어를 수행하도록 동작하는 프로세서 또는 다른 장치를 포함한다.

예 36은 실질적으로 본 명세서에 설명된 바와 같은 임의의 스레드 일시중지 명령어를 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.

예 37은, 제1 명령어 세트의 명령어들을 디코드하도록 동작가능한 디코드 유닛을 가지며 하나 이상의 실행 유닛을 갖는 프로세서를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함한다. 컴퓨터 시스템은 프로세서에 연결된 저장 디바이스를 또한 포함한다. 저장 디바이스는, 실질적으로 본 명세서에 개시된 바와 같은 명령어들 중 임의의 것일 수 있으며 제2 명령어 세트의 것인 제1 명령어를 저장한다. 저장 디바이스는 제1 명령어를 제1 명령어 세트의 하나 이상의 명령어로 변환하는 명령어들을 또한 저장한다. 제1 명령어 세트의 하나 이상의 명령어는, 프로세서에 의해 실행될 때, 이 프로세서가 예 14 내지 예 22 중 어느 하나의 방법을 수행하게 하도록 동작가능하다.

Claims

프로세서로서,
제1 스레드로부터의 스레드 일시중지 명령어(thread pause instruction)를 디코드하는 디코드 유닛; 및
상기 디코드 유닛과 연결된 상기 프로세서의 백 엔드 부분
을 포함하고,
상기 프로세서의 상기 백 엔드 부분은, 상기 스레드 일시중지 명령어에 응답하여,
실행을 위한 상기 제1 스레드의 후속 명령어들의 처리를 일시중지하고 - 상기 후속 명령어들은 프로그램 순서상 상기 스레드 일시중지 명령어 뒤에 발생함 -,
미리 결정된 기간 동안, 복수의 실행 유닛들 및 명령어 큐 유닛을 포함하는 상기 프로세서의 상기 백 엔드 부분의 적어도 대부분을, 상기 스레드 일시중지 명령어를 제외한 상기 제1 스레드의 명령어들이 결여된 상태로 유지하는 프로세서.
제1항에 있어서,
타이머를 더 포함하고, 상기 프로세서는, 상기 스레드 일시중지 명령어에 응답하여, 상기 프로세서의 상기 백 엔드 부분의 상기 적어도 대부분에 상기 제1 스레드의 명령어들이 결여된 이후에 상기 타이머를 개시하는 프로세서.
제2항에 있어서,
상기 디코드 유닛은 상기 스레드 일시중지 명령어를 제어 신호로 디코드하고, 상기 프로세서의 상기 백 엔드 부분은 상기 제어 신호가 커미트되는 것에 응답하여 상기 타이머를 개시하는 프로세서.
제1항에 있어서,
상기 디코드 유닛을 포함하는 상기 프로세서의 프론트 엔드 부분을 더 포함하고, 상기 프로세서의 상기 백 엔드 부분은, 상기 프로세서의 상기 백 엔드 부분의 상기 적어도 대부분이 유휴 상태일 때, 상기 스레드 일시중지 명령어에 응답하여, 상기 프로세서의 상기 프론트 엔드 부분이 상기 프로세서의 상기 백 엔드 부분으로부터 주의를 필요로 하는 이벤트들을 수신하지 않을 것임을 상기 프로세서의 상기 프론트 엔드 부분에 시그널링하는 프로세서.
제1항에 있어서,
메모리 실행 유닛을 더 포함하고, 상기 프로세서의 상기 백 엔드 부분은, 상기 프로세서의 상기 백 엔드 부분의 상기 적어도 대부분이 유휴 상태일 때, 상기 스레드 일시중지 명령어에 응답하여, 상기 메모리 실행 유닛이 상기 프로세서의 상기 백 엔드 부분으로부터 주의를 필요로 하는 이벤트들을 수신하지 않을 것임을 상기 메모리 실행 유닛에 시그널링하는 프로세서.
제1항에 있어서,
상기 프로세서의 상기 백 엔드 부분은, 상기 스레드 일시중지 명령어에 응답하여, 상기 프로세서의 상기 백 엔드 부분에서의 파이프라인 스테이지에서 상기 미리 결정된 기간 동안 상기 스레드 일시중지 명령어로부터 디코드된 제어 신호를 지연시키는(stall) 프로세서.
제6항에 있어서,
상기 파이프라인 스테이지는 상기 디코드 유닛과 상기 실행 유닛들 사이에 있는 프로세서.
제7항에 있어서,
상기 파이프라인 스테이지는 할당 유닛을 포함하는 프로세서.
제1항에 있어서,
상기 디코드 유닛은, 상기 미리 결정된 기간을 나타내는 피연산자를 갖는 상기 스레드 일시중지 명령어를 디코드하는 프로세서.
제1항에 있어서,
상기 디코드 유닛은, 상기 스레드 일시중지 명령어를, 상기 프로세서가 또한 수행할 수 있는 상기 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현(relatively more elaborate implementation) 대신에 상기 스레드 일시중지 명령어의 상대적으로 더 단순한 구현(relatively simpler implementation)이 이용되어야 하는 것으로 판정하는 제어 신호로 디코드하는 프로세서.
제10항에 있어서,
상기 프로세서는, 상기 스레드 일시중지 명령어의 수행이 가상 머신 종료(virtual machine exit)를 야기시키는 가상화(virtualization), 및 상기 스레드 일시중지 명령어의 수행이 적어도 가끔은 트랜잭션 실행(transactional execution)이 중단되게 하는 상기 트랜잭션 실행을 할 수 있고, 상기 제어 신호는, 상기 가상화 및 상기 트랜잭션 실행이 상기 프로세서에 의해 수행되고 있지 않다고 판정한 이후에 상기 상대적으로 더 단순한 구현이 이용되어야 하는 것으로 판정하는 프로세서.
제1항에 있어서,
상기 스레드 일시중지 명령어는, 상기 미리 결정된 기간이 시작되기 이전에, 상기 프로그램 순서상 상기 스레드 일시중지 명령어 앞에 발생하는 상기 제1 스레드의 이전의 모든 명령어들을 상기 프로세서의 상기 백 엔드 부분이 커미트하는 것을 허용하는 프로세서.
제1항에 있어서,
상기 미리 결정된 기간은 50 클록 사이클과 150 클록 사이클 사이에 있는, 프로세서.
프로세서에서의 방법으로서,
제1 스레드로부터 스레드 일시중지 명령어를 수신하는 단계;
상기 스레드 일시중지 명령어에 응답하여, 실행을 위한 상기 제1 스레드의 후속 명령어들의 처리를 일시중지하는 단계 - 상기 후속 명령어들은 프로그램 순서상 상기 스레드 일시중지 명령어 뒤에 발생함 -; 및
상기 스레드 일시중지 명령어에 응답하여, 고정된 지속시간 동안, 상기 프로세서의 백 엔드 부분의 적어도 복수의 실행 유닛들 및 명령어 큐 유닛을, 상기 스레드 일시중지 명령어를 제외한 상기 제1 스레드의 명령어들이 결여된 상태로 유지하는 단계
를 포함하는 방법.
제14항에 있어서,
상기 고정된 지속시간에 기초하는 기간 동안 상기 실행 유닛들에 대한 클록을 게이팅하기로 결정하는 단계를 더 포함하는 방법.
제14항에 있어서,
상기 스레드 일시중지 명령어에 응답하여, 적어도 상기 실행 유닛들 및 상기 명령어 큐 유닛에 상기 스레드 일시중지 명령어를 제외한 상기 제1 스레드의 명령어들이 결여된 이후에 타이머를 개시하는 단계를 더 포함하는 방법.
제14항에 있어서,
상기 스레드 일시중지 명령어에 응답하여, 적어도 상기 실행 유닛들 및 상기 명령어 큐 유닛이 유휴 상태인 이후에, 상기 백 엔드 부분이 상기 프론트 엔드 부분의 주의를 필요로 하는 이벤트들을 송신하지 않을 것임을 나타내는 신호를 상기 백 엔드 부분으로부터 상기 프로세서의 프론트 엔드 부분으로 송신하는 단계를 더 포함하는 방법.
제17항에 있어서,
상기 프로세서의 상기 프론트 엔드 부분이 상기 신호에 적어도 부분적으로 기초하여 클록을 중지하기로 결정하는 단계를 더 포함하는 방법.
제14항에 있어서,
상기 스레드 일시중지 명령어에 응답하여, 상기 프로세서가 또한 구현할 수 있는 상기 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현 대신에, 상기 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하는 단계를 더 포함하는 방법.
제19항에 있어서,
상기 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하는 단계는, 상기 프로세서가 가상화를 수행하고 있지 않다는 것 및 상기 프로세서가 트랜잭션 실행을 수행하고 있지 않다는 것 중 적어도 하나를 결정하는 단계를 포함하는 방법.
제14항에 있어서,
일시중지하는 단계는, 상기 고정된 지속시간 동안 상기 프로세서의 상기 백 엔드 부분에서 상기 스레드 일시중지 명령어로부터 디코드된 제어 신호를 지연시키는 단계를 포함하는 방법.
명령어들을 처리하는 시스템으로서,
상호접속부(interconnect);
상기 상호접속부와 연결된 프로세서 - 상기 프로세서는 제1 스레드로부터 스레드 일시중지 명령어를 수신하고, 상기 프로세서는, 상기 스레드 일시중지 명령어에 응답하여, 실행을 위한 상기 제1 스레드의 후속 명령어들의 처리를 일시중지하고, 고정된 지속시간 동안, 복수의 실행 유닛들을 포함하는 상기 프로세서의 백 엔드 부분의 적어도 대부분을, 상기 스레드 일시중지 명령어를 제외한 상기 제1 스레드의 명령어들이 결여된 상태로 유지하고, 상기 후속 명령어들은 프로그램 순서상 상기 스레드 일시중지 명령어 뒤에 발생함 -; 및
상기 상호접속부와 연결된 DRAM(dynamic random access memory)
을 포함하는 시스템.
제22항에 있어서,
상기 프로세서의 상기 백 엔드 부분은, 상기 프로세서의 상기 백 엔드 부분의 상기 적어도 대부분이 유휴 상태일 때, 상기 스레드 일시중지 명령어에 응답하여, 상기 프로세서의 상기 백 엔드 부분이 상기 프로세서의 프론트 엔드 부분으로 주의를 필요로 하는 이벤트들을 송신하지 않을 것임을 상기 프로세서의 상기 프론트 엔드 부분에 시그널링하는 시스템.
비일시적인 머신 판독가능 저장 매체를 포함하는 제조물로서,
상기 비일시적인 머신 판독가능 저장 매체는 스레드 일시중지 명령어를 저장하고,
상기 스레드 일시중지 명령어는, 머신에 의해 실행되는 경우, 상기 머신으로 하여금,
실행을 위한 상기 스레드 일시중지 명령어를 갖는 제1 스레드의 후속 명령어들의 처리를 일시중지하는 것 - 상기 후속 명령어들은 프로그램 순서상 상기 스레드 일시중지 명령어 뒤에 발생함 -; 및
상기 스레드 일시중지 명령어에 응답하여, 미리 결정된 기간 동안, 프로세서의 백 엔드 부분의 적어도 복수의 실행 유닛들 및 명령어 큐 유닛을, 상기 스레드 일시중지 명령어를 제외한 상기 제1 스레드의 명령어들이 결여된 상태로 유지하는 것
을 포함하는 동작들을 수행하게 하는 제조물.
제24항에 있어서,
상기 스레드 일시중지 명령어는, 상기 머신에 의해 실행되는 경우, 상기 머신으로 하여금, 상기 프로세서가 또한 구현할 수 있는 상기 스레드 일시중지 명령어의 상대적으로 더 복잡한 구현 대신에, 상기 스레드 일시중지 명령어의 상대적으로 더 단순한 구현으로 충분하다는 것을 결정하게 하는 제조물.