JP5012562B2 - マイクロコンピュータ - Google Patents

Description

本発明は、ＣＰＵと、このＣＰＵに対してマスク不能割込みを発生させる割込み発生回路とを備えて構成されるマイクロコンピュータに関する。

ＣＰＵのプログラム制御において、特定の命令が実行されるタイミングを一定に維持することで、周期的な処理を時間精度良く実現したいというニーズがある。そこで、例えば特許文献１では、プログラム中で行う条件判定の結果、それ以降に配置されている複数の命令を無効化するスキップ処理を実行することで、条件が成立した場合と不成立の場合とでプログラムの実行周期を一定にするＣＰＵ（プロセッサ）が開示されている。
特開２００６−３０９４５４号公報

ここで、特許文献１に開示されているＣＰＵを用いた製品開発を行う場合に、ＩＣＥ（In Circuit Emulator）を使用するため、量産品として構成されるＣＰＵに、ＩＣＥ対応のインターフェイス機能（ＩＣＥ対応機能部）を持たせたチップ（エバチップ）を構成することを想定する。ＩＣＥを用いてプログラム等のデバッグを行う場合は、特定のタイミングでプログラムの実行を停止させるブレーク機能が使用されるが、その際には、ＩＣＥよりＩＣＥ対応機能部を介しＣＰＵにマスク不能割込み（ＮＭＩ）を発生させるようになっている。

そして、一般にブレーク機能は、有効な命令単位でユーザプログラムを停止させるため、ＣＰＵがスキップ処理の実行中にＩＣＥよりブレーク命令が発行されると、スキップ処理が終了した時点でその割込みを受け付けることになる。すると、ブレーク条件が発生した時点から、ユーザプログラムが停止するまでの間に時間差が生じることになり、ＣＰＵの周辺回路（Ｉ／Ｏ）等の回路動作が先に進んでしまい、正確な動作解析ができなくなるという問題がある。
また、特許文献１では、スキップ処理を実行している間は、メモリアクセスを無視する（データの書込みを禁止する）ため、単純にＣＰＵがスキップ処理を実行している途中に割込みを受け付けるようにすると、割込みベクタに分岐してもデータの書き込みが禁止された状態になっているため、割込み処理が適切に実行されなくなってしまう。

本発明は上記事情に鑑みてなされたものであり、その目的は、スキップ処理が実行可能に構成されている場合でも、ＣＰＵに対してマスク不能割込み要求が発生すると、その割込みを発生した時点で適切に処理できるマイクロコンピュータを提供することにある。

請求項１記載のマイクロコンピュータによれば、ＣＰＵは、スキップ命令の実行を開始する場合にはスキップ状態フラグをフラグ格納領域にセットし、その間はデータの書き込みが禁止される。そして、スキップ命令の実行中にマスク不能割込みが発生すると、スキップ状態フラグを退避領域に退避させると共に、フラグ格納領域のフラグをリセットしてから前記割込みの処理を開始し、当該割込み処理が終了すると退避領域よりスキップ状態フラグを読み出し、フラグ格納領域に復帰させてからスキップ命令の実行を継続する。

したがって、スキップ命令の実行中にマスク不能割込みが発生した場合には、その割込みの処理が優先的に実行されるので、割込み処理が遅延することなく適切なタイミングで実行される。そして、割込み処理が開始される前に、フラグ格納領域のスキップ状態フラグはリセットされるので、割込み処理中にデータ書込みが禁止されることは回避される。更に、割込み処理が終了すれば、スキップ状態フラグがフラグ格納領域にセットされて、スキップ命令の実行も確実に継続される。

また、ＣＰＵは、スキップ状態フラグと共にスキップ先アドレスも退避領域に退避させて、割込み処理が終了すると退避領域よりスキップ先アドレスも読み出して所定の領域にセットする。したがって、割込み処理の前後におけるスキップ先アドレスの処置もＣＰＵ側が自動的に行うので、処理の切り替えをより簡単に行うことができる。

更に、ＣＰＵは、受付け許可設定回路においてマスク不能割込みの受付けが許可されていなければ、スキップ命令の実行中は割込みの受付けを遅延させる。したがって、例えばマイクロコンピュータが組み込まれている製品のデバッグを行う際に、スキップ命令の実行中は割り込みを受付けないように設定して動作させることができる。

請求項２記載のマイクロコンピュータによれば、割込み発生回路を、ＣＰＵとＩＣＥとの通信を行うと共にＣＰＵとＩＣＥとの間のインターフェイス機能をなすＩＣＥ対応機能部とする。すなわち、マイクロコンピュータがＩＣＥに対応したエバチップとして構成される場合に、ＣＰＵは、ＩＣＥにおいて発行されたコマンドに応じてＩＣＥ対応機能部が発生したマスク不能割込みを受け付けて処理することができる。したがって、ＩＣＥを用いたデバッグ作業中に、上記コマンドが発行されたタイミングで割込み処理を実行することができる。

請求項３記載のマイクロコンピュータによれば、受付け許可設定回路をＩＣＥ対応機能部内に用意するので、製品としてのマイクロコンピュータチップに受付け許可設定回路を設ける必要がなく、上記チップのリソースを有効に活用できる。

請求項４記載のマイクロコンピュータによれば、退避領域もＩＣＥ対応機能部内に用意するので、製品としてのマイクロコンピュータチップに退避領域を設ける必要がなく、上記チップのリソースを有効に活用できる。

請求項５記載のマイクロコンピュータによれば、複数のＣＰＵ間においてマスク不能割込みの発生とその受付とを行うように構成されている場合に、割込み発生回路を割込み発生側のＣＰＵとする。したがって、割込み受け付け側のＣＰＵがスキップ命令を実行している途中でも、他のＣＰＵが発生させたマスク不能割込みを処理させることが可能となり、マルチＣＰＵ構成のマイクロコンピュータに本願発明を適用することができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図３を参照して説明する。図１は、ＩＣＥ対応のエバチップ（評価用チップ）の構成を、ＣＰＵ（プロセッサ）の内部構成を中心に示すブロック図である。図１において、エバチップ１は、製品としてのＣＰＵ１０と、ＩＣＥ本体２との通信を行うインターフェイス機能を備えたＩＣＥ対応機能回路（ＩＣＥ対応機能部）３と、命令メモリ４と、その他の周辺Ｉ／Ｏ５，６（例えばタイマやＰＷＭ信号出力回路）などを備えて構成されている。

ＣＰＵ１０は、命令デコーダ２１，スキップ処理制御回路２２，データパス３０，ＮＭＩ判定回路７などで構成されている。データパス３０は、命令メモリ４等から命令やデータを取り込むとともに、取り込んだデータの格納や、算術・論理演算を実行する。命令デコーダ２１は、命令メモリ４より取り込んだ命令を格納し、取り込んだ命令を解読する。スキップ処理制御回路２２は、条件分岐における条件判定の際、条件が成立した場合に、それ以降の一ないし連続する複数の命令を無効化するスキップ処理を行う。スキップ処理制御回路２２は、命令デコーダ２１より出力されるスキップ処理開始信号とスキップ処理終了信号から、ＣＰＵ１０がスキップ処理を実行中か否かを判断し、ＣＰＵ１０の内外部に対するデータの書き込みを制御する。

データパス３０は、ロードストア回路３１，命令実行回路３２，レジスタファイル３３，プログラム状態制御部３４，プログラムカウンタ３５で構成されている。ロードストア回路３１は、ＣＰＵ１０の外部からのデータの読込みや外部へのデータ書込みを制御する。命令実行回路３２は、命令デコーダ２１で解読された命令に従い出力される制御信号に応じて、所定の算術・論理演算を実行する。レジスタファイル３３は、命令実行回路３２により命令が実行された結果のデータ、若しくはＣＰＵ１０の外部のメモリ等より取り込まれたデータを格納する。プログラム状態制御部３４は、ＣＰＵ１０の処理状態を保持する。プログラムカウンタ３５はフェッチする命令のアドレスを示す。

ここで、ＣＰＵ１０と、ＣＰＵ１０の外部の命令メモリ４や周辺回路５，６等を接続するバスは、アドレスバス４０とデータバス４１の２種類のバスで構成されており、ＣＰＵ１０のバスアーキテクチャはノイマンバス構成となっている。また、データバス４１は、リードデータバス４１Ｒとライトデータバス４１Ｗとで構成されており、リードデータバス４１Ｒとロードストア回路３１との間には、データ切替回路８が配置されている。
そして、ＣＰＵ１０は、特許文献１の図２に示すように、５種類のステージ：ＩＦ（命令フェッチ）ステージ，ＤＥＣ（デコード）ステージ，ＥＸＥ（実行）ステージ，ＭＡ（メモリアクセス）ステージ，ＷＢ（ライトバック）ステージからなるパイプライン処理により、プログラムを実行する。尚、パイプライン処理や、スキップ処理については、基本的には特許文献１に開示されている構成と同様に実行される。

ここで、ＣＰＵ１０によるスキップ処理の手順を概略的に説明する。フェッチした命令がスキップ処理命令の場合は、命令デコーダ２１よりスキップ処理制御回路２２に対しスキップ処理開始信号が出力される。スキップ処理制御回路２２は、スキップ状態か通常状態かを示すスキップ状態フラグ（の格納領域）２２ａを備えており、スキップ状態フラグ２２ａは、スキップ処理開始信号を受けてスキップ状態にセットされ、スキップ処理が終了すると通常状態にリセットされる。また、スキップ処理命令のオペランドとしてスキップ先アドレスが配置されており、当該アドレスはレジスタ（所定の領域）２２ｂに格納される。以下では、説明の都合上、２２ａをスキップ状態フラグ，２２ｂをスキップ先アドレスと称する。

スキップ状態フラグ２２ａがセットされスキップ処理の実行中を示している場合には、命令デコーダ２１から出力される書き込み制御信号の状態に関わらず、メモリを含む周辺回路へのデータ書込みや、レジスタファイル３３など内部レジスタへのデータ書込みが禁止される。したがって、スキップ処理によりそれ以降の命令を無効とする場合には、命令のシーケンス制御は継続して実行されるが、データの書き込みは禁止される。

図３に示す命令Ｃ（ストア命令）を例に説明すると、ＭＡステージではデータの書き込みが禁止されるためストア命令は実質的に無効となるが、消費サイクルは命令有効時と同じ２サイクルとなる。従って、スキップ処理区間である命令Ａ〜命令Ｄに係るサイクル数（実行サイクル数）は命令有効時と同じ「５」となり、命令の実行サイクルは、命令の有効無効に関わらず一定となり、命令Ａ〜Ｄの命令群をスキップした場合としない場合とで処理に要するサイクル数が同じになる（詳細については、特許文献１を参照）。

ＩＣＥ対応機能回路３は、ＩＣＥ間通信回路５１，ブレークポイント設定・検出回路５２、ＮＭＩ発生回路５３、（スキップ処理中の）ＮＭＩ許可回路（受け付許可設定回路）５４，フラグ及びアドレス退避回路（退避領域）５５等で構成されている。ＩＣＥ間通信回路５１は、ＩＣＥ２との間で通信を行う機能部分であり、ブレークポイント設定・検出回路５２は、ＩＣＥ２より設定されたブレークポイントとなる特定の命令がデータ切替回路８に格納されたことを検出すると、その命令を未定義オペコードに置き換えることで、命令デコーダ２１にＮＭＩ割込みを発生させるように機能する。

ＮＭＩ発生回路５３は、マイコン１の外部において発生するその他の割込み要因に基づいて、ＣＰＵ１０のＮＭＩ判定回路７にＮＭＩ割込みを発生させる。ＮＭＩ許可回路５４は、スキップ処理中に発生したＮＭＩ割込みの受付をＣＰＵ１０に対して許可させるか否かを、ＩＣＥ２より設定するための回路である。フラグ及びアドレス退避回路５５は、ＣＰＵ１０が、上述のスキップ処理中に発生したＮＭＩ割込みを受付ける場合に、スキップ処理制御回路２２におけるスキップ状態フラグ２２ａ，スキップ先アドレス２２ｂを退避させるためのレジスタ或いはメモリである。

次に、本実施例の作用について図２も参照して説明する。図２は、ＮＭＩ要因が発生した場合に、ＣＰＵ１０のＮＭＩ判定回路７，プログラム状態制御３４と、ＩＣＥ２によって行われる処理の内容を示すフローチャートである。命令デコーダ２１が未定義オペコードを検出するか、又はＮＭＩ発生回路５３がＮＭＩ要因を発生させると（ステップＳ１）、ＮＭＩ判定回路７は、ＮＭＩ許可回路５４の設定状態を参照する（ステップＳ２）。ここで、スキップ処理中のＮＭＩ受付が許可されていなければ（ＮＯ）、従来と同様の処理になる。すなわち、プログラム状態制御部３４は、スキップ状態フラグがセットされているか否かを判定し（ステップＳ３）、当該フラグがセットされていれば（ＹＥＳ）、スキップ先アドレス２２ｂの間に配置されている命令の実行サイクル分だけウェイトを行う（ステップＳ４）。

ステップＳ４におけるウェイト期間が経過してスキップ状態フラグ２２ａがリセットされると（ステップＳ３：ＮＯ）、ＣＰＵ１０のＮＭＩ判定回路７がＮＭＩを検出（割込み受付け）する（ステップＳ５）。すなわち、スキップ処理が終了した後にＮＭＩを受け付けることになる。そして、プログラム状態制御部３４がステップＳ８においてＮＭＩ割込み処理を行うと、ＩＣＥ２により前記割込み処理からの復帰命令が発行されて（ステップＳ１０）、ＣＰＵ１０は、ＮＭＩ割込み処理から復帰する（ステップＳ１１）。

一方、ステップＳ２において、スキップ処理中のＮＭＩ受付けが許可されている場合（ＹＥＳ）、ステップＳ５でＮＭＩを検出すると、プログラム状態制御部３４は、スキップ状態フラグ２２ａの状態（セット，リセット）とスキップ先アドレス２２ｂとを、退避回路５５に転送して退避させる（ステップＳ６）。尚、これらの処理は、スキップ状態フラグ２２ａがセットされている，いないにかかわらず実行される。

それから、格納領域２２ａのスキップ状態フラグをリセットすると（ステップＳ７）、ステップＳ８に移行してＮＭＩ割込み処理を開始する。当該割込み処理が終了すると、プログラム状態制御部３４は、退避回路５５に退避させたスキップ状態フラグの状態とスキップ先アドレスとを読み出して、スキップ処理回路２２の格納領域２２ａ，レジスタ２２ｂに書き込む（ステップＳ９）。そして、ステップＳ１０，Ｓ１１を実行するが、格納領域２２ａにおいてスキップ状態フラグがセットされていれば、その後にスキップ処理が継続されることになる。

以上のように本実施例によれば、エバチップ１のＣＰＵ１０は、スキップ命令の実行を開始する場合にはスキップ状態フラグを格納領域２２ａにセットし、その間はデータの書き込みが禁止され、スキップ命令の実行中にＮＭＩが発生すると、スキップ状態フラグを退避回路５５に退避させると共に、格納領域２２ａのスキップ状態フラグをリセットしてからＮＭＩ処理を開始し、当該割込み処理が終了すると、退避回路５５より読み出したスキップ状態フラグを格納領域２２ａに転送してスキップ命令の実行を継続する。

したがって、スキップ命令の実行中にＮＭＩが発生した場合はその割込み処理が優先的に実行されるので、割込み処理が遅延することなく適切なタイミングで実行される。そして、割込み処理が開始される前にフラグ格納領域２２ａのスキップ状態フラグはリセットされるので、割込み処理中にデータ書込みが禁止されることは回避される。更に、割込み処理が終了すれば、スキップ状態フラグが格納領域２２ａにセットされて、スキップ命令の実行も確実に継続される。

また、ＣＰＵ１０は、スキップ状態フラグと共にスキップ先アドレスも退避回路５５に退避させて、割込み処理が終了すると退避回路５５よりスキップ先アドレスも読み出してレジスタ２２ｂにセットするので、割込み処理の前後におけるスキップ先アドレスの処置もＣＰＵ１０側が自動的に行うため、処理の切り替えをより簡単に行うことができる。
また、ＣＰＵ１０は、ＮＭＩ許可回路５４においてＮＭＩの受付け許可が設定されている場合に、スキップ命令の実行の有無に依らずＮＭＩ割込み処理を実行するので、例えばＣＰＵ１０を中心に構成されるマイクロコンピュータが組み込まれる製品のデバッグを行う際に、そのデバッグ内容に応じて（ハードウエア，ソフトウエアなど）、スキップ命令の実行中は割込みを受付けないように設定して動作させることができる。

そして、本実施例では、ＩＣＥ２との通信を行うと共にＣＰＵ１０とＩＣＥ２との間のインターフェイス機能をなすＩＣＥ対応機能部３がＣＰＵ１０に割込みを発生させるので、ＩＣＥ２に対応したエバチップ１を構成する場合に、ＣＰＵ１０は、ＩＣＥ２において発行されたコマンドに応じてＩＣＥ対応機能部３が発生したＮＭＩを受付けて処理することができる。したがって、ＩＣＥ２を用いたデバッグ作業中に、上記コマンドが発行されたタイミングでＮＭＩ割込み処理を実行することができる。
更に、ＮＭＩ許可回路５４及び退避回路５５をＩＣＥ対応機能部３内に用意するので、製品としてのマイクロコンピュータチップにこれらを設ける必要がなく、上記チップのリソースを有効に活用でき、製品のチップサイズを小型化することができる。

（第２実施例）
図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例のマイクロコンピュータ６１は、第１実施例のエバチップ１とは異なり、２つのＣＰＵ１０Ａ，１０Ｂが搭載されている。この場合、２つのＣＰＵ１０Ａ，１０Ｂが同一の機能であっても良いし、例えば前者がメインＣＰＵ，後者がサブＣＰＵとして設定されていても良い。その場合、メインＣＰＵ側がサブＣＰＵ側に実行させるタスクを指示するような構成でも良い。

ＣＰＵ１０Ａ，１０Ｂは、内部にＮＭＩ判定回路７（Ａ，Ｂ）とＮＭＩ発生回路５３（Ａ，Ｂ）とを備えている。例えばＣＰＵ１０Ａ側のＮＭＩ判定回路７Ａは、ＣＰＵ１０ＡがＮＭＩ発生回路５３Ａにより内部的に発生させるＮＭＩ要因と、ＣＰＵ１０Ａの外部において発生するＮＭＩ要因とを受付けるようになっている。尚、外部のＮＭＩ要因 は、ＯＲゲート６２Ａを介して与えられている、そのＯＲゲート６２Ａの一方の入力端子には、ＣＰＵ１０Ｂ側のＮＭＩ発生回路５３Ｂが発生させたＮＭＩ要因が入力される。そして、ＣＰＵ１０Ｂ側はＣＰＵ１０Ａと対称に構成されている。

また、各ＣＰＵ１０Ａ，１０Ｂが使用するＮＭＩ許可回路５４（Ａ，Ｂ）及び退避回路５５（Ａ，Ｂ）は、この場合、スキップ処理拡張回路６３上に用意されており、各ＣＰＵ１０Ａ，１０Ｂは、スキップ処理拡張回路６３にアクセスすることでフラグやアドレスの退避や読み出し、並びに各状態の参照を行うようになっている。

次に、第２実施例の作用について説明する。例えばＣＰＵ１０Ａがスキップ処理を実行している途中に、ＣＰＵ１０ＢのＮＭＩ発生回路５３ＢがＮＭＩを発生させると、その割込みは、ＣＰＵ１０Ａに対してＯＲゲート６２Ａを介して与えられる。すると、ＣＰＵ１０Ａ側では、（ＮＭＩ許可回路５４Ａにおいて受付が許可されていれば）第１実施例と同様にスキップ処理を中断してＮＭＩの割込み処理を優先して実行し、当該割込み処理が終了すると、スキップ処理を継続する。したがって、ＣＰＵ１０Ｂ，１０Ａ間において、ＮＭＩ割込みの処理タイミングを同期させることができる。逆に、ＣＰＵ１０Ｂがスキップ処理を実行している途中に、ＣＰＵ１０ＡのＮＭＩ発生回路５３ＡがＮＭＩを発生させた場合も同様に処理が行われる。

以上のように第２実施例によれば、２つのＣＰＵ１０Ａ，１０Ｂ間においてＮＭＩ割込みの発生とその受付とを行うように構成した場合に、割込み受け付け側のＣＰＵ１０がスキップ命令を実行している途中でも、他のＣＰＵ１０が発生させたＮＭＩを処理させることが可能となり、マルチＣＰＵ構成のマイクロコンピュータ６１に本願発明を適用することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
ＮＭＩ許可回路５４や退避回路５５は、必ずしもＩＣＥ対応機能部３の内部に配置する必要はなく、マイコン１の内部に独立したレジスタとして配置しても良いし、ＣＰＵ１０の内部に配置しても良い。
退避回路５５に退避させる内容は、少なくともスキップ状態フラグのみとしても良く、スキップ先アドレスの処理については全てＩＣＥ２側で行うようにしても良い。
マイクロコンピュータは、ＩＣＥ対応機能部３を備えたエバチップとして構成されるものに限らず、ＣＰＵに対してマスク不能な割込みを発生させる回路を備えたものであれば良い。
第２実施例を、３個以上のＣＰＵが搭載されている場合に適用しても良い。

本発明の第１実施例であり、ＩＣＥ対応のエバチップの構成をＣＰＵの内部を中心に示すブロック図 ＮＭＩ要因が発生した場合の処理内容を示すフローチャート パイプライン処理を説明する図 本発明の第２実施例であり、マイクロコンピュータの構成を示す図

符号の説明

図面中、１はエバチップ（マイクロコンピュータ）、２はＩＣＥ、３はＩＣＥ対応機能回路（ＩＣＥ対応機能部）、１０はＣＰＵ、２２はスキップ処理制御回路、５４ＮＭＩ許可回路（受付け許可設定回路）、５５はフラグ及びアドレス退避回路（退避領域）、６１はマイクロコンピュータを示す。

Claims (5)

1. ＣＰＵと、このＣＰＵに対してマスク不能割込みを発生させる割込み発生回路とを備えて構成されるマイクロコンピュータにおいて、
   前記ＣＰＵは、
   プログラムにおいて、現時点のアドレスから設定されたスキップ先アドレスまでの間に配置される１つ以上の命令を、無効命令として処理するスキップ命令が実行可能であり、
   前記ＣＰＵが前記スキップ命令を実行している期間に、前記マスク不能割込みの受付けを遅延させる設定が可能な受付け許可設定回路を備え、
   前記スキップ命令の実行を開始する場合にはスキップ状態フラグをフラグ格納領域にセットし、当該フラグがセットされている間はデータの書き込みが禁止されるように構成され、
   前記スキップ命令の実行中に前記マスク不能割込みが発生すると、前記スキップ状態フラグと前記スキップ先アドレスとを退避領域に退避させると共に、前記フラグ格納領域のスキップ状態フラグをリセットしてから前記割込みの処理を開始し、
   当該割込み処理が終了すると、前記退避領域より前記スキップ状態フラグ及び前記スキップ先アドレスを読み出して前記フラグ格納領域にセットし、前記スキップ命令の実行を継続し、
   前記受付け許可設定回路において前記マスク不能割込みの受付けが許可されていなければ、前記スキップ命令の実行中は前記割込みの受付けを遅延させ、前記スキップ命令の実行後に前記割込みを受付けることを特徴とするマイクロコンピュータ。
2. 前記割込み発生回路は、前記ＣＰＵと、ＩＣＥ（In Circuit Emulator）との通信を行うと共に、前記ＣＰＵと前記ＩＣＥとの間のインターフェイス機能をなすＩＣＥ対応機能部であることを特徴とする請求項１記載のマイクロコンピュータ。
3. 前記受付け許可設定回路は、前記ＩＣＥ対応機能部内に用意されていることを特徴とする請求項２記載のマイクロコンピュータ。
4. 前記退避領域は、前記ＩＣＥ対応機能部内に用意されていることを特徴とする請求項２又は３記載のマイクロコンピュータ。
5. 前記ＣＰＵが複数搭載されており、それらの間においてマスク不能割込みの発生とその受付とを行うように構成されている場合、
   前記割込み発生回路は、割込み発生側のＣＰＵであることを特徴とする請求項１記載のマイクロコンピュータ。

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