JPH0397031A - データ処理装置 - Google Patents
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- JPH0397031A JPH0397031A JP1233008A JP23300889A JPH0397031A JP H0397031 A JPH0397031 A JP H0397031A JP 1233008 A JP1233008 A JP 1233008A JP 23300889 A JP23300889 A JP 23300889A JP H0397031 A JPH0397031 A JP H0397031A
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- 238000001514 detection method Methods 0.000 description 7
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
データ処理装置、特に、複数の命令コードフィールドお
よびアドレッシングフィールドを有する命令列を解読し
て実行するマイクロプロセッサにおいて、命令毎に規定
される未定義アドレッシングをチェックする技術に関し
、 未定義アドレッシングのチェックに要する時間を短くし
、ひいてはデータ処理時間の短縮化を図ることを目的と
し、 命令コードフィールドをデコードし、所定の周期で発生
される制御信号に応答して命令タグ情報を出力する第１
のデコード手段と、アドレッシングフィールドをデコー
ドし、前記制御信号に応答してアドレッシング情報を出
力する第２のデコード手段と、該第２のデコード手段か
ら出力されるアドレッシング情報を保持し、前記制御信
号に応答して保持結果を出力する保持手段と、前記命令
タグ情報、アドレッシング情報および保持結果に基づき
命令の未定義アドレッシングを検出する手段とを具備し
、前記命令タグ情報が前ステージでデコードしたアドレ
ッシングフィールドの未定義アドレッシングをチェック
する命令であることを指示している場合には前記保持結
果に基づき未定義アドレッシングを検出し、前記命令タ
グ情報が現ステージでデコードしたアドレッシングフィ
ールドの未定義アドレッシングをチェックする命令であ
ることを指示している場合には前記アドレッシング情報
に基づき未定義アドレッシングを検出するように構戊す
る。
よびアドレッシングフィールドを有する命令列を解読し
て実行するマイクロプロセッサにおいて、命令毎に規定
される未定義アドレッシングをチェックする技術に関し
、 未定義アドレッシングのチェックに要する時間を短くし
、ひいてはデータ処理時間の短縮化を図ることを目的と
し、 命令コードフィールドをデコードし、所定の周期で発生
される制御信号に応答して命令タグ情報を出力する第１
のデコード手段と、アドレッシングフィールドをデコー
ドし、前記制御信号に応答してアドレッシング情報を出
力する第２のデコード手段と、該第２のデコード手段か
ら出力されるアドレッシング情報を保持し、前記制御信
号に応答して保持結果を出力する保持手段と、前記命令
タグ情報、アドレッシング情報および保持結果に基づき
命令の未定義アドレッシングを検出する手段とを具備し
、前記命令タグ情報が前ステージでデコードしたアドレ
ッシングフィールドの未定義アドレッシングをチェック
する命令であることを指示している場合には前記保持結
果に基づき未定義アドレッシングを検出し、前記命令タ
グ情報が現ステージでデコードしたアドレッシングフィ
ールドの未定義アドレッシングをチェックする命令であ
ることを指示している場合には前記アドレッシング情報
に基づき未定義アドレッシングを検出するように構戊す
る。
本発明は、データ処理装置に関し、特に、複数の命令コ
ードフィールド（以下、オペコードと称する〉およびア
ドレッシングフィールドを有する命令列を解読（デコー
ド）して実行するマイクロプロセッサにおいて、命令毎
に規定される未定義アドレッシングをチェックする技術
に関する。
ードフィールド（以下、オペコードと称する〉およびア
ドレッシングフィールドを有する命令列を解読（デコー
ド）して実行するマイクロプロセッサにおいて、命令毎
に規定される未定義アドレッシングをチェックする技術
に関する。
複数のオペコードおよびアドレッシングフィールドを有
する命令列の一例として、例えば第９図に示すような命
令フォーマットより或る可変長命令列がある。図中、オ
ペランド指定部ＯＰＤがアドレッシングフィールドに相
当し、命令コード部ＯＰがオペコードに相当する。オペ
コードは命令種を定義しており、オペコードのデコーダ
によりアドレッシングフィールドが未定義か定義済みか
をチェックする。通常は、オペコードの後に当該アドレ
ッシングフィールドが設定されている。従って、例えば
第９図（ａ）に示す１オペランドの場合、オベコードＯ
Ｐをデコードした時点でその後のアドレッシングフィー
ルドが未定義か定義済みかをチェックすることができ、
定義済みであれば命令の実行を行い、もし未定義アドレ
ッシングであれば命令の実行を中止することができる。
する命令列の一例として、例えば第９図に示すような命
令フォーマットより或る可変長命令列がある。図中、オ
ペランド指定部ＯＰＤがアドレッシングフィールドに相
当し、命令コード部ＯＰがオペコードに相当する。オペ
コードは命令種を定義しており、オペコードのデコーダ
によりアドレッシングフィールドが未定義か定義済みか
をチェックする。通常は、オペコードの後に当該アドレ
ッシングフィールドが設定されている。従って、例えば
第９図（ａ）に示す１オペランドの場合、オベコードＯ
Ｐをデコードした時点でその後のアドレッシングフィー
ルドが未定義か定義済みかをチェックすることができ、
定義済みであれば命令の実行を行い、もし未定義アドレ
ッシングであれば命令の実行を中止することができる。
しかしながら、一部の命令列には、オペコードによって
チェックされるべきアドレッシングフィールドが当該オ
ペコードの前に設定されている場合もある。例えば第９
図（ｂ）の２オペランドの場合、命令列をデコードする
過程において、第２オペコードＯＰをデコードした時点
でその前（第ｌオペランド）のアドレッシングフィール
ドＯＰＤが未定義か定義済みかのチェックが可能となる
。この場合、定義済みアドレッシングであれば第２オペ
コードＯＰをデコードした時点で第１オペランドの命令
を実行することができるが、もし未定義アドレッシング
であれば、第１オペランドの命令の実行を中止するため
に適宜処理を実行しなければならない。
チェックされるべきアドレッシングフィールドが当該オ
ペコードの前に設定されている場合もある。例えば第９
図（ｂ）の２オペランドの場合、命令列をデコードする
過程において、第２オペコードＯＰをデコードした時点
でその前（第ｌオペランド）のアドレッシングフィール
ドＯＰＤが未定義か定義済みかのチェックが可能となる
。この場合、定義済みアドレッシングであれば第２オペ
コードＯＰをデコードした時点で第１オペランドの命令
を実行することができるが、もし未定義アドレッシング
であれば、第１オペランドの命令の実行を中止するため
に適宜処理を実行しなければならない。
これに対処するため、オペランドをチェックするための
サイクルを設けることが考えられるが、マイクロプロセ
ッサがパイプライン処理を行っている場合には、当該チ
ェックを規定のサイクル内で終了できない可能性がある
。つまり、次サイクル以降でないとチェック結果が出な
いおそれがあり、そのために命令の実行が遅れるという
不都合がある。これは、プロセッサ全体としてのデータ
処理時間が長くなることにつながり、好ましくない。
サイクルを設けることが考えられるが、マイクロプロセ
ッサがパイプライン処理を行っている場合には、当該チ
ェックを規定のサイクル内で終了できない可能性がある
。つまり、次サイクル以降でないとチェック結果が出な
いおそれがあり、そのために命令の実行が遅れるという
不都合がある。これは、プロセッサ全体としてのデータ
処理時間が長くなることにつながり、好ましくない。
本発明は、かかる従来技術における課題に鑑み創作され
たもので、命令毎に規定される未定義アドレッシングの
チェックに要する時間を短くし、ひいてはデータ処理時
間の短縮化を図ることができるデータ処理装置を提供す
ることを目的としている。
たもので、命令毎に規定される未定義アドレッシングの
チェックに要する時間を短くし、ひいてはデータ処理時
間の短縮化を図ることができるデータ処理装置を提供す
ることを目的としている。
〔課題を解決するための手段〕
第１図の原理ブロック図に示されるように、本発明によ
るデータ処理装置は、複数の命令コードフィールドａお
よびアドレッシングフィールドｂを有する命令列を解読
して実行することを前提とし、前記命令コードフィール
ドをデコードし、所定の周期で発生される制御信号Ｃに
応答して命令タグ情報八を出力する第１のデコード手段
１と、前記アドレッシングフィールドをデコードし、前
記制御信号に応答してアドレッシング情報Ｂ１を出力す
る第２のデコード手段２と、該第２のデコード手段から
出力されるアドレッシング情報を保持し、前記制御信号
に応答して保持結果６２を出力する保持手段３と、前記
命令タグ情報、アドレッシング情報および保持結果に基
づき命令の未定義アドレッシングを検出する手段４とを
具備し、前記命令タグ情報が前ステージでデコードした
アドレッシングフィールドの未定義アドレッシングをチ
ェックする命令であることを指示している場合には前記
保持結果Ｂ２に基づき未定義アドレッシングを検出し、
前記命令タグ情報が現ステージでデコードしたアドレッ
シングフィールドの未定義アドレッシングをチェックす
る命令であることを指示している場合には前記アドレッ
シング情報Ｂｌに基づき未定義アドレッシングを検出す
ることを特徴とする。
るデータ処理装置は、複数の命令コードフィールドａお
よびアドレッシングフィールドｂを有する命令列を解読
して実行することを前提とし、前記命令コードフィール
ドをデコードし、所定の周期で発生される制御信号Ｃに
応答して命令タグ情報八を出力する第１のデコード手段
１と、前記アドレッシングフィールドをデコードし、前
記制御信号に応答してアドレッシング情報Ｂ１を出力す
る第２のデコード手段２と、該第２のデコード手段から
出力されるアドレッシング情報を保持し、前記制御信号
に応答して保持結果６２を出力する保持手段３と、前記
命令タグ情報、アドレッシング情報および保持結果に基
づき命令の未定義アドレッシングを検出する手段４とを
具備し、前記命令タグ情報が前ステージでデコードした
アドレッシングフィールドの未定義アドレッシングをチ
ェックする命令であることを指示している場合には前記
保持結果Ｂ２に基づき未定義アドレッシングを検出し、
前記命令タグ情報が現ステージでデコードしたアドレッ
シングフィールドの未定義アドレッシングをチェックす
る命令であることを指示している場合には前記アドレッ
シング情報Ｂｌに基づき未定義アドレッシングを検出す
ることを特徴とする。
上述した構或によれば、第２のデコード手段２と保持手
段３は共に共通の制御信号Ｃに応答するので、第２のデ
コード手段２からのアドレッシング情報Ｂｌが現ステー
ジでデコードした情報であるとするならば、保持手段３
の保持結果Ｂ２は前ステージでデコードした情報を表し
ている。
段３は共に共通の制御信号Ｃに応答するので、第２のデ
コード手段２からのアドレッシング情報Ｂｌが現ステー
ジでデコードした情報であるとするならば、保持手段３
の保持結果Ｂ２は前ステージでデコードした情報を表し
ている。
従って、オペコード（命令コードフィールド〉によって
チェックされるべきアドレッシングフィールドが当該オ
ペコードの前に設定されているような命令列をデコード
して実行する際に、検出手段４により、アドレッシング
情報Ｂ１または保持結果Ｂ２に基づき未定義アドレッシ
ングをチェックすることができる。つまり、従来形に見
られたようなオペランド・チェックのためのサイクルを
設けることなく、現ステージのオペコードをデコードす
ることで前ステージの定義済みアドレッシングの禁止則
をチェックすることが可能となる。そのため、命令の実
行が遅れるという不都合を回避することができ、ひいて
はデータ処理時間を短縮することが可能となる。
チェックされるべきアドレッシングフィールドが当該オ
ペコードの前に設定されているような命令列をデコード
して実行する際に、検出手段４により、アドレッシング
情報Ｂ１または保持結果Ｂ２に基づき未定義アドレッシ
ングをチェックすることができる。つまり、従来形に見
られたようなオペランド・チェックのためのサイクルを
設けることなく、現ステージのオペコードをデコードす
ることで前ステージの定義済みアドレッシングの禁止則
をチェックすることが可能となる。そのため、命令の実
行が遅れるという不都合を回避することができ、ひいて
はデータ処理時間を短縮することが可能となる。
なお、本発明の他の構或上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第２図には本発明の一実施例としてのマイクロプロセッ
サの全体ａ或が機能ブロック図の形態で示される。
サの全体ａ或が機能ブロック図の形態で示される。
本実施例によるマイクロプロセッサは、例外制御部１０
、命令バッファ１ｌ、デコーダ１２、パイプライン制御
部１３およびマイクロプログラム１４を備えた命令制御
部ＩＣと、アドレス発生部１５、演算部１６およびレジ
スタファイル１７を備えた命令実行部ＩＥと、命令アク
セス制御部１８およびオペランドアクセス制御部１９を
備えたメモリ制御部ＭＣと、アドレス制御部２θ、バス
監視制御部２１およびデータ送受部２２を備えたバス制
御部ＢＣとから構成されている。
、命令バッファ１ｌ、デコーダ１２、パイプライン制御
部１３およびマイクロプログラム１４を備えた命令制御
部ＩＣと、アドレス発生部１５、演算部１６およびレジ
スタファイル１７を備えた命令実行部ＩＥと、命令アク
セス制御部１８およびオペランドアクセス制御部１９を
備えたメモリ制御部ＭＣと、アドレス制御部２θ、バス
監視制御部２１およびデータ送受部２２を備えたバス制
御部ＢＣとから構成されている。
命令制御ＢＩｃは、命令を読み取り、解読し、そして実
行するための各種制御を行っている。命令実行部ＩＦ，
メモリ制御部ＭＣおよびバス制御部Ｂ（１’の構或およ
び作用については、本発明とは直接関係が無いので、そ
の説明は省略する。
行するための各種制御を行っている。命令実行部ＩＦ，
メモリ制御部ＭＣおよびバス制御部Ｂ（１’の構或およ
び作用については、本発明とは直接関係が無いので、そ
の説明は省略する。
次に、命令制御部ＩＣのデコーダ１２の構或について第
３図を参照しながら説明する。
３図を参照しながら説明する。
図示のデコーダ１２は、第■命令デコード部３ｌと、第
２命令デコード８３２と、命令種に関係なくアドレッシ
ングフィールド（第９図のオペランド指定部ＯＰＤに相
当）をデコードするアドレッシングデコード部３３と、
次ステージ遷移要求デコード部３４と、付加モードデコ
ード部３５と、上記各デコード部の出力を順次選択する
ため命令ステージを制御しているデコード・シーケンサ
３６と、該デコード・シーケンサからの制御の下で第１
命令デコード部３１または第２命令デコード部３２の出
力のいずれか一方を選択出力するセレクタ３７と、ＩＱ
バスＱＢ上のデータを入力するレジスタ入力部３８と、
該レジスタ入力部の出力をデコード・シーケンサ３６か
らの制御信号φ３に応答して通過させるレジスタ出力部
３９と、上記各デコード部の人力側に設けられてデコー
ド・シーケンサ３６からの制御信号φ１に応答するラッ
チ４１〜４６と、同じく各デコード部の出力側に設けら
れてデコード・シーケンサ３６からの制御信号φ３に応
答するラッチ４７〜５０を備えている。
２命令デコード８３２と、命令種に関係なくアドレッシ
ングフィールド（第９図のオペランド指定部ＯＰＤに相
当）をデコードするアドレッシングデコード部３３と、
次ステージ遷移要求デコード部３４と、付加モードデコ
ード部３５と、上記各デコード部の出力を順次選択する
ため命令ステージを制御しているデコード・シーケンサ
３６と、該デコード・シーケンサからの制御の下で第１
命令デコード部３１または第２命令デコード部３２の出
力のいずれか一方を選択出力するセレクタ３７と、ＩＱ
バスＱＢ上のデータを入力するレジスタ入力部３８と、
該レジスタ入力部の出力をデコード・シーケンサ３６か
らの制御信号φ３に応答して通過させるレジスタ出力部
３９と、上記各デコード部の人力側に設けられてデコー
ド・シーケンサ３６からの制御信号φ１に応答するラッ
チ４１〜４６と、同じく各デコード部の出力側に設けら
れてデコード・シーケンサ３６からの制御信号φ３に応
答するラッチ４７〜５０を備えている。
さらに本発明の特徴として、デコーダ１２は、アドレッ
シングデコード部３３からラッチ４９を介して送られて
くるアドレッシング情報ＡＤＧを制御信号φ３に応答し
て保持する保持回路６０と、該保持回路の出力ＡＤＧＩ
、命令デコード部３１．３２からそれぞれラッチ４７．
４８を介して送られてくる命令タグ情報ＩＣ，および
上記アドレッシング情報ＡＤＧに基づいて命令の未定義
アドレッシングを検出する例外検出部６１とを有してい
る。
シングデコード部３３からラッチ４９を介して送られて
くるアドレッシング情報ＡＤＧを制御信号φ３に応答し
て保持する保持回路６０と、該保持回路の出力ＡＤＧＩ
、命令デコード部３１．３２からそれぞれラッチ４７．
４８を介して送られてくる命令タグ情報ＩＣ，および
上記アドレッシング情報ＡＤＧに基づいて命令の未定義
アドレッシングを検出する例外検出部６１とを有してい
る。
デコーダ１２は全体として、第９図（ａ）〜（ｅ）に示
すような命令フォーマットより戒る可変長命令列を１６
ビット単位でデコードするためのもので、その可変長命
令列は、命令バッファ１ｌからＩＱバスＱＢを介して供
給される。デコーダ１２は、各命令を構或要素に分解し
、デコード・シーケンサ３６のステージに従い制御信号
φ１に応答してｉＱバスＱＢ上のデータく可変長命令列
）をラッチし、次いで制御信号φ３に応答してデコード
結果を出力する。つまりデコーダｌ２は、供給された命
令の形式やアドレッシングモード等をデコードし、デー
タ処理に必要なパイプライン制御、オペランドアドレス
計算、マイクロプログラムアドレス等の制御情報を生或
する。
すような命令フォーマットより戒る可変長命令列を１６
ビット単位でデコードするためのもので、その可変長命
令列は、命令バッファ１ｌからＩＱバスＱＢを介して供
給される。デコーダ１２は、各命令を構或要素に分解し
、デコード・シーケンサ３６のステージに従い制御信号
φ１に応答してｉＱバスＱＢ上のデータく可変長命令列
）をラッチし、次いで制御信号φ３に応答してデコード
結果を出力する。つまりデコーダｌ２は、供給された命
令の形式やアドレッシングモード等をデコードし、デー
タ処理に必要なパイプライン制御、オペランドアドレス
計算、マイクロプログラムアドレス等の制御情報を生或
する。
さらに、デコーダ１２（特に保持回路６０および例外検
出部６１）は以下の機能を有している。
出部６１）は以下の機能を有している。
アドレッシングデコード部３３に対応するラッチ４９と
保持回路６０は共に共通の制御信号φ３に応答するので
、アドレッシング情報ＡＤＧが現ステージでデコードし
た情報であるとするならば、保持回路６０の出力ＡＤＧ
Ｉは前ステージでデコードした情報に相当する。例えば
第９図（ｂ）に示される２オペランドの命令列をデコー
ドする場合、保持回路６０の出力ＡＤＧＩが第ｌオペラ
ンドのアドレッシングフィールドのデコード情報を含ん
でいる時、命令タグ情報ＩＣは第２オペランドのオペコ
ードのデコード情報を含み、アドレッシング情報ＡＤＧ
は第２オペランドのアドレッシングフィールドのデコー
ド情報を含んでいる。
保持回路６０は共に共通の制御信号φ３に応答するので
、アドレッシング情報ＡＤＧが現ステージでデコードし
た情報であるとするならば、保持回路６０の出力ＡＤＧ
Ｉは前ステージでデコードした情報に相当する。例えば
第９図（ｂ）に示される２オペランドの命令列をデコー
ドする場合、保持回路６０の出力ＡＤＧＩが第ｌオペラ
ンドのアドレッシングフィールドのデコード情報を含ん
でいる時、命令タグ情報ＩＣは第２オペランドのオペコ
ードのデコード情報を含み、アドレッシング情報ＡＤＧ
は第２オペランドのアドレッシングフィールドのデコー
ド情報を含んでいる。
従って、例外検出部６１は、上記命令タグ情報ＩＣが前
ステージでデコードしたアドレッシングフィールドの未
定義アドレッシングをチェックする命令であることを指
示している場合には、保持回路６０の出力ＡＤＧＩに基
づき未定義アドレッシングを検出することができる。ま
た、命令タグ情報ＩＣが現ステージでデコードしたアド
レッシングフィールドの未定義アドレッシングをチェッ
クする命令であることを指示している場合には、アドレ
ッシングデコード部３３からのアドレッシング情報ＡＤ
Ｇに基づいて未定義アドレッシングが検出される。
ステージでデコードしたアドレッシングフィールドの未
定義アドレッシングをチェックする命令であることを指
示している場合には、保持回路６０の出力ＡＤＧＩに基
づき未定義アドレッシングを検出することができる。ま
た、命令タグ情報ＩＣが現ステージでデコードしたアド
レッシングフィールドの未定義アドレッシングをチェッ
クする命令であることを指示している場合には、アドレ
ッシングデコード部３３からのアドレッシング情報ＡＤ
Ｇに基づいて未定義アドレッシングが検出される。
次に、第３図に示すデコーダの主要部、すなわちアドレ
ッシングデコード部の周辺部ｔよび例外検出部の回路構
或についてそれぞれ第４図、第５図を参照しながら説明
する。
ッシングデコード部の周辺部ｔよび例外検出部の回路構
或についてそれぞれ第４図、第５図を参照しながら説明
する。
まず第４図において、ＲＥＧはレジスタダイレクト指示
信号、ＡＤＯＭは付加モード指示信号、ＩＭＭはイミー
ディエイト（即値）信号、ＳＰはスタックポインタ指示
信号、ＭＥＭはメモリ間接指示信号を表し、それぞれア
ドレッシングデコード部３３においてデコードされた情
報の一部である。また、ＤＰＩＬは第１オペコード（例
えば第９図（ｂ）の１番目の命令コード部ＯＰに相当）
のデコード後を示すラッチ信号、ＥＡＶ２は２番目の有
効アドレッシングも同時にデコードする場合に印加され
る制御信号を示す。
信号、ＡＤＯＭは付加モード指示信号、ＩＭＭはイミー
ディエイト（即値）信号、ＳＰはスタックポインタ指示
信号、ＭＥＭはメモリ間接指示信号を表し、それぞれア
ドレッシングデコード部３３においてデコードされた情
報の一部である。また、ＤＰＩＬは第１オペコード（例
えば第９図（ｂ）の１番目の命令コード部ＯＰに相当）
のデコード後を示すラッチ信号、ＥＡＶ２は２番目の有
効アドレッシングも同時にデコードする場合に印加され
る制御信号を示す。
第４図の回路は、制御信号φｌおよびラッチ信号ＯＰＩ
Ｌに応答するナンドゲート４０１と、該ナンドゲートの
出力に応答するインバータ４０２と、制御信号φ３に応
答するインバータ４０３ と、該インバータの出力に応
答するインバータ４０４と、制御信号ＥＡＶ２に応答す
るインバータ４０５ と、レジスタダイレクト指示信号
ＲＥＧに応答するインバータ４１１と、該インバータの
出力をナンドゲート４０１の出力（および反転信号）に
応答してラッチするラッチ回路４１２と、該ラッチ回路
の出力を制御信号φ３（および反転信号〉に応答してラ
ッチするラッチ回路４１３と、該ラッチ回路の出力およ
び制御信号ＥＡＶ２に応答する入力反転型のアンドゲー
ト４■４と、インバータ４０５． ４１１の出力に応答
する入力反転型のアンドゲート４１５と、アンドゲー｝
４１４． ４１５の出力に応答するオアゲート４１６
と、該オアゲートの出力に応答するインバータ４１７
と、該インバータの出力に応答してアドレッシング情報
ＲＥＧＳＬＩを出力するインバータ４１８と、付加モー
ド指示信号Ａ Ｄ Ｄ ！Ｊに応答するインバータ４２
１ と、該インバータの出力に応答してアドレッシング
情報ＡＤＤＭＳＬ２を出力するインバータ４２２と、イ
ンバータ４２１の出力をナンドゲート４０１の出力（お
よび反転信号）に応答してラッチするラッチ回路４２３
と、該ラッチ回路の出力を制御信号φ３（および反転
信号〉に応答してラッチするラッチ回路４２４と、即位
信号Ｉ Ｍ Ｍをナンドゲート４０１の出力（および反
転信号）に応答してラッチするラッチ回路４２５ と、
該ラッチ回路の出力を制御信号φ３（および反転信号〉
に応答してラッチするラッチ回路４２６ と、ラッチ回
路４２４， ４２６の出力に応答するオアゲート４２７
と、該オアゲートの出力に応答するナンドゲート４２８
と、該ナンドゲートの出力に応答してアドレッシング情
報ＡＤＤｉＭＭ１を出力するインバータ４２９ と、ス
タックポインタ指示信号ＳＰに応答するインバータ４３
１と、該インバータ４３１の出力をナンドゲート４０ｌ
の出力（および反転信号）に応答してラッチするラッチ
回路４３２と、該ラッチ回路の出力を制御信号φ３（お
よび反転信号〉に応答してラッチするラッチ回路４３３
と、該ラッチ回路の出力およびインバータ４０５の出力
に応答するナンドゲート４３４と、該ナンドゲートの出
力に応答してアドレッシング情報ＡＳＰＳＬＩを出力す
るインバータ４３５ と、メモリ間接指示信号ＭＥＭに
応答するインバータ４４１ と、該インバータの出力に
応答してアドレッシング情報ＭＢＭＳＬ２を出力するイ
ンバータ４４２ と、インバータ４４１の出力をナンド
ゲート４０ｌの出力（および反転信号）に応答してラッ
チするラッチ回路４４３と、該ラッチ回路の出力を制御
信号φ３（および反転信号〉に応答してラッチするラッ
チ回路４４４と、該ラッチ回路の出力およびインバータ
４０５の出力に応答するナンドゲート４４５と、該ナン
ドゲートの出力に応答してアドレッシング情報！．（
Ｅ Ｍ Ｓ Ｌ １を出力するインバータ４４６ とか
ら構或されている。
Ｌに応答するナンドゲート４０１と、該ナンドゲートの
出力に応答するインバータ４０２と、制御信号φ３に応
答するインバータ４０３ と、該インバータの出力に応
答するインバータ４０４と、制御信号ＥＡＶ２に応答す
るインバータ４０５ と、レジスタダイレクト指示信号
ＲＥＧに応答するインバータ４１１と、該インバータの
出力をナンドゲート４０１の出力（および反転信号）に
応答してラッチするラッチ回路４１２と、該ラッチ回路
の出力を制御信号φ３（および反転信号〉に応答してラ
ッチするラッチ回路４１３と、該ラッチ回路の出力およ
び制御信号ＥＡＶ２に応答する入力反転型のアンドゲー
ト４■４と、インバータ４０５． ４１１の出力に応答
する入力反転型のアンドゲート４１５と、アンドゲー｝
４１４． ４１５の出力に応答するオアゲート４１６
と、該オアゲートの出力に応答するインバータ４１７
と、該インバータの出力に応答してアドレッシング情報
ＲＥＧＳＬＩを出力するインバータ４１８と、付加モー
ド指示信号Ａ Ｄ Ｄ ！Ｊに応答するインバータ４２
１ と、該インバータの出力に応答してアドレッシング
情報ＡＤＤＭＳＬ２を出力するインバータ４２２と、イ
ンバータ４２１の出力をナンドゲート４０１の出力（お
よび反転信号）に応答してラッチするラッチ回路４２３
と、該ラッチ回路の出力を制御信号φ３（および反転
信号〉に応答してラッチするラッチ回路４２４と、即位
信号Ｉ Ｍ Ｍをナンドゲート４０１の出力（および反
転信号）に応答してラッチするラッチ回路４２５ と、
該ラッチ回路の出力を制御信号φ３（および反転信号〉
に応答してラッチするラッチ回路４２６ と、ラッチ回
路４２４， ４２６の出力に応答するオアゲート４２７
と、該オアゲートの出力に応答するナンドゲート４２８
と、該ナンドゲートの出力に応答してアドレッシング情
報ＡＤＤｉＭＭ１を出力するインバータ４２９ と、ス
タックポインタ指示信号ＳＰに応答するインバータ４３
１と、該インバータ４３１の出力をナンドゲート４０ｌ
の出力（および反転信号）に応答してラッチするラッチ
回路４３２と、該ラッチ回路の出力を制御信号φ３（お
よび反転信号〉に応答してラッチするラッチ回路４３３
と、該ラッチ回路の出力およびインバータ４０５の出力
に応答するナンドゲート４３４と、該ナンドゲートの出
力に応答してアドレッシング情報ＡＳＰＳＬＩを出力す
るインバータ４３５ と、メモリ間接指示信号ＭＥＭに
応答するインバータ４４１ と、該インバータの出力に
応答してアドレッシング情報ＭＢＭＳＬ２を出力するイ
ンバータ４４２ と、インバータ４４１の出力をナンド
ゲート４０ｌの出力（および反転信号）に応答してラッ
チするラッチ回路４４３と、該ラッチ回路の出力を制御
信号φ３（および反転信号〉に応答してラッチするラッ
チ回路４４４と、該ラッチ回路の出力およびインバータ
４０５の出力に応答するナンドゲート４４５と、該ナン
ドゲートの出力に応答してアドレッシング情報！．（
Ｅ Ｍ Ｓ Ｌ １を出力するインバータ４４６ とか
ら構或されている。
次に第５図を参照すると、例外検出部６１は、命令タグ
情報ＩＣ３〜ＩＣＯにそれぞれ応答するインバータ５０
１〜５０４と、該インバータの各出力にそれぞれ応答す
るインバータ５０５〜５０８と、インバータ５０２，
５０５の出力に応答するナンドゲート５１１と、インバ
ータ５０７． ５０８の出力に応答するオアゲート５１
２と、該オアゲート５１２の出力およびインバータ５０
１． ５０２の出力に応答するナンドゲート５１３と、
インバータ５０６， ５０７の出力に応答するナン，ド
ゲート５１４と、インバータ５０１， ５０４， ５０
７の出力に応答するナンドゲート５ｌ５と、ナンドゲー
ト５１１．５１３の出力に応答する入力反転型のオアゲ
ート５１６と、ナンドゲート５１１， ５１３． ５１
４の出力に応答する入力反転型のオアゲート５１７と、
インバータ５０１． ５０４の出力に応答する入力反転
型のオアゲート５ｌ８ と、該オアゲートの出力および
ナンドゲート５１４の出力（入力反転）に応答するアン
ドゲート５１９と、ナンドゲー｝ ５１１， ５１３．
５１５の出力に応答する入力反転型のオアゲート５２
０と、ナンドゲート５１５の出力およびインバータ５０
２の出力に応答する入力反転型のオアゲート５２１と、
インバータ５０２． ５０３の出力に応答する入力反転
型のオアゲート５２２と、オアゲート５１６， ５１７
，アンドゲー｝５１９．オアゲート５２０， ５２１．
５２２の各出力およびアドレッシング情報ＭＥＭＳＬ
Ｉ， ＡＤＤｉＭＭ１， ＲεＧＳＬＩ， ＡＳＰＳＬ
Ｉ． ＭＥＭＳＬ２， ＡＤＤＭＳＬ２のそれぞれに応
答するアンドゲート５３１〜５３６と、アンドゲート５
３１〜５３４の出力に応答するノアゲー｝５３７と、ア
ンドゲート５３５． ５３６の出力に応答するノアゲー
ト５３８ と、ノアゲート５３７． ５３８の出力に応
答する入力反転型のオアゲート５３９と、該オアゲート
の出力を制御信号Ｔｌ （第６図の例示では制御信号φ
１）に応答してラッチし予約命令例外指示信号ＲＡＭＰ
を生戊するラッチ回路５４０ とから構威されている。
情報ＩＣ３〜ＩＣＯにそれぞれ応答するインバータ５０
１〜５０４と、該インバータの各出力にそれぞれ応答す
るインバータ５０５〜５０８と、インバータ５０２，
５０５の出力に応答するナンドゲート５１１と、インバ
ータ５０７． ５０８の出力に応答するオアゲート５１
２と、該オアゲート５１２の出力およびインバータ５０
１． ５０２の出力に応答するナンドゲート５１３と、
インバータ５０６， ５０７の出力に応答するナン，ド
ゲート５１４と、インバータ５０１， ５０４， ５０
７の出力に応答するナンドゲート５ｌ５と、ナンドゲー
ト５１１．５１３の出力に応答する入力反転型のオアゲ
ート５１６と、ナンドゲート５１１， ５１３． ５１
４の出力に応答する入力反転型のオアゲート５１７と、
インバータ５０１． ５０４の出力に応答する入力反転
型のオアゲート５ｌ８ と、該オアゲートの出力および
ナンドゲート５１４の出力（入力反転）に応答するアン
ドゲート５１９と、ナンドゲー｝ ５１１， ５１３．
５１５の出力に応答する入力反転型のオアゲート５２
０と、ナンドゲート５１５の出力およびインバータ５０
２の出力に応答する入力反転型のオアゲート５２１と、
インバータ５０２． ５０３の出力に応答する入力反転
型のオアゲート５２２と、オアゲート５１６， ５１７
，アンドゲー｝５１９．オアゲート５２０， ５２１．
５２２の各出力およびアドレッシング情報ＭＥＭＳＬ
Ｉ， ＡＤＤｉＭＭ１， ＲεＧＳＬＩ， ＡＳＰＳＬ
Ｉ． ＭＥＭＳＬ２， ＡＤＤＭＳＬ２のそれぞれに応
答するアンドゲート５３１〜５３６と、アンドゲート５
３１〜５３４の出力に応答するノアゲー｝５３７と、ア
ンドゲート５３５． ５３６の出力に応答するノアゲー
ト５３８ と、ノアゲート５３７． ５３８の出力に応
答する入力反転型のオアゲート５３９と、該オアゲート
の出力を制御信号Ｔｌ （第６図の例示では制御信号φ
１）に応答してラッチし予約命令例外指示信号ＲＡＭＰ
を生戊するラッチ回路５４０ とから構威されている。
本実施例で用いられる命令列では、例えば第９図（ｂ）
に示されるような一部の命令において、命令毎に規定さ
れるソースオペランドのアドレッシングモードの未定義
アドレッシングの規定は、後でデコードされるオペコー
ドにより決定される。
に示されるような一部の命令において、命令毎に規定さ
れるソースオペランドのアドレッシングモードの未定義
アドレッシングの規定は、後でデコードされるオペコー
ドにより決定される。
この場合の命令コードの種類（命令種〉が第７図に示さ
れる。図中、ＣＵＰ−ＣＴＬ， ＣＯＰ−ＢＣＣ，・・
・・・・はプロセッサ命令、ＥＡは有効アドレッシング
、ＨＷはハーフワード（１ハーフワードは１６ビット）
を示す。
れる。図中、ＣＵＰ−ＣＴＬ， ＣＯＰ−ＢＣＣ，・・
・・・・はプロセッサ命令、ＥＡは有効アドレッシング
、ＨＷはハーフワード（１ハーフワードは１６ビット）
を示す。
このため、第゛７図の命令種に対して未定義アドレッシ
ングのチェック則が異なる命令毎に命令タグ情報ＩＣ３
〜ＩＣＯを割り当て、命令種が判別した時点で第１およ
び第２の命令デコード部３１．３２より出力する。第８
図に、本実施例で用いられる命令の禁止パターンが示さ
れる。
ングのチェック則が異なる命令毎に命令タグ情報ＩＣ３
〜ＩＣＯを割り当て、命令種が判別した時点で第１およ
び第２の命令デコード部３１．３２より出力する。第８
図に、本実施例で用いられる命令の禁止パターンが示さ
れる。
一方、前述したようにアドレッシングデコード部３３は
、命令種に関係なくアドレッシングフィールドをデコー
ドし、レジスクダイレクト指示信号ＲＥＧ ，付加モー
ド指示信号Ａ Ｄ Ｄ’Ａ、スタックポインタ指示信号
ＳＰおよびメモリ間接指示信号ＭＥＭを出力する。これ
らの各信号は、第４図に示す回路においてソースアドレ
ッシングのデコードを行うステージで制御信号φ１によ
りラッチされ、保持される。次いで第２オベコードがデ
コードされ、命令タグ情報ＩＣ３〜ＩＣＯが出力された
時点で、第５図の回路により未定義アドレッシングであ
るか否かがチェックされる。
、命令種に関係なくアドレッシングフィールドをデコー
ドし、レジスクダイレクト指示信号ＲＥＧ ，付加モー
ド指示信号Ａ Ｄ Ｄ’Ａ、スタックポインタ指示信号
ＳＰおよびメモリ間接指示信号ＭＥＭを出力する。これ
らの各信号は、第４図に示す回路においてソースアドレ
ッシングのデコードを行うステージで制御信号φ１によ
りラッチされ、保持される。次いで第２オベコードがデ
コードされ、命令タグ情報ＩＣ３〜ＩＣＯが出力された
時点で、第５図の回路により未定義アドレッシングであ
るか否かがチェックされる。
第６図は、Ｃ Ｏ Ｐ − Ｖ Ｏ Ｐ （Ｃｏｏｐｅ
ｒａｔｉｏｎ Ｐｒｏ−ｃｅｓｓｏｒ ｏｐｅｒａｔｉ
ｏｎ−Ｖｅｃｔｏｒ ＯＰｅｒａｔｉｏｎ）命令でソー
スオベランドに即値＃ ｉ ＭＭ （ｉ ！ＪＭ２，
ｉ ！，ｌＭ３）が指示された場合の動作タイミングチ
ャートを示す。
ｒａｔｉｏｎ Ｐｒｏ−ｃｅｓｓｏｒ ｏｐｅｒａｔｉ
ｏｎ−Ｖｅｃｔｏｒ ＯＰｅｒａｔｉｏｎ）命令でソー
スオベランドに即値＃ ｉ ＭＭ （ｉ ！ＪＭ２，
ｉ ！，ｌＭ３）が指示された場合の動作タイミングチ
ャートを示す。
同図に示されるように、ステージＤＰＩで出力されたア
ドレッシング情報はラッチ信号ＯＰＩＬにより保持され
、終了のステージＯＰ２でデコードされ、命令デコード
部３１．３２から出力された命令タグ情報ＩＣ３〜ＩＣ
Ｏによりチェックされ、そして、ステージＯＰ３におい
て制御信号φｌのタイミングで予約命令例外指示信号Ｒ
ＡＭ８が生戊され、例外制御部１０に通知される。
ドレッシング情報はラッチ信号ＯＰＩＬにより保持され
、終了のステージＯＰ２でデコードされ、命令デコード
部３１．３２から出力された命令タグ情報ＩＣ３〜ＩＣ
Ｏによりチェックされ、そして、ステージＯＰ３におい
て制御信号φｌのタイミングで予約命令例外指示信号Ｒ
ＡＭ８が生戊され、例外制御部１０に通知される。
このように本実施例によれば、オベコードによってチェ
ックされるべきアドレッシングフィールドが当該オペコ
ードの前に設定されているような命令列をデコードする
場合、すなわち、命令タグ情報ＩＣが前ステージでデコ
ードしたアドレッシングフィールドの未定義アドレッシ
ングをチェックする命令であることを指示している場合
に、例外検出部６１において保持回路６０の出力ＡＤＧ
Ｉに基づき未定義アドレッシングを検出することができ
る。
ックされるべきアドレッシングフィールドが当該オペコ
ードの前に設定されているような命令列をデコードする
場合、すなわち、命令タグ情報ＩＣが前ステージでデコ
ードしたアドレッシングフィールドの未定義アドレッシ
ングをチェックする命令であることを指示している場合
に、例外検出部６１において保持回路６０の出力ＡＤＧ
Ｉに基づき未定義アドレッシングを検出することができ
る。
従って、従来形に見られたようなオペランド・チェック
のためのサイクルを設けることなく、現ステージのオベ
コードをデコードすることで前ステージの定義済みアド
レッシングの禁止則をチェックすることが可能となるた
め、命令の実行が遅れるという不都合を回避することが
できる。これはデータ処理時間の短縮化に寄与する。
のためのサイクルを設けることなく、現ステージのオベ
コードをデコードすることで前ステージの定義済みアド
レッシングの禁止則をチェックすることが可能となるた
め、命令の実行が遅れるという不都合を回避することが
できる。これはデータ処理時間の短縮化に寄与する。
以上説明したように本発明のデータ処理装置によれば、
命令毎に規定される未定義アドレッシングのチェックに
要する時間を短くし、ひいては全体としてのデータ処理
時間を短縮することができる。
命令毎に規定される未定義アドレッシングのチェックに
要する時間を短くし、ひいては全体としてのデータ処理
時間を短縮することができる。
第１図は本発明によるデータ処理装置の原理ブロック図
、 第２図は本発明の一実施例としてのマイクロプロセッサ
の全体構戊を示す機能ブロック図、第３図は第２図にお
けるデコーダの構或を示すブロック図、 第４図は第３図におけるアドレッシングデコード部の周
辺部の構或を示す回路図、 第５図は第３図における例外検出部の構戊を示す回路図
、 第６図は第２図実施例の動作の一例を示すタイミングチ
ャート、 第７図は第２図実施例において用いられる命令コードの
種類を示す図、 第８図は第２図実施例において用いられる命令の禁止則
を表した図、 第９図（ａ）〜（ｅ）は第２図実施例において用いられ
る命令フォーマットを示す図、 である。 （符号の説明） １・・・第１のデコード手段、 ２・・・第２のデコード手段、 ３・・・（アドレッシング情報の）保持手段、４・・・
（未定義アドレッシングの）検出手段、ａ・・・命令コ
ードフィールド、 ｂ・・・アドレッシングフィールド、 Ａ・・・命令タグ情報、 Ｂ１・・・アドレッシング情報、 Ｂ２・・・保持結果（保持手段の出力）、Ｃ・・・制御
信号。
、 第２図は本発明の一実施例としてのマイクロプロセッサ
の全体構戊を示す機能ブロック図、第３図は第２図にお
けるデコーダの構或を示すブロック図、 第４図は第３図におけるアドレッシングデコード部の周
辺部の構或を示す回路図、 第５図は第３図における例外検出部の構戊を示す回路図
、 第６図は第２図実施例の動作の一例を示すタイミングチ
ャート、 第７図は第２図実施例において用いられる命令コードの
種類を示す図、 第８図は第２図実施例において用いられる命令の禁止則
を表した図、 第９図（ａ）〜（ｅ）は第２図実施例において用いられ
る命令フォーマットを示す図、 である。 （符号の説明） １・・・第１のデコード手段、 ２・・・第２のデコード手段、 ３・・・（アドレッシング情報の）保持手段、４・・・
（未定義アドレッシングの）検出手段、ａ・・・命令コ
ードフィールド、 ｂ・・・アドレッシングフィールド、 Ａ・・・命令タグ情報、 Ｂ１・・・アドレッシング情報、 Ｂ２・・・保持結果（保持手段の出力）、Ｃ・・・制御
信号。
Claims (1)
- 【特許請求の範囲】 複数の命令コードフィールド（ａ）およびアドレッシン
グフィールド（ｂ）を有する命令列を解読して実行する
データ処理装置であって、 前記命令コードフィールドをデコードし、所定の周期で
発生される制御信号（Ｃ）に応答して命令タグ情報（Ａ
）を出力する第１のデコード手段（１）と、 前記アドレッシングフィールドをデコードし、前記制御
信号に応答してアドレッシング情報（Ｂ１）を出力する
第２のデコード手段（２）と、 該第２のデコード手段から出力されるアドレッシング情
報を保持し、前記制御信号に応答して保持結果（Ｂ２）
を出力する保持手段（３）と、前記命令タグ情報、アド
レッシング情報および保持結果に基づき命令の未定義ア
ドレッシングを検出する手段（４）とを具備し、 前記命令タグ情報が前ステージでデコードしたアドレッ
シングフィールドの未定義アドレッシングをチェックす
る命令であることを指示している場合には前記保持結果
（Ｂ２）に基づき未定義アドレッシングを検出し、前記
命令タグ情報が現ステージでデコードしたアドレッシン
グフィールドの未定義アドレッシングをチェックする命
令であることを指示している場合には前記アドレッシン
グ情報（Ｂ１）に基づき未定義アドレッシングを検出す
ることを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233008A JP2511151B2 (ja) | 1989-09-11 | 1989-09-11 | デ―タ処理装置 |
| EP90116848A EP0417587B1 (en) | 1989-09-11 | 1990-09-03 | Data processor having function of checking undefined addressing prescribed for each of instructions of variable length |
| US07/580,791 US5247625A (en) | 1989-09-11 | 1990-09-11 | System for checking undefined addressing prescribed for each instruction of variable length using tag information to determine addressing field decoded in present or preceding cycle |
| KR1019900014312A KR940001268B1 (ko) | 1989-09-11 | 1990-09-11 | 가변길이의 각 명령에 대하여 지시된 미정의 어드레싱의 감사기능을 가지는 데이타 프로세서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233008A JP2511151B2 (ja) | 1989-09-11 | 1989-09-11 | デ―タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397031A true JPH0397031A (ja) | 1991-04-23 |
| JP2511151B2 JP2511151B2 (ja) | 1996-06-26 |
Family
ID=16948371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233008A Expired - Fee Related JP2511151B2 (ja) | 1989-09-11 | 1989-09-11 | デ―タ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247625A (ja) |
| EP (1) | EP0417587B1 (ja) |
| JP (1) | JP2511151B2 (ja) |
| KR (1) | KR940001268B1 (ja) |
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|---|---|---|---|---|
| JPH0713757A (ja) * | 1993-06-28 | 1995-01-17 | Mitsubishi Electric Corp | データ処理装置 |
| US5689727A (en) * | 1994-09-08 | 1997-11-18 | Western Digital Corporation | Disk drive with pipelined embedded ECC/EDC controller which provides parallel operand fetching and instruction execution |
| JP4239381B2 (ja) * | 2000-08-23 | 2009-03-18 | コニカミノルタビジネステクノロジーズ株式会社 | 画像形成装置 |
| US7774748B1 (en) * | 2004-08-03 | 2010-08-10 | Tensilica, Inc. | System and method for automatic conversion of a partially-explicit instruction set to an explicit instruction set |
| US11204768B2 (en) | 2019-11-06 | 2021-12-21 | Onnivation Llc | Instruction length based parallel instruction demarcator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334643A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPH01205336A (ja) * | 1988-02-12 | 1989-08-17 | Nec Corp | シーケンサ制御回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3859636A (en) * | 1973-03-22 | 1975-01-07 | Bell Telephone Labor Inc | Microprogram controlled data processor for executing microprogram instructions from microprogram memory or main memory |
| FR2384300A1 (fr) * | 1977-03-18 | 1978-10-13 | Cii Honeywell Bull | Procede et dispositif pour l'acceleration du calcul de l'adresse d'une microinstruction dans un systeme de traitement de donnees |
| US4689765A (en) * | 1983-01-28 | 1987-08-25 | Digital Equipment Corporation | Groups of tag signals for data store in multi-plane set of buffers |
| US4691279A (en) * | 1984-03-02 | 1987-09-01 | Unisys Corporation | Instruction buffer for a digital data processing system |
| US4739472A (en) * | 1984-12-07 | 1988-04-19 | Nec Corporation | Information processing device capable of rapidly processing instructions of different groups |
| DE3650473T2 (de) * | 1985-11-08 | 1996-08-14 | Nec Corp | Mikroprogrammsteuereinheit |
| JP2554050B2 (ja) * | 1986-02-26 | 1996-11-13 | 株式会社日立製作所 | デ−タ処理方法 |
| US5051940A (en) * | 1990-04-04 | 1991-09-24 | International Business Machines Corporation | Data dependency collapsing hardware apparatus |
| JPS63245525A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マイクロプログラム処理装置 |
-
1989
- 1989-09-11 JP JP1233008A patent/JP2511151B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-03 EP EP90116848A patent/EP0417587B1/en not_active Expired - Lifetime
- 1990-09-11 KR KR1019900014312A patent/KR940001268B1/ko not_active IP Right Cessation
- 1990-09-11 US US07/580,791 patent/US5247625A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6334643A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 情報処理装置 |
| JPH01205336A (ja) * | 1988-02-12 | 1989-08-17 | Nec Corp | シーケンサ制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001268B1 (ko) | 1994-02-18 |
| US5247625A (en) | 1993-09-21 |
| JP2511151B2 (ja) | 1996-06-26 |
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