JPH01205336A - シーケンサ制御回路 - Google Patents
シーケンサ制御回路Info
- Publication number
- JPH01205336A JPH01205336A JP63031076A JP3107688A JPH01205336A JP H01205336 A JPH01205336 A JP H01205336A JP 63031076 A JP63031076 A JP 63031076A JP 3107688 A JP3107688 A JP 3107688A JP H01205336 A JPH01205336 A JP H01205336A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- sequencer
- output
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims description 36
- 230000004044 response Effects 0.000 claims description 11
- 101150052012 PPP1R14B gene Proteins 0.000 abstract 2
- 101100013829 Zea mays PHI1 gene Proteins 0.000 abstract 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 101710162447 Pectin lyase A Proteins 0.000 description 11
- 230000010365 information processing Effects 0.000 description 10
- 101001077535 Emericella nidulans (strain FGSC A4 / ATCC 38163 / CBS 112.46 / NRRL 194 / M139) Nicotinate hydroxylase hnxS Proteins 0.000 description 5
- 238000005070 sampling Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101001099542 Aspergillus niger Pectin lyase A Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005535 overpotential deposition Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、シーケンサ制御回路に関し、特にシーケンサ
の状態遷移制御に関する。
の状態遷移制御に関する。
［従来の技術］
従来のシーケンサの制御の説明に入る前に、本発明に係
るシーケンサ制御回路が適用される情報処理装置の機能
及び構成について説明する。
るシーケンサ制御回路が適用される情報処理装置の機能
及び構成について説明する。
先ず、前記情報処理装置が処理する命令の命令フォーマ
ットについて第７図（ａ＞、（ｂ）を参照して説明する
。この命令フォーマットには、２つの命令フォーマット
が存在し、第７図（ａ）は、２オペランド命令フオーマ
ツトを示し、第７図（ｂ）は、１オペランド命令フオー
マツトを示す。
ットについて第７図（ａ＞、（ｂ）を参照して説明する
。この命令フォーマットには、２つの命令フォーマット
が存在し、第７図（ａ）は、２オペランド命令フオーマ
ツトを示し、第７図（ｂ）は、１オペランド命令フオー
マツトを示す。
９０１は、そのオペレーションを示す１バイトのオペコ
ードフィールドであり、９０２ 、９０３は命令操作の
対象となるオペランドデータを指定するアドレシングフ
ィールドである。アドレシングフィールド９０２ 、９
０３は、オペランドへのアクセス方法を指定するアドレ
シングモードを記述する。メモリアクセスを行うベース
モードとレジスタアクセスを行うレジスタモードとを指
定することができる。
ードフィールドであり、９０２ 、９０３は命令操作の
対象となるオペランドデータを指定するアドレシングフ
ィールドである。アドレシングフィールド９０２ 、９
０３は、オペランドへのアクセス方法を指定するアドレ
シングモードを記述する。メモリアクセスを行うベース
モードとレジスタアクセスを行うレジスタモードとを指
定することができる。
このような命令フォーマットを取扱う情報処理装置の構
成を第８図に示す。図中１００１は、バスからデータの
リード／ライトを行うパスインターフエース部（以下、
ＢＣＵともいう）である。１００２は、先取り（以下、
プリフェッチという）された命令コードを保持するブリ
フェッチ部（以後ＰＦＵともいう）である。１００３は
、プリフェッチ部の命令を解読く以下、デコードという
）するデコード部（以下、ＩＤｔＪともいう）である。
成を第８図に示す。図中１００１は、バスからデータの
リード／ライトを行うパスインターフエース部（以下、
ＢＣＵともいう）である。１００２は、先取り（以下、
プリフェッチという）された命令コードを保持するブリ
フェッチ部（以後ＰＦＵともいう）である。１００３は
、プリフェッチ部の命令を解読く以下、デコードという
）するデコード部（以下、ＩＤｔＪともいう）である。
また、１００４は命令デコード部１００３の指示により
アドレス計算を行うアドレス計算部（以下、ＥＡＧとも
いう）である。更に、１００５は、命令実行部（以下、
ＥＸｔＪともいう）である。
アドレス計算を行うアドレス計算部（以下、ＥＡＧとも
いう）である。更に、１００５は、命令実行部（以下、
ＥＸｔＪともいう）である。
以上の構成において、先ず、命令はＰ Ｆ Ｕ １００
２によってプリフェッチされ、ＩＤＵ１００３の要求に
従ってＩ Ｄ Ｕ １００３に送られる。Ｉ Ｄ Ｕ
１００３は、その命令をデコードし、Ｅ Ｘ Ｕ １０
０５とＥ Ａ Ｇ １００４に必要な情報を渡す。Ｉ
Ｄ Ｕ １００３は、Ｅ Ａ Ｇ １００４にはオペラ
ンドデータがメモリ上に存在しているメモリオペランド
のアドレス計算に必要な情報を渡し、Ｅ Ｘ Ｕ １０
０５には命令の処理に関する情報を渡す。情報を受は取
ったＥ Ａ Ｇ １００４はメモリオペランドのアドレ
ス計算を行い、Ｂ ＣＵ １００１に対してメモリアク
セス要求を出力する。そして、ＢＣＵｌｏｏｌが、その
アドレスのデータアクセスを終了し、オペランドデータ
がそろった時点でＥ Ｘ Ｕ １００５は命令の実行を
開始する。
２によってプリフェッチされ、ＩＤＵ１００３の要求に
従ってＩ Ｄ Ｕ １００３に送られる。Ｉ Ｄ Ｕ
１００３は、その命令をデコードし、Ｅ Ｘ Ｕ １０
０５とＥ Ａ Ｇ １００４に必要な情報を渡す。Ｉ
Ｄ Ｕ １００３は、Ｅ Ａ Ｇ １００４にはオペラ
ンドデータがメモリ上に存在しているメモリオペランド
のアドレス計算に必要な情報を渡し、Ｅ Ｘ Ｕ １０
０５には命令の処理に関する情報を渡す。情報を受は取
ったＥ Ａ Ｇ １００４はメモリオペランドのアドレ
ス計算を行い、Ｂ ＣＵ １００１に対してメモリアク
セス要求を出力する。そして、ＢＣＵｌｏｏｌが、その
アドレスのデータアクセスを終了し、オペランドデータ
がそろった時点でＥ Ｘ Ｕ １００５は命令の実行を
開始する。
この情報処理装置では、Ｉ Ｄ Ｕ １００３がＰＦＵ
１００２から命令を受は取り、Ｅ Ａ Ｇ １００４で
アドレス計算を行うよう要求するというＩ Ｄ Ｕ １
００３の命令デコードのシーケンスの制御３二関し、シ
ーケンサを用いている。
１００２から命令を受は取り、Ｅ Ａ Ｇ １００４で
アドレス計算を行うよう要求するというＩ Ｄ Ｕ １
００３の命令デコードのシーケンスの制御３二関し、シ
ーケンサを用いている。
Ｉ Ｄ Ｕ １００３のシーケンスの制御に関係するＰ
ＦＵ １００２とＥ Ａ Ｇ １００４とのインターフ
ェース信号及びＩ Ｄ Ｕ １００３の主な内部構造を
第９図に示す。
ＦＵ １００２とＥ Ａ Ｇ １００４とのインターフ
ェース信号及びＩ Ｄ Ｕ １００３の主な内部構造を
第９図に示す。
第９図において、１１０３がＩ Ｄ Ｕ １００３のデ
コードを制御するシーケンサである。シーケンサ１１０
３が起動されると、Ｉ Ｄ Ｕ １００３はＰ Ｆ Ｕ
１００２に命令要求信号ＩＲＱを発行する。命令がＰ
Ｆ Ｕ １００２内にプリフェッチされていれば、Ｐ
Ｆ Ｕ １００２はレディ信号ＩＱＲＤＹを返すと共
に、バス１１０４を介して命令コードをＩ Ｄ Ｕ １
００３に送る。ＩＤＵ１００３は、オペコードフィール
ドをオペコードデコーダ１１０１に送り、アドレシング
フィールドをアドレシングフィールドデコーダ１１０２
に送る。これらデコーダ１１０１．１１０２の出力のう
ちオペコードデコーダ１１０１から出力される５ＯＰＤ
信号とアドレシングフィールドデコーダ１１０２から出
力される ＡＦＴＹＰ信号は、シーケンサ１１０３の制
御を行う信号である。５ＯＰＤ信号は、１オペランド命
令であるか、又は２オペランド命令であるかを検出する
信号である。また、ＡＦＴＹＰ信号は、アドレシングモ
ードの指定がメモリアクセスを指定するベースモードか
又はレジスタアクセスを指定するレジスタモードかを検
出する信号である。また、Ｉ Ｄ Ｕ １００３は、ベ
ースモードの場合、アドレス計算として必要な情報ＡＣ
Ｄをバス１１０５を介してＥ Ａ Ｇ １００４に渡す
と共に、アドレス計算要求（５ＴＥＡ信号）を発行する
。Ｅ Ａ Ｇ １００４は、アドレス計算受付可であれ
ばレディ信号ＥＡＲＤＹを返す。
コードを制御するシーケンサである。シーケンサ１１０
３が起動されると、Ｉ Ｄ Ｕ １００３はＰ Ｆ Ｕ
１００２に命令要求信号ＩＲＱを発行する。命令がＰ
Ｆ Ｕ １００２内にプリフェッチされていれば、Ｐ
Ｆ Ｕ １００２はレディ信号ＩＱＲＤＹを返すと共
に、バス１１０４を介して命令コードをＩ Ｄ Ｕ １
００３に送る。ＩＤＵ１００３は、オペコードフィール
ドをオペコードデコーダ１１０１に送り、アドレシング
フィールドをアドレシングフィールドデコーダ１１０２
に送る。これらデコーダ１１０１．１１０２の出力のう
ちオペコードデコーダ１１０１から出力される５ＯＰＤ
信号とアドレシングフィールドデコーダ１１０２から出
力される ＡＦＴＹＰ信号は、シーケンサ１１０３の制
御を行う信号である。５ＯＰＤ信号は、１オペランド命
令であるか、又は２オペランド命令であるかを検出する
信号である。また、ＡＦＴＹＰ信号は、アドレシングモ
ードの指定がメモリアクセスを指定するベースモードか
又はレジスタアクセスを指定するレジスタモードかを検
出する信号である。また、Ｉ Ｄ Ｕ １００３は、ベ
ースモードの場合、アドレス計算として必要な情報ＡＣ
Ｄをバス１１０５を介してＥ Ａ Ｇ １００４に渡す
と共に、アドレス計算要求（５ＴＥＡ信号）を発行する
。Ｅ Ａ Ｇ １００４は、アドレス計算受付可であれ
ばレディ信号ＥＡＲＤＹを返す。
以上でＩ Ｄ Ｕ １００３の命令デコードの１つのシ
ーケンスが終了する。
ーケンスが終了する。
次に、このような情報処理装置に適用されている従来の
シーケンサの動作について説明する。このシーケンサは
、１命令中に存在しているアドレシングモードの数でス
テートを遷移するシーケンサ（以下、メインシーケンサ
という）とメインシーケンサの下でアドレシングモード
によってステートを遷移するシーケンサ（以下、ノーマ
ルシーケンサという）とで構成される。このメインシー
ケンサとノーマルシーケンサの状態遷移図を夫々第１０
図及び第１１図に示す。
シーケンサの動作について説明する。このシーケンサは
、１命令中に存在しているアドレシングモードの数でス
テートを遷移するシーケンサ（以下、メインシーケンサ
という）とメインシーケンサの下でアドレシングモード
によってステートを遷移するシーケンサ（以下、ノーマ
ルシーケンサという）とで構成される。このメインシー
ケンサとノーマルシーケンサの状態遷移図を夫々第１０
図及び第１１図に示す。
メインシーケンサは、ＱＭＩ及びＱＭ２の２つのステー
１・をもつ。ＱＭｌは第１オペランドをデコードするス
テート、ＱＭ２は第２オペランドをデコードするステー
トである。
１・をもつ。ＱＭｌは第１オペランドをデコードするス
テート、ＱＭ２は第２オペランドをデコードするステー
トである。
ノーマルシーケンサは、ＱＮＩ、ＱＮ２、ＱＮ３、ＱＮ
４、ＱＮ５の５つのステートをもつ。ＱＮｌはＰ Ｆ
Ｕ １００２からオペコードと第１アドレシングフイー
ルドの２バイト又は第２アドレシングフイールドの１バ
イトを要求するステートである。
４、ＱＮ５の５つのステートをもつ。ＱＮｌはＰ Ｆ
Ｕ １００２からオペコードと第１アドレシングフイー
ルドの２バイト又は第２アドレシングフイールドの１バ
イトを要求するステートである。
ＱＮ２は要求バイト数に対するＰ Ｆ Ｕ １００２か
らのレディ信号ＩＱＲＤＹを待つステートである。ＱＮ
３はＥ Ａ Ｇ １００４に対してアドレス計算を要求
するステートである。ＱＮ４はアドレス計算要求に対し
てＥ Ａ Ｇ １００４からのレディ信号ＥＡＲＤＹを
待つステートである。ＱＮ５は１つのオペランドのデコ
ードの終了を示すステートである。
らのレディ信号ＩＱＲＤＹを待つステートである。ＱＮ
３はＥ Ａ Ｇ １００４に対してアドレス計算を要求
するステートである。ＱＮ４はアドレス計算要求に対し
てＥ Ａ Ｇ １００４からのレディ信号ＥＡＲＤＹを
待つステートである。ＱＮ５は１つのオペランドのデコ
ードの終了を示すステートである。
このようなシーケンスを実現する従来のメインシーケン
サを第１２図に、またノーマルシーケンサを第１３図に
夫々示す。これらのシーケンサは、２相りロック方式に
より駆動される。メインシーケンサ及びノーマルシーケ
ンサは、いずれも現在のステートと外部からの入力信号
とから次のステートを決定するための組合せ論理回路（
ＰＬＡ）１４０１、１５０１を主体に構成されている。
サを第１２図に、またノーマルシーケンサを第１３図に
夫々示す。これらのシーケンサは、２相りロック方式に
より駆動される。メインシーケンサ及びノーマルシーケ
ンサは、いずれも現在のステートと外部からの入力信号
とから次のステートを決定するための組合せ論理回路（
ＰＬＡ）１４０１、１５０１を主体に構成されている。
下記第１表はＰ Ｌ Ａ １４０１の真理値表を示し、
第２表はＰＬＡ１５０１の真理値表を示す。
第２表はＰＬＡ１５０１の真理値表を示す。
第１表
第２表
次に、シーケンサ１１０３の制御を第７図（ａ）の２オ
ペランド命令のデコードを例に挙げて説明する。なお、
この例では、第１オペランド（２バイト）はベースモー
ド、第２オペランド（１バイト）はレジスタモードを指
定しているとする。既に説明したとおり、５ＯＰＤ信号
は、ｌオペランド命令が２オペランド命令かを検出する
信号であり、１オペランド命令のとき“１”となり、２
オペランド命令のときＯ”′となる。またＡＦＴＹＰ信
号は、アドレシングモードの指定がベースモードかレジ
スタモードかを検出する信号であり、メモリアクセスを
指定するベースモードのときは１″となり、レジスタア
クセスを指定するレジスタモードのときは０″となる。
ペランド命令のデコードを例に挙げて説明する。なお、
この例では、第１オペランド（２バイト）はベースモー
ド、第２オペランド（１バイト）はレジスタモードを指
定しているとする。既に説明したとおり、５ＯＰＤ信号
は、ｌオペランド命令が２オペランド命令かを検出する
信号であり、１オペランド命令のとき“１”となり、２
オペランド命令のときＯ”′となる。またＡＦＴＹＰ信
号は、アドレシングモードの指定がベースモードかレジ
スタモードかを検出する信号であり、メモリアクセスを
指定するベースモードのときは１″となり、レジスタア
クセスを指定するレジスタモードのときは０″となる。
先ず、シーケンサ１１０３は、ＱＭＩとＱＮＩの初期状
態にある。Ｉ ＣＵ １００３は、２バイトの命令コー
ドをＰ Ｆ Ｕ １００２に要求し、ＱＮ２へ遷移する
。
態にある。Ｉ ＣＵ １００３は、２バイトの命令コー
ドをＰ Ｆ Ｕ １００２に要求し、ＱＮ２へ遷移する
。
ＱＮ２でＰ Ｆ Ｕ １００２のＩＱＲＤＹ信号がアク
ティブであり、且つＡＦＴＹＰ＝“１″′であるため、
ＱＮ３に遷移する。インアクティブのときは、ＱＮ２の
状態を続ける。ＱＮ３では、Ｅ Ａ Ｇ １００４に５
ＴＥＡ信号を発行し、ＱＮ４に遷移する。ＱＮ４でＥＡ
Ｇ１００４のＥＡＲＤＹ信号がアクティブであれば、Ｑ
Ｎ５に遷移する。インアクティブのときは、ＱＮ４の状
態を続ける。ＱＮ５は１つのオペランドのデコード終了
状態であり、ＱＮＩに無条件で遷移する。
ティブであり、且つＡＦＴＹＰ＝“１″′であるため、
ＱＮ３に遷移する。インアクティブのときは、ＱＮ２の
状態を続ける。ＱＮ３では、Ｅ Ａ Ｇ １００４に５
ＴＥＡ信号を発行し、ＱＮ４に遷移する。ＱＮ４でＥＡ
Ｇ１００４のＥＡＲＤＹ信号がアクティブであれば、Ｑ
Ｎ５に遷移する。インアクティブのときは、ＱＮ４の状
態を続ける。ＱＮ５は１つのオペランドのデコード終了
状態であり、ＱＮＩに無条件で遷移する。
同時に５ＯＰＤ＝ ” Ｏ°′であるため、メインシー
ケン。
ケン。
すはＱＭＩからＱＭ２に遷移する。Ｉ Ｄ Ｕ １００
３は、２オペランド目のデコードを行うために１バイト
のアドレシングフィールドをＰ Ｆ Ｕ １００２に要
求し、ＱＮ２へ遷移する。ＱＮ２ではＰ Ｆ Ｕ １０
０２のＩＱＲＤＹ信号がアクティブであり、且つ、ＡＦ
ＴＹＰ＝ ” Ｏ”であるため、ＱＮ５に遷移する。イ
ンアクティブのときは、ＱＮ２の状態を続ける。また、
ＱＮ５に遷移した場合は、ＱＮ５からＱＮＩに無条件で
遷移する。同時にメインシーケンサはＱＭ２からＱＭＩ
に遷移し、次の命令のデコードに入る。以上説明した状
態遷移動作のタイミングチャートを第１４図に示す。
３は、２オペランド目のデコードを行うために１バイト
のアドレシングフィールドをＰ Ｆ Ｕ １００２に要
求し、ＱＮ２へ遷移する。ＱＮ２ではＰ Ｆ Ｕ １０
０２のＩＱＲＤＹ信号がアクティブであり、且つ、ＡＦ
ＴＹＰ＝ ” Ｏ”であるため、ＱＮ５に遷移する。イ
ンアクティブのときは、ＱＮ２の状態を続ける。また、
ＱＮ５に遷移した場合は、ＱＮ５からＱＮＩに無条件で
遷移する。同時にメインシーケンサはＱＭ２からＱＭＩ
に遷移し、次の命令のデコードに入る。以上説明した状
態遷移動作のタイミングチャートを第１４図に示す。
［発明が解決しようとする課題］
上述した従来のシーケンサでは、命令コードの要求（Ｉ
ＲＱ）又はアドレス計算を要求（ＳＴＥＡ）Ｌ、その要
求に対するレディ信号（ＩＱＲＤＹ、 ＥＡＲＤＹ）を
待ち合わせるのに、２つのステートを用意している。
ＲＱ）又はアドレス計算を要求（ＳＴＥＡ）Ｌ、その要
求に対するレディ信号（ＩＱＲＤＹ、 ＥＡＲＤＹ）を
待ち合わせるのに、２つのステートを用意している。
これをもし１つのステート内で行うとすると、そのステ
ートの開始時点で要求信号を出し、その応答信号を残り
の半クロックでもらう必要がある。
ートの開始時点で要求信号を出し、その応答信号を残り
の半クロックでもらう必要がある。
しかし、他ユニットへの要求信号に対するアクノリッジ
を半クロックでもらうことは実際上、速度的に難しい。
を半クロックでもらうことは実際上、速度的に難しい。
このため、上記シーケンスを実現するめには、要求のス
テートと待ち合わせのステートとを別に設ける必要があ
る。
テートと待ち合わせのステートとを別に設ける必要があ
る。
また、メインシーケンサとノーマルシーケンサの２つの
シーケンサの動作を制御するために、ノーマルシーケン
サの終了をメインシーケンサに通知する必要があるが、
この通知のためにステートＱＮ５を用意している。しか
し、ステートＱＮ５はノーマルシーケンサにとっては意
味を持たないステートである。
シーケンサの動作を制御するために、ノーマルシーケン
サの終了をメインシーケンサに通知する必要があるが、
この通知のためにステートＱＮ５を用意している。しか
し、ステートＱＮ５はノーマルシーケンサにとっては意
味を持たないステートである。
このように従来のシーケンサ制御回路では、待ち合わせ
通知のために余分なステートを必要とするため、情報処
理装置のＩＤＵのデコード時間が大きくなり、情報処理
装置の高速化を図ることができないという問題点があっ
た。
通知のために余分なステートを必要とするため、情報処
理装置のＩＤＵのデコード時間が大きくなり、情報処理
装置の高速化を図ることができないという問題点があっ
た。
本発明はかかる問題点に鑑みてなされたものであって、
ステート数を減少させて情報処理装置の高速化を図り得
るシーケンサ制御回路を提供することを目的とする。
ステート数を減少させて情報処理装置の高速化を図り得
るシーケンサ制御回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係るシーケンサ制御回路は、所定のクロックに
同期してその入力状態に応じた次の出力状態を生成出力
する次状態生成回路と、この次状態生成回路の出力をス
トローブ信号に基いてラッチし、その出力を現状態とし
て出力すると共に、前記次状態生成回路の入力として与
えるラッチ回路と、このラッチ回路から出力される現状
態での要求に対する応答信号によって前記ラッチ回路の
ストローブ信号を生成する状態遷移指示回路と、を具備
したことを特徴とする。
同期してその入力状態に応じた次の出力状態を生成出力
する次状態生成回路と、この次状態生成回路の出力をス
トローブ信号に基いてラッチし、その出力を現状態とし
て出力すると共に、前記次状態生成回路の入力として与
えるラッチ回路と、このラッチ回路から出力される現状
態での要求に対する応答信号によって前記ラッチ回路の
ストローブ信号を生成する状態遷移指示回路と、を具備
したことを特徴とする。
また、本発明の一つの好適な態様においては、前記次状
態生成回線が一つのシーケンスの最終ステートを次状態
として出力する際、そのシーケンスの終了を示す終了信
号を出力する。
態生成回線が一つのシーケンスの最終ステートを次状態
として出力する際、そのシーケンスの終了を示す終了信
号を出力する。
更に、他の好適な態様においては、シーケンサがマスタ
スレーブの関係で２つに分けられる場合、一方のシーケ
ンスの終了を示す上記終了信号でラッチ回路のストロー
ブ信号が生成される。
スレーブの関係で２つに分けられる場合、一方のシーケ
ンスの終了を示す上記終了信号でラッチ回路のストロー
ブ信号が生成される。
［作用］
本発明によれば、シーケンサの各ステートは、次状態生
成回路の出力をラッチ回路でラッチすることにより決定
される。このラッチのタイミングは、現状態の要求に対
する応答信号によって与えられる。即ち、従来は応答信
号が次状態生成回路の入力として与えられていたために
、応答信号の待ち合わせに少なくと６１クロック分、つ
まり１ステ一ト分かかっていたが、本発明によれば、こ
の待ち合わせ時間を半２０７２分短縮することができる
。このため、１ステート内で要求に対するアクノリッジ
をみて次のステートを決定することができる。
成回路の出力をラッチ回路でラッチすることにより決定
される。このラッチのタイミングは、現状態の要求に対
する応答信号によって与えられる。即ち、従来は応答信
号が次状態生成回路の入力として与えられていたために
、応答信号の待ち合わせに少なくと６１クロック分、つ
まり１ステ一ト分かかっていたが、本発明によれば、こ
の待ち合わせ時間を半２０７２分短縮することができる
。このため、１ステート内で要求に対するアクノリッジ
をみて次のステートを決定することができる。
また、次状態生成回路が１つのシーケンスの最終ステー
ト出力と同時に終了信−号を出力することにより、この
終了信号を参照することで終了信号を示す特別のステー
トを設ける必要がなくなる。
ト出力と同時に終了信−号を出力することにより、この
終了信号を参照することで終了信号を示す特別のステー
トを設ける必要がなくなる。
このため、シーケンスを短縮することができる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
本発明が適用される情報処理装置は、すでに従来例のな
かで説明した情報処理装置と同様である。
かで説明した情報処理装置と同様である。
第１図はオペランドのアドレシングモードによってステ
ートを遷移するノーマルシーケンサの構成図、第２図は
その状態遷移図である。
ートを遷移するノーマルシーケンサの構成図、第２図は
その状態遷移図である。
このノーマルシーケンサはＱＮＩ、ＱＮ２．ＱＮ３の３
つのステートをもつ。ＱＮＩはＰＦＵ１００２からオペ
コードと第１アドレシングフイールドの２バイト、又は
第２アドレシングフイールｌくの１バイトを要求し、要
求バイト数に対するＰＦＵ １００２からの ＩＱＲＤ
Ｙ信号を待つステートである。
つのステートをもつ。ＱＮＩはＰＦＵ１００２からオペ
コードと第１アドレシングフイールドの２バイト、又は
第２アドレシングフイールｌくの１バイトを要求し、要
求バイト数に対するＰＦＵ １００２からの ＩＱＲＤ
Ｙ信号を待つステートである。
ＱＮ２は、読込んだオペコード又はアドレシングフィー
ルドをデコードするステートである。ＱＮ３はＥ Ａ
Ｇ １００４に対してアドレス計算を要求する５ＴＥＡ
信号を発行し、アドレス計算要求５ＴＥＡに対してＥ
Ａ Ｇ １００４からのＥＡＲＤＹ信号を待つステート
である。
ルドをデコードするステートである。ＱＮ３はＥ Ａ
Ｇ １００４に対してアドレス計算を要求する５ＴＥＡ
信号を発行し、アドレス計算要求５ＴＥＡに対してＥ
Ａ Ｇ １００４からのＥＡＲＤＹ信号を待つステート
である。
ノーマルシーケンサは、２相りロック方式のシーケンサ
制御回路であり、現在のステートと外部からの入力信号
とから次あステートを決定するための組合わせ論理回路
（ＰＬＡ）１０１を主体として構成されている。下記第
３表はこのＰ Ｌ Ａ １０１の真理値表である。
制御回路であり、現在のステートと外部からの入力信号
とから次あステートを決定するための組合わせ論理回路
（ＰＬＡ）１０１を主体として構成されている。下記第
３表はこのＰ Ｌ Ａ １０１の真理値表である。
第３表
また、第１図においては、Ｐ Ｌ Ａ １０１からは、
次の３つのステートＱＮ１．ＱＮ２．ＱＮ３の各出力と
、ＱＮ３と同時に出力されノーマルシーケンサの１つの
シーケンスの終了を知らせるＥＮＳ信号とが出力される
。これら各信号は第２クロツク信号（ＰＨＩ２）によっ
て４つのＤ型フリップフロップ１０３ 、１０４ 、１
０５ 、１０６に保持される。
次の３つのステートＱＮ１．ＱＮ２．ＱＮ３の各出力と
、ＱＮ３と同時に出力されノーマルシーケンサの１つの
シーケンスの終了を知らせるＥＮＳ信号とが出力される
。これら各信号は第２クロツク信号（ＰＨＩ２）によっ
て４つのＤ型フリップフロップ１０３ 、１０４ 、１
０５ 、１０６に保持される。
この４つのＤ型フリップフロップ１０３〜１０６の出力
は、更にラッチ１０２に保持される。このラッチ１０２
の出力ＱＮ１．ＱＮ２．ＱＮ３が現在のデコードステー
トを示すと共に、ＰＬＡＩＯＩの入力データとなってい
る。
は、更にラッチ１０２に保持される。このラッチ１０２
の出力ＱＮ１．ＱＮ２．ＱＮ３が現在のデコードステー
トを示すと共に、ＰＬＡＩＯＩの入力データとなってい
る。
一方、ＩＱＲＤＹＣＱ信号はＩＱＲＤＹ信号をチエツク
するか否かを示す信号であり、シーケンサの状態信号か
ら固定的に出力される。つまり、Ｉ ＱＲＤＹ信号によ
って次のステートへ遷移するか否かを決めるステートＱ
ＮＩでは、ＩＱＲＤＹＣＱ信号はアクティブになり、そ
れ以外のときはインアクティブとなる。
するか否かを示す信号であり、シーケンサの状態信号か
ら固定的に出力される。つまり、Ｉ ＱＲＤＹ信号によ
って次のステートへ遷移するか否かを決めるステートＱ
ＮＩでは、ＩＱＲＤＹＣＱ信号はアクティブになり、そ
れ以外のときはインアクティブとなる。
この ＩＱＲＤＹＣＱ信号をインバータ１１４により反
転した信号と ＩＱＲＤＹ信号とは、ＯＲゲート１１５
に対する入力となっている。また、ＥＡＲＤＹＣＱ信号
はＥＡＲＤＹ信号をチエツクするか否かを示す信号であ
る。このＥＡＲＤＹＣＱ信号は、Ｉ Ｄ Ｕ １００３
のアドレシングフィールドデコーダ１１０２からの出力
とシーケンサの状態信号とから作られる信号である。つ
まりＥＡＲＤＹ信号によって次のステートへ遷移するか
否かを決めるＱＮ３ではＥＡＲＤＹＣＱ信号はアクティ
ブになり、それ以外のときはインアクティブである。こ
のＥＡＲＤＹＣＱ信号をインバータ１１６で反転した信
号とＥＡＲＤＹ信号とは、ＯＲゲート１１８に対する入
力となっている。これらＯＲゲート１１５゜１１８の出
力は、ＡＮＤゲート１１９に入力され、更に、ＡＮＤゲ
ート１１９の出力と第１クロツク信号（ＰＨＩＩ）はＡ
ＮＤゲート１２０の入力となり、ＡＮＤゲート１２０か
らラッチ１０２に対するＰＨ１１同期のストローブ信号
（以下、５ＴＰＮＳ信号という）が与えられるようにな
っている。つまり、 ＩＱＲＤＹ信号とＥＡＲＤＹ信号
とはＰ Ｌ Ａ １０１の入力信号とはせずに、ラッチ
１０２に対するストローブ信号５ＴＰＮＳとしている。
転した信号と ＩＱＲＤＹ信号とは、ＯＲゲート１１５
に対する入力となっている。また、ＥＡＲＤＹＣＱ信号
はＥＡＲＤＹ信号をチエツクするか否かを示す信号であ
る。このＥＡＲＤＹＣＱ信号は、Ｉ Ｄ Ｕ １００３
のアドレシングフィールドデコーダ１１０２からの出力
とシーケンサの状態信号とから作られる信号である。つ
まりＥＡＲＤＹ信号によって次のステートへ遷移するか
否かを決めるＱＮ３ではＥＡＲＤＹＣＱ信号はアクティ
ブになり、それ以外のときはインアクティブである。こ
のＥＡＲＤＹＣＱ信号をインバータ１１６で反転した信
号とＥＡＲＤＹ信号とは、ＯＲゲート１１８に対する入
力となっている。これらＯＲゲート１１５゜１１８の出
力は、ＡＮＤゲート１１９に入力され、更に、ＡＮＤゲ
ート１１９の出力と第１クロツク信号（ＰＨＩＩ）はＡ
ＮＤゲート１２０の入力となり、ＡＮＤゲート１２０か
らラッチ１０２に対するＰＨ１１同期のストローブ信号
（以下、５ＴＰＮＳ信号という）が与えられるようにな
っている。つまり、 ＩＱＲＤＹ信号とＥＡＲＤＹ信号
とはＰ Ｌ Ａ １０１の入力信号とはせずに、ラッチ
１０２に対するストローブ信号５ＴＰＮＳとしている。
ＰＬＡＩＯＩの出力は、ＰＨＩ２の立ち下がりでラッチ
１０２の入力となり、ＰＬＩＩの立ち上がりでラッチ１
０２の出力がＰＬＡＩＯＩの入力信号となる。つまり、
シーケンサのステートは、ＰＨＩ２の立ち下がりにおけ
るＰＬＡｌｏｌの出力をサンプリングし、ラッチ１０２
を通して次のＰＨＩＩで決定する。よってラッチに対す
るストローブ信号の基準となる各レディ信号はＩＱＲＤ
Ｙ、 ＥＡＲＤＹは、ＬＡｌｏｌの出力を確定する条
件信号が取込まれる半クロック遅れのＰＨＩＩでサンプ
リングされる。
１０２の入力となり、ＰＬＩＩの立ち上がりでラッチ１
０２の出力がＰＬＡＩＯＩの入力信号となる。つまり、
シーケンサのステートは、ＰＨＩ２の立ち下がりにおけ
るＰＬＡｌｏｌの出力をサンプリングし、ラッチ１０２
を通して次のＰＨＩＩで決定する。よってラッチに対す
るストローブ信号の基準となる各レディ信号はＩＱＲＤ
Ｙ、 ＥＡＲＤＹは、ＬＡｌｏｌの出力を確定する条
件信号が取込まれる半クロック遅れのＰＨＩＩでサンプ
リングされる。
次に、第１図のシーケンサの制御を前述した第７図（ｂ
）の１オペランド命令のデコードを例に挙げて説明する
。アドレシングモードは、アドレシングフィールドをデ
コードすることによって検出される。そのデコード情報
から把握されたアドレシングモードがベースモードのと
きはＡＦＴＹＰ信号は１″′となり、レジスタモードの
ときはＡＦＴＹＰ信号は０”となる。
）の１オペランド命令のデコードを例に挙げて説明する
。アドレシングモードは、アドレシングフィールドをデ
コードすることによって検出される。そのデコード情報
から把握されたアドレシングモードがベースモードのと
きはＡＦＴＹＰ信号は１″′となり、レジスタモードの
ときはＡＦＴＹＰ信号は０”となる。
先ず、シーケンサはＱＮＩの初期状態にある。
Ｉ Ｄ Ｕ １００３は２バイトの命令コードをＰ Ｆ
Ｕ １００２に要求し、ＰＦ ｕ １００２のＩＱＲ
ＤＹ信号がアクティブであればＱＮ２に遷移する。ＩＱ
ＲＤＹ信号がインアクチイブのときは、ＱＮＩの状態を
続ける。ＱＮｌで命令コードの要求信号を発行し、その
要求に対する ＩＱＲＤＹ信号の待ち合わせを制御する
。ＱＮ２では読込んだアドレシングフィールドをデコー
ドする。ＡＦＴＹＰ信号が゛°１パであればＱＮ３でＥ
Ａ Ｇ １００４に５ＴＥＡ信号を発行する。同時にＥ
ＮＳ信号をアクティブにする。Ｅ Ａ Ｇ １００４の
ＥＡＲＤＹ信号がアクティブであればＱＮＩに遷移する
。インアクティブのときは、ＱＮ３の状態を続ける。Ｑ
ＮＩに戻ると次の命令のデコードに入る。
Ｕ １００２に要求し、ＰＦ ｕ １００２のＩＱＲ
ＤＹ信号がアクティブであればＱＮ２に遷移する。ＩＱ
ＲＤＹ信号がインアクチイブのときは、ＱＮＩの状態を
続ける。ＱＮｌで命令コードの要求信号を発行し、その
要求に対する ＩＱＲＤＹ信号の待ち合わせを制御する
。ＱＮ２では読込んだアドレシングフィールドをデコー
ドする。ＡＦＴＹＰ信号が゛°１パであればＱＮ３でＥ
Ａ Ｇ １００４に５ＴＥＡ信号を発行する。同時にＥ
ＮＳ信号をアクティブにする。Ｅ Ａ Ｇ １００４の
ＥＡＲＤＹ信号がアクティブであればＱＮＩに遷移する
。インアクティブのときは、ＱＮ３の状態を続ける。Ｑ
ＮＩに戻ると次の命令のデコードに入る。
第３図は以上のシーケンサ制御のタイミングチャートを
示す。
示す。
以上説明したように、シーケンサのステートはＰ Ｌ
Ａ １０１とラッチ１０２とを組合わせて、ＰＬＡｌｏ
ｌで出力された状態でラッチするか否かによって決定し
ている。このため、要求に対するレディ状態のサンプリ
ングを従来例よりも半クロツク後にすることができる。
Ａ １０１とラッチ１０２とを組合わせて、ＰＬＡｌｏ
ｌで出力された状態でラッチするか否かによって決定し
ている。このため、要求に対するレディ状態のサンプリ
ングを従来例よりも半クロツク後にすることができる。
従って、１つのステート内で要求を発行しその要求に対
するアクノリッジをみて、次のステートの決定を行うこ
とができる。
するアクノリッジをみて、次のステートの決定を行うこ
とができる。
次に、本発明の他の実施例について説明する。
この実施例では、先の実施例で使用したノーマルシーケ
ンサに加え、メインシーケンサを用意する。このメイン
シーケンサは、１命令中に存在しているアドレシングフ
ィールドの数でステートを決定するシーケンサである。
ンサに加え、メインシーケンサを用意する。このメイン
シーケンサは、１命令中に存在しているアドレシングフ
ィールドの数でステートを決定するシーケンサである。
ノーマルシーケンサはメインシーケンサの下でアドレシ
ングモードによってステートを遷移する。メインシーケ
ンサの構成図を第４図に示し、その状態遷移図を第５図
に示す。
ングモードによってステートを遷移する。メインシーケ
ンサの構成図を第４図に示し、その状態遷移図を第５図
に示す。
メインシーケンサは、ＱＭＩ、ＱＭ２の２つのステート
をもつ、ＱＭＩは第１オペランドをデコードするステー
ト、ＱＭ２は第２オペランドをデコードするステートで
ある。１オペランド命令が２オペランド命令かは、オペ
コードをデコードすることによって検出される。
をもつ、ＱＭＩは第１オペランドをデコードするステー
ト、ＱＭ２は第２オペランドをデコードするステートで
ある。１オペランド命令が２オペランド命令かは、オペ
コードをデコードすることによって検出される。
メインシーケンサは、先の実施例で説明したノーマルシ
ーケンサと同様に２相クロツクに駆動され、現在のステ
ートと外部からの入力信号とがら次のステートを決定す
るための組合わせ論理回路（Ｐ Ｌ Ａ’） ５０１を
主体として構成されている。このＰ Ｌ Ａ ５０１の
真理値表を下記第４表に示す。
ーケンサと同様に２相クロツクに駆動され、現在のステ
ートと外部からの入力信号とがら次のステートを決定す
るための組合わせ論理回路（Ｐ Ｌ Ａ’） ５０１を
主体として構成されている。このＰ Ｌ Ａ ５０１の
真理値表を下記第４表に示す。
第４表
また、第４図において、ＰＬＡ５０１からは次の２つの
ステートＱＭＩ、ＱＭ２が出力されている。
ステートＱＭＩ、ＱＭ２が出力されている。
これら次状態信号はＰＨＩ２によって２つのＤ型フリッ
プフロップ５０３ 、５０４に夫々保持され、更にラッ
チ５０２によってラッチされる。このラッチ５０２の出
力が現在のデコードステートを示すと共にＰＬＡ５０１
の一部の入力となっている。ＰＬＡ５０１の他の１つの
入力には、５ＯＰＤ信号をＰＨ１１に同期させてＤ型フ
リップフロップ５０５に保持させた信号が与えられてい
る。
プフロップ５０３ 、５０４に夫々保持され、更にラッ
チ５０２によってラッチされる。このラッチ５０２の出
力が現在のデコードステートを示すと共にＰＬＡ５０１
の一部の入力となっている。ＰＬＡ５０１の他の１つの
入力には、５ＯＰＤ信号をＰＨ１１に同期させてＤ型フ
リップフロップ５０５に保持させた信号が与えられてい
る。
５ＯＰＤ信号は、オペコードをデコードした際のデコー
ド情報が１オペランド命令のとき“１′′となり、２オ
ペランド命令のとき０″′となる。
ド情報が１オペランド命令のとき“１′′となり、２オ
ペランド命令のとき０″′となる。
一方、前述したＥＡＲＤＹＣＱ信号をインバータ５１３
で反転した信号と、ＥＡＲＤＹ信号とは、ＯＲゲート５
０８に対する入力となっている。ＯＲゲート５０８の出
力と、前述したノーマルシーケンサの１つのオペランド
のデコードの終了を知らせるＥＮＳ信号とは、ＡＮＤゲ
ート５０９に入力されている。更に、ＡＮＤゲート５０
９の出力とＰＨＩＩとがＡＮＤゲート５１０の入力とな
り、このＡＮＤゲート５１０の出力がラッチ５０２に対
するＰＨＩＩ同期のストローブ信号（以下、ＳＴＰＭＳ
信号という）になる。つまり、ＥＡＲＤＹ信号とＥＮＳ
信号とはＰＬＡ５０１の入力信号とはせずに、ラッチ５
０２に対するストローブ信号ＳＴＰＭＳを作り、Ｐ Ｌ
Ａ ５０１の出力をラッチするか否かを決定している
。これにより、ノーマルシーケンサのステートを制御し
、且つノーマルシーケンサの終了に係るクリティカルな
ＥＡＲＤＹ信号をノーマルシーケンサと同時にメインシ
ーケンサでも監視し、メインシーケンサのステ−トを決
定している。
で反転した信号と、ＥＡＲＤＹ信号とは、ＯＲゲート５
０８に対する入力となっている。ＯＲゲート５０８の出
力と、前述したノーマルシーケンサの１つのオペランド
のデコードの終了を知らせるＥＮＳ信号とは、ＡＮＤゲ
ート５０９に入力されている。更に、ＡＮＤゲート５０
９の出力とＰＨＩＩとがＡＮＤゲート５１０の入力とな
り、このＡＮＤゲート５１０の出力がラッチ５０２に対
するＰＨＩＩ同期のストローブ信号（以下、ＳＴＰＭＳ
信号という）になる。つまり、ＥＡＲＤＹ信号とＥＮＳ
信号とはＰＬＡ５０１の入力信号とはせずに、ラッチ５
０２に対するストローブ信号ＳＴＰＭＳを作り、Ｐ Ｌ
Ａ ５０１の出力をラッチするか否かを決定している
。これにより、ノーマルシーケンサのステートを制御し
、且つノーマルシーケンサの終了に係るクリティカルな
ＥＡＲＤＹ信号をノーマルシーケンサと同時にメインシ
ーケンサでも監視し、メインシーケンサのステ−トを決
定している。
この実施例では、第７図（ａ＞の２オペランド命令を使
用して、第１図と第４図のシーケンサの動作説明を行う
。
用して、第１図と第４図のシーケンサの動作説明を行う
。
先ず、シーケンサはＱＭＩとＱＮＩの初期状態にある。
Ｉ Ｄ Ｕ １０’０３は、２バイトの命令コードをＰ
Ｆ Ｕ １００２に要求し、Ｐ Ｆ Ｕ １００２の
Ｉ ＱＲＤＹ信号がアクティブであればＱＮ２に遷移す
る。ＩＱＲＤＹ信号がインアクティブのときは、ＱＮＩ
の状態を続ける。ＱＮＩで命令コードの要求信号を発行
し、その要求に対する ＩＱＲＤＹ信号の待ち合わせを
制御する。ＱＮ２では、読込んだオペコードとアドレシ
ングフィールドをデコードし、ＱＮ３に遷移する。同時
にＥＮＳ信号をアクティブにする。ＱＮ３でＡＦＴＹＰ
＝″゛Ｏ°°であればＱＮＩに戻る。ＡＦＴＹＰ＝“′
１′′のとき、ＱＮ３では、Ｅ Ａ Ｇ １００４に５
ＴＥＡ信号を発行し、Ｅ Ａ Ｇ １００４のＥＡＲＤ
Ｙ信号がアクティブであればＱＮＩに遷移する。インア
クティブのときは、ＱＮ３の状態を続ける。ＱＮＩに戻
ると次のオペランドのデコードに入る。同時にメインシ
ーケンサは、５ＯＰＤ ＝“ＯｎであるためＱＭＩから
０Ｍ２に遷移する。Ｉ Ｄ Ｕ １００３のノーマルシ
ーケンサは、２オペランド目のデコードを行うなめに１
バイトのアドレシングフィールドをＰＦＵ１００２に要
求し、その要求に対する ＩＱＲＤＹ信号がアクティブ
であればＱＮ２へ遷移する。インアクティブのときは、
ＱＮＩの状態を続け、インアクティブになるまで待合わ
せる。ＱＮ２では、読込んだアドレシングフィールドを
デコードし、ＱＮ３に遷移する。ＱＮ３でＡＦＴＹＰ＝
” Ｏ”であればＱＮｌに戻る。ＡＦＴＹＰ ＝ ’
“１″のときＱＮ３では、Ｅ Ａ Ｇ １００４に５Ｔ
ＥＡ信号を発行し、Ｅ Ａ Ｇ １００４）ＥＡＲＤＹ
信号がアクティブであればＱＮＩに遷移する。インアク
ティブのときは、ＱＮ３の状態を続ける。ＱＮＩに戻る
と次の命令のデコードに入る。
Ｆ Ｕ １００２に要求し、Ｐ Ｆ Ｕ １００２の
Ｉ ＱＲＤＹ信号がアクティブであればＱＮ２に遷移す
る。ＩＱＲＤＹ信号がインアクティブのときは、ＱＮＩ
の状態を続ける。ＱＮＩで命令コードの要求信号を発行
し、その要求に対する ＩＱＲＤＹ信号の待ち合わせを
制御する。ＱＮ２では、読込んだオペコードとアドレシ
ングフィールドをデコードし、ＱＮ３に遷移する。同時
にＥＮＳ信号をアクティブにする。ＱＮ３でＡＦＴＹＰ
＝″゛Ｏ°°であればＱＮＩに戻る。ＡＦＴＹＰ＝“′
１′′のとき、ＱＮ３では、Ｅ Ａ Ｇ １００４に５
ＴＥＡ信号を発行し、Ｅ Ａ Ｇ １００４のＥＡＲＤ
Ｙ信号がアクティブであればＱＮＩに遷移する。インア
クティブのときは、ＱＮ３の状態を続ける。ＱＮＩに戻
ると次のオペランドのデコードに入る。同時にメインシ
ーケンサは、５ＯＰＤ ＝“ＯｎであるためＱＭＩから
０Ｍ２に遷移する。Ｉ Ｄ Ｕ １００３のノーマルシ
ーケンサは、２オペランド目のデコードを行うなめに１
バイトのアドレシングフィールドをＰＦＵ１００２に要
求し、その要求に対する ＩＱＲＤＹ信号がアクティブ
であればＱＮ２へ遷移する。インアクティブのときは、
ＱＮＩの状態を続け、インアクティブになるまで待合わ
せる。ＱＮ２では、読込んだアドレシングフィールドを
デコードし、ＱＮ３に遷移する。ＱＮ３でＡＦＴＹＰ＝
” Ｏ”であればＱＮｌに戻る。ＡＦＴＹＰ ＝ ’
“１″のときＱＮ３では、Ｅ Ａ Ｇ １００４に５Ｔ
ＥＡ信号を発行し、Ｅ Ａ Ｇ １００４）ＥＡＲＤＹ
信号がアクティブであればＱＮＩに遷移する。インアク
ティブのときは、ＱＮ３の状態を続ける。ＱＮＩに戻る
と次の命令のデコードに入る。
同時にメインシーケンサはＥＮＳ信号がアクティブチア
リ、且ツ、ＥＡＲＤＹ信号又ハＥＡＲＤＹＣＱ信号がア
クティブであれば０Ｍ２がらＱＭＩに遷移し、次の命令
のデコードに入る。ＥＡＲＤＹ信号は、レジスタモード
では、ＥＡＲＤＹ信号をチエツクしないためＥＡＲＤＹ
ＣＱ信号がアクティブのままであり、ベースモードでは
ＥＡＲＤＹ信号により制御される。つまり、ノーマルシ
ーケンサがＱＮ３からＱＮＩに遷移するのと同時にＱＭ
Ｉから０Ｍ２へ、また０Ｍ２からＱＭＩに遷移する。第
６図は、この実施例のシーケンサ制御のタイミングチャ
ートを示す。 このように、この実施例によれば２つの
シーケンサの制御に関し、ノーマルシーケンサの終了を
示すステートを設けることなく、ノーマルシーケンサの
終了と同時にメインシーケンサも次のシーケンスに遷移
している。
リ、且ツ、ＥＡＲＤＹ信号又ハＥＡＲＤＹＣＱ信号がア
クティブであれば０Ｍ２がらＱＭＩに遷移し、次の命令
のデコードに入る。ＥＡＲＤＹ信号は、レジスタモード
では、ＥＡＲＤＹ信号をチエツクしないためＥＡＲＤＹ
ＣＱ信号がアクティブのままであり、ベースモードでは
ＥＡＲＤＹ信号により制御される。つまり、ノーマルシ
ーケンサがＱＮ３からＱＮＩに遷移するのと同時にＱＭ
Ｉから０Ｍ２へ、また０Ｍ２からＱＭＩに遷移する。第
６図は、この実施例のシーケンサ制御のタイミングチャ
ートを示す。 このように、この実施例によれば２つの
シーケンサの制御に関し、ノーマルシーケンサの終了を
示すステートを設けることなく、ノーマルシーケンサの
終了と同時にメインシーケンサも次のシーケンスに遷移
している。
［発明の効果］
以上説明したように本発明は、ある要求を発行しその要
求に対してレディか否かによって待合わせを行う制御を
１つのステート内で行うことができる。つまり、基本ス
テートを出力する次状態生成回路に対して、更にその出
力の下にラッチ回路を設けて、次状態生成回路の出力の
条件を制御している。また、マスタスレーブ方式の２つ
のシーケンサの制御に関し、従来ではサブのシーケンサ
のシーケンスの終了信号を示すステートを設けて、その
終了信号を受は取ってからマスクのシーケンサが次のス
テートへ遷移していたが、本発明では、サブのシーケン
サのシーケンスの終了信号を示すステートを設けること
なく、終了と同時にマスクのシーケンサも次のシーケン
スに遷移することができる。
求に対してレディか否かによって待合わせを行う制御を
１つのステート内で行うことができる。つまり、基本ス
テートを出力する次状態生成回路に対して、更にその出
力の下にラッチ回路を設けて、次状態生成回路の出力の
条件を制御している。また、マスタスレーブ方式の２つ
のシーケンサの制御に関し、従来ではサブのシーケンサ
のシーケンスの終了信号を示すステートを設けて、その
終了信号を受は取ってからマスクのシーケンサが次のス
テートへ遷移していたが、本発明では、サブのシーケン
サのシーケンスの終了信号を示すステートを設けること
なく、終了と同時にマスクのシーケンサも次のシーケン
スに遷移することができる。
このようにシーケンサが制御する一連のシーケンスを短
縮し、シーケンサの性能を上げる効果がある。
縮し、シーケンサの性能を上げる効果がある。
第１図は本発明の実施例に係るノーマルシーケンサ制御
回路のブロック図、第２図は同回路の状Ｒ遷移図、第３
図は同回路のタイミング図、第４図は本発明の他の実施
例に係るメインシーケンサ制御回路のブロック図、第５
図は同回路の状態遷移図、第６図は同回路のタイミング
図、第７図（ａ）、（ｂ）乃至第９図は情報処理装置を
説明するための図、第１０区乃至第１４図は従来のシー
ケンサ制御回路を説明するための図である。 １００１ 、バスインターフェース部（ＢＣＵ）、１０
０２ 、ブリフェッチ蔀（ＰＦＵ）、１００３；デコー
ド部（ＩＤＵ）、１００４；アドレス計算部（ＥＡＧ）
、１００５；命令実行部（ＥＸＵ）
回路のブロック図、第２図は同回路の状Ｒ遷移図、第３
図は同回路のタイミング図、第４図は本発明の他の実施
例に係るメインシーケンサ制御回路のブロック図、第５
図は同回路の状態遷移図、第６図は同回路のタイミング
図、第７図（ａ）、（ｂ）乃至第９図は情報処理装置を
説明するための図、第１０区乃至第１４図は従来のシー
ケンサ制御回路を説明するための図である。 １００１ 、バスインターフェース部（ＢＣＵ）、１０
０２ 、ブリフェッチ蔀（ＰＦＵ）、１００３；デコー
ド部（ＩＤＵ）、１００４；アドレス計算部（ＥＡＧ）
、１００５；命令実行部（ＥＸＵ）
Claims (1)
- （１）所定のクロックに同期してその入力状態に応じた
次の出力状態を生成出力する次状態生成回路と、この次
状態生成回路の出力をストローブ信号に基いてラッチし
、その出力を現状態として出力すると共に、前記次状態
生成回路の入力として与えるラッチ回路と、このラッチ
回路から出力される現状態での要求に対する応答信号に
よって前記ラッチ回路のストローブ信号を生成する状態
遷移指示回路と、を具備したことを特徴とするシーケン
サ制御回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031076A JPH01205336A (ja) | 1988-02-12 | 1988-02-12 | シーケンサ制御回路 |
| EP89102337A EP0332849B1 (en) | 1988-02-12 | 1989-02-10 | Sequence controller for controlling next operating state with a short delay |
| DE68924721T DE68924721T2 (de) | 1988-02-12 | 1989-02-10 | Sequenzsteuerung zum Steuern des nächsten Betriebszustands mit einer kurzen Verzögerung. |
| US07/309,409 US5109516A (en) | 1988-02-12 | 1989-02-13 | Sequence controller for controlling next operating state with a short sequence |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031076A JPH01205336A (ja) | 1988-02-12 | 1988-02-12 | シーケンサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205336A true JPH01205336A (ja) | 1989-08-17 |
Family
ID=12321343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031076A Pending JPH01205336A (ja) | 1988-02-12 | 1988-02-12 | シーケンサ制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5109516A (ja) |
| EP (1) | EP0332849B1 (ja) |
| JP (1) | JPH01205336A (ja) |
| DE (1) | DE68924721T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397031A (ja) * | 1989-09-11 | 1991-04-23 | Fujitsu Ltd | データ処理装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL300462A (ja) * | 1962-11-14 | |||
| US4197589A (en) * | 1977-12-05 | 1980-04-08 | Texas Instruments Incorporated | Operation sequencing mechanism |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4399516A (en) * | 1981-02-10 | 1983-08-16 | Bell Telephone Laboratories, Incorporated | Stored-program control machine |
| US4562427A (en) * | 1983-01-28 | 1985-12-31 | Ncr Corporation | System and method for stabilizing asynchronous state machines |
| JPH0619651B2 (ja) * | 1984-06-22 | 1994-03-16 | 株式会社日立製作所 | シ−ケンス制御装置 |
| US4791551A (en) * | 1985-02-11 | 1988-12-13 | Analog Devices, Inc. | Microprogrammable devices using transparent latch |
-
1988
- 1988-02-12 JP JP63031076A patent/JPH01205336A/ja active Pending
-
1989
- 1989-02-10 DE DE68924721T patent/DE68924721T2/de not_active Expired - Fee Related
- 1989-02-10 EP EP89102337A patent/EP0332849B1/en not_active Expired - Lifetime
- 1989-02-13 US US07/309,409 patent/US5109516A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0397031A (ja) * | 1989-09-11 | 1991-04-23 | Fujitsu Ltd | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5109516A (en) | 1992-04-28 |
| EP0332849B1 (en) | 1995-11-08 |
| EP0332849A3 (en) | 1992-04-15 |
| EP0332849A2 (en) | 1989-09-20 |
| DE68924721D1 (de) | 1995-12-14 |
| DE68924721T2 (de) | 1996-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5923893A (en) | Method and apparatus for interfacing a processor to a coprocessor | |
| US6505290B1 (en) | Method and apparatus for interfacing a processor to a coprocessor | |
| US5796995A (en) | Circuit and method for translating signals between clock domains in a microprocessor | |
| JP2812959B2 (ja) | マルチチャンネルデータ通信制御器 | |
| JP2001142697A (ja) | データ処理装置 | |
| EP0212636B1 (en) | Bus state control circuit | |
| US5983338A (en) | Method and apparatus for interfacing a processor to a coprocessor for communicating register write information | |
| May | The xmos xs1 architecture | |
| JPH0338725A (ja) | データ処理装置及びマイクロプロセッサ | |
| JP2007528549A (ja) | 電子回路 | |
| US20020133692A1 (en) | Data processor | |
| JPH01205336A (ja) | シーケンサ制御回路 | |
| JPH02306361A (ja) | マイクロプロセッサ | |
| US6877082B1 (en) | Central processing unit including address generation system and instruction fetch apparatus | |
| US20060095723A1 (en) | Method and apparatus for interfacing a processor to a coprocessor | |
| KR100314805B1 (ko) | 파이프라인제어프로세서를위한부팅회로 | |
| JP3202654B2 (ja) | マイクロプロセッサシステム | |
| JP2636074B2 (ja) | マイクロプロセッサ | |
| JP2006221664A (ja) | Ｒｉｓｃマイクロプロセッサ優先ベクトル割り込みシステム | |
| JPS6316350A (ja) | マイクロプロセッサ | |
| JPS61118840A (ja) | 電子計算機の制御方式 | |
| JPH065528B2 (ja) | 情報処理システム | |
| JP2730127B2 (ja) | マイクロプロセッサ | |
| JPS63136137A (ja) | 命令先取り装置 | |
| JPH03252752A (ja) | データ処理装置 |