JPH02306361A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサが外部で処理できる命令
の他に、マイクロプロセッサの外部に接続１−だコプロ
セッサによって命令を拡張することのできるマイクロプ
ロセッサに関する。

〔従来の技術〕

マイクロプロセッサは、限らｈたサイズの半導体チップ
の上で実装する必要があるため、若干の性能を犠牲にし
ても独立した機能をチップ外部へ別なＬＳＩとして実装
することがしばしば行なわハる。それぞれの機能を単一
の半導体チップに実装することで、物理的に製造不可能
なチップ・サイズになったり、チップ・サイズの増加に
よるコスト増加を避けるためである。

特に、高性能、高機能を要求される１６ビツト以上のマ
イクロプロセッサでは、浮動小数点演算機能、メモリ管
理機構、メモリ緩衝（キャッシュ）機構等の機能を有１
−だＬＳＩが、マイクロプロセッサと密に接続する形で
用いられる。これらの機能は、本来はマイクロプロセッ
サの内部に実装することで、より高性能２システムの小
型化が可能になるものであるが、前述の理由により、マ
イクロプロセッサ外部で実現されている。

マイクロブロセゾザ外部にあって、マイクロプロセッサ
の命令セットを拡張するための機能を持つＬＳＩは、一
般にコプロセッサとして知られている。コプロセッサの
代表的な機能として、前にも述べた浮動小数点演算があ
る。

従来の４，８．および幾つかの１６ビツ）・マイクロプ
ロセッサは、応用分野が単純であったこともあり、整数
を扱う命令１−か有していなかった。

しかしながら、マイクロプロセッサの応用分野の拡大に
伴い、浮動小数点演算を高速に実現することが要求され
つつある。従来のマイクロプロセッサでは、浮動小数点
演算用の命令を持たないために、整数を取り扱う命令を
組合せ、ソフトウェアによって浮動小数点演算を行なっ
ていた。このため、整数演算と比較して浮動小数点の演
算は、極めて低い性能しか持ち合せていなかった。

浮動小数点演算用コプロセッサは、マイクロプロセッサ
と密に接続され、浮動小数点演算用の命令をマイクロプ
ロセッサが実行１〜ようとする（実際には演算できない
）ことを、マイクロプロセッサから通知、あるいは自ら
検知すると、マイクロプロセッサにかわり浮動小数点演
算を行なうものである。浮動小数点演算用コプロセッサ
が浮動小数点演算を行なっている間、マイクロプロセッ
サは浮動小数点演算命令以外の命令を続行することがで
きる。

第３図に従来のマイクロプロセッサと、浮動小数点演算
用コプロセッサの接続例を示す。３２ビツト・マイクロ
プロセッサ（以下ＣＰＵと呼ぶ）３００は、３２ビツト
幅のデータ・バスＤ１３２ビット幅のアドレス・バスＡ
を介して、浮動小数点演算用コプロセッサ（以下ＦＰＵ
と呼ぶ）３１０、ならびにメモリ３２０と接続されてい
る。

ステータス信号群Ｓは、ＣＰＵ３００が発行するバス・
サイクルの種類、およびタイミングをＦＰＵ　３１０、
ならびにメモリ３２０に通知するための信号群である。

Ｂ　Ｕ　Ｓ　Ｙ信号は、ＦＰＵ３１０が浮動小数点演算
を実行中であることをＣＰＵ３００に通知するための信
号である。

ＣＰＵ３００は、バス・サイクルの発生を制御するバス
制御ユニット（以下ＥＣＵと呼ぶ）３０１、ＢＣＵ３０
１によって取り込まれた命令コードを解読する命令デコ
ード・ユニット（以下ＩＤＵと呼ぶ）３０２、および実
際に命令をする実行ユニット（以下ＥＸＵと呼ぶ）３０
３によって構成される。

まず、浮動小数点演算命令を除く命令（以下通常命令と
呼ぶ）を実行する場合のＣＰＵ３００の動作について第
４図とともに説明する。命令フェッチ・バス・　（Ｆ　
Ｅ　Ｔ　ＣＨ）サイクルによってメモリ３２０からＢＣ
Ｕ３０１に取り込まれた命令コードは、ＩＤＵ３０２に
よって解読され、動作の種類、オペランドの種類（ａＸ
、　　レジスタ／メモリ、リード／ライト等）がＥＸＵ
３０３に通知される。

ＥＸＵ３０３は、メモリ・リード・オペランドがある場
合ＢＣＵ３０１にオペランド・リード・バス・　（ＭＥ
ＭＲ）サイクルの起動を指示する。

メモリ３２０に格納されているメモリ・オペランドは、
ＭＥＭＲサイクルによってＢＣＵ３０１に転送される（
読み出される）。レジスタ・オペランドがある場合は、
図面では省略しているが、ＥＸＵ３０３内の汎用レジス
タがオペランドとして選択される。

メモリ・オペランドがＢＣＵ３Ｑｌに用意されると、こ
のデータを引き取ってＥＸＵ　３０３は実際の命令実行
を行なう。

ＥＸＵ３０３は、命令実行結果がメモリ３２０に書き戻
す必要があることをＩＤＵ３０２によって通知されてい
れば、ＢＣＵ３０１にオペランド・ライト・バス（ＭＥ
ＭＷ）サイクルの起動を指示すると同時に、ＢＣＵ３０
１に対して書き戻すべきデータ（実行結果）を転送する
。メモリ３２０には、ＭＥＭＷサイクルによって、必要
な実行結果が転送される（書き込まれる）。

一方、浮動小数点演算命令を実行する場合、ＩＤＵ３０
２によって動作の種類、オペランドの種類がＥＸｔＪ３
０３に通知されるまでは同一である。

メモリ３２０に格納されている浮動小数点データは、一
般に３２ビツト以」二（６４ビツトあるいは８０ビツト
）であるため、１回のＭＥＭＲ−ｌノ−イクルではＢＣ
Ｕ３０１に取り込むことはできず、複数のバス・サイク
ルが必要である。ＥＸＵ３０３は、ＢＣＵ３０１浮動小
数点データをすべて取り込むと、これをＦＰＵ３１０に
対して転送するために、コプロセッサ・オペランド・ラ
イト・バスｃｃｐｏｗ）サイクルの起動を指示し、ＥＣ
Ｕ３０１内に一時格納された浮動小数点データは、ＦＰ
Ｕ３１０に転送される（書き込まれる）。この転送も、
前記理由により、複数回のバス・サイクルが必要なこと
が多い。

ＩＤＵ３０２によってＥＸＵ３０３に通知された命令実
行に関する動作の種類は、ＥＸＵ３０３によってＦＰＵ
３１０が解読できるような形式（コマンド）に再構成さ
れる。ＥＸＵ３０３で生成されたコマンドは、ＢＣＵ３
０１に転送されると同時に、ＥＸＵ　３０３はＢＣＵ３
０１に対１．てコプロセッサ・ライト・バス（ＣＰＷＲ
）サイクルの起動を指示する。

ＣＰＷＲザイクルによってコマンドがＦＰＵ３１０に転
送される（書き込まれる）と、ＦＰＵ３１０はコマンド
に先立って転送された浮動小数点データに対して演算を
開始する。

ＦＰＵ３１０が演算中は、ＢＵＳＹ信号によってビジー
状態であることがＣＰＵ３００に対して通知され、ＥＸ
Ｕ　３０３は浮動小数点演算命令の実行が終了しておら
ず、引続く命令の実行を開始できないことを検知して、
ＢＵＳＹ信号がレディー状態になることを待ち合わせる
。

ＦＰＵ３１０が演算を終了すると、ＢＵＳＹ信号はレデ
ィー状態になり、ＥＸＵ　３０３によって演算終了が検
知される。通常命令と同様に、演算結果がメモリ３２０
に書き戻す必要があることをＩＤＵ３０２によって通知
されていれば、ＥＸＵ３０３はコプロセッサ・オペラン
ド・リード・バス（ＣＰＯＲ）サイクルを起動し、一度
ＦＰＵ３１０内の演算結果をＥＣＵ３０１内に転送（読
み出す）した後、メモリ３２０にＭＥＭＷザイクルによ
って、必要な実行結果を転送する（書き込む）ように、
ＢＣＵ３０１に対して指示を行なう。

〔発明が解決しようとする課題〕

前述した浮動小数点命令をＣＰＵ３００が実行する際に
、ＣＰＵ３００が発行するバス・サイクルによるデータ
・バスＤの状態を第４図に示す。

ここでは、簡便のために浮動小数点データのビット幅は
３２ビツト、すなわちＣＰＵ３００とメモリ３２０、お
よびＣＰＵ３００とＦＰＵ３１０の間で行なわれる浮動
小数点データの転送は、１回のバス・サイクルで十分で
あるとする。

浮動小数点演算命令の実行をＣＰＵ３００からＦＰＵ３
１０へ分離したことにより、本来ＣＰＵ３００にとって
不要なＣＰＯＷ、ＣＰＷＲ，おＪ：びＣＰＯＲの各サイ
クルが発行されることが簡単に理解できる。先に述べた
ように、ｃｐｏｗ、ｃＰＯＲの各サイクルは、一般に２
回以上であることが多いため、本来無駄なバス・サイク
ルは実質的にはさらに多い。

また、２つのオペランド・データに対する演算（例えば
加算）を行なう場合に両オペランドが共にメモリ・オペ
ランドの際には、第一のオペランド、および第二のオペ
ランドに対して、それぞれＣＰＯＷサイクルを必要とす
ることになる。

例えば６４ビツト長の２つのメモリ３２０に格納された
浮動小数点データに対して、浮動小数点演算を行なう場
合、４回のｃｐｏｗサイクル、１回のＣＰＷＲサイクル
、２回のＣＰＯＲサイクル、合計７回のバス・サイクル
がＦＰＵ３１０を用いるために必要になる。

近年マイクロプロセッサは、高性能化を図るために、命
令のフェッチ、命令のデコード、命令の実行、あるいは
さらに段数を増やした、同時に複数の命令を処理するバ
イブライン方式を採用している。

バイブライン方式の利点は、命令処理をいくつかのステ
ージに分割することで、見かえ上の実行性能を向上でき
ることにある。しかしながら、この利点は分割したステ
ージで澱みなく命令処理が行なわれ、初めて得られるも
のである。

前段階のステージで、後段階のステージの結果を必要と
するような、いわゆるバイブライン・ハザードの発生時
や、バイブラインの根本である外部データ・バスが使用
中で必要なバス・サイクルを発行できない」：うなバス
・ネック状態では、理想的な性能を得ることはできない
。

前述したように、コプロセッサを用いるために、マイク
ロプロセッサ、メモリ、そしてコブロセッ−１−カ共有
するアドレス・バス、データ・バスを一定時間占有する
ために、バス・ネック状態の発生を助長することになる
。

特に、コプロセッサ側の処理能力が優れている場合、例
えば従来の浮動小数点用コプロセッサでさえ、頻繁に使
用される四則演算を１０クロック程度で処理できるにも
かかわらず、データ・バス使用のためのクロック数が上
回る状態にさえ成り得る。

このような状態では、マイクロプロセッサが被るオーバ
ヘッドは、深刻である。

〔課題を解決するための手段〕

本発明は、命令セットを拡張するだめのコプロセッサを
外部に接続できるマイクロプロセッサにおいて、外部と
データ転送を行なう為のデータ・バス、アトｌメス・バ
ス、および状態信号群をドライブする端子を２組備え、
それぞれの端子群を独立に制御する２絹の専用の制御手
段を有することを特徴とする。

すなわち、本発明ではメモリをアクセスするためのデー
タ・バス、およびアドレス・バスとは別に、専用のデー
タ・バス、およびアドレス・バスを用いてコプロセッサ
とデータ転送を行なっている。

〔実施例〕

以下図面を参照して、本発明の構成および動作を詳細に
説明する。

第１図は、本発明を用いたマイクロプロセッサと、浮動
小数点演算用コプロセッサの接続例を示す。３２ビツト
・マイクロプロセッサ（以下ＣＰＵと呼ぶ）１００は、
３２ビツト幅のデータ・バス（０−３１）、３２ビツト
幅のアドレス・バスＡ　（０−３１）を介してメモリ１
２０と接続されている。ステータス信号群Ｓは、ＣＰＵ
１００が発行するバス・サイクルの種類、およびタイミ
ングをメモリ１２０に通知するための信号群である。

データ・バスＤ、アドレス・バスＡ、およびステータス
信号群Ｓを総称Ｉ−でシステム・バスと呼ぶ。

システム・バスで発行されるバス・サイクルは、リード
／ライトともに２クロツクで構成される。

図面では省略しているが、メモリ１２０から要求される
バス・サイクルの延長要求信号ＲＥＡＤＹによって、２
クロツク以七に延長することができる。

また浮動小数点演算用コプロセッサ（以下ＦＰＵと呼ぶ
）１１Ｏは、３２ビツト幅のデータ・バスＣＤ　（０−
３１）、９ビット幅のアドレス・バスＣＡ　（０−８）
を介してＣＰＵ　１００と接続さｈている。

ステータス信号群としてライト信号ＷＲ（−）およびス
トローブ信号Ｄ　Ｓ　（−）がＣＰＵ１００からＦＰＵ
　１１０に出力さ九る。ステータス信号群ＷＲ（’）　
、　Ｄ　Ｓ　（−）は、ＣＰＵ１．ＯＯが発行するバス
・サイクルの種類、およびタイミングなＦＰＵｌｌｏに
通知するための信号群である。データ・バスＣＤ、アド
レス・バスＣＡ、およびステータス信号群ＣＰＷＲ（−
）、ＣＰ　Ｄ　Ｓ　（−）を総称してコプロセッサ・バ
スと呼ぶ。ＢＵＳＹ（−）信号は、ＦＰＵＩＩＯが浮動
小数点演算を実行中であることをＣＰＵ１００に通知す
るための信号である。

ＣＰＵ１００は、システム・バスのバス・サイクル発生
を制御するバス制御ユニッ）・（以下ＥＣＵと呼ぶ）１
０１、ＢＣＵ　１０１によって取り込まれた命令コード
を解読する命令デコード・ユニット（以下Ｉ　Ｄ　ＴＪ
と呼ぶ）１０２、および実際に命令をする実行ユニット
（以下ＥＸＵと呼ぶ）１０３、コプロセッサ・バスのバ
ス・サイクル発生を制御するバス制御ユニット（以下Ｃ
Ｂ　ＣＴＪと呼ぶ）１０４によって構成される。

ＣＢＣＵｌ　０４は、ＥＸＵ　Ｉ　Ｏ３の指示により、
コプロセッサ・バスに対してバス・サイクルを発生し、
データ・バスＣＤを介してＦＰＵＩ　１０とデータの転
送（読出し／書込み）を行なうことができる。ＦＰＴＪ
ＩＩＯへ転送する（書き込む）デ・−夕は、ＥＸＵ　１
０３からＣＢＣＵｌ　０４へ設定され、ＦＰＵＩＩＯか
ら転送する（読み出す）データは、ＣＢＣＵｌ　０４か
らＥＸＵ　１０３へ取り込まれる。

ＣＢＣＵｌ　０４で制御され、コブロセ、ソサ・ノくス
で発行されるバス・サイクルは、第６図に示すようにリ
ード／ライトともに３クロツク（Ｃ１゜Ｃ２，Ｃ３の各
ステート）で構成される。

バス・サイクルを延長する制御は行われず、必ず３クロ
ツクで終了する点がシステム・ノくスにおけるバス・サ
イクル制御と大きく異なる。ノ（ス・サイクルの延長制
御を持たないため、ＣＢＣＵ１０４はＢＣＵ　１０１よ
りも簡単に実現できるとともに、ＣＰＵ１００とＦＰＵ
ＩＩＯの間のインタフェースを回路的、およびタイミン
グ的に容易にしている。

ＦＰＵ　１００からＣＰＵｌｌ０へのリードを行う場合
、アドレス・バスＣＡ　（０−８）で指定されるＦＰＵ
　１００内のレジスタの内容は、データ・バスＣＤ　（
０−３１）を介してＣ３ステートの終了時にＣＢＣＵ　
１０４に取り込まれる。ＣＰＵ１００からリード・バス
・サイクルが起動されたことを、ＦＰＵＩＩＯはＣＰＷ
Ｒ（−）信号がＨｉｇｈであることと、ＣＰ　Ｄ　Ｓ　
ｌ信号がＬｏｗに立下ったことで検知する。一方、ＦＰ
Ｕ　１００へＣＰＵからのライトを行う場合、ＣＢＣＵ
１０４からデータ・バスＣＤ　（０−３１）に出力され
るデータは、Ｃ３ステートの終了時にアドレス・バスＡ
（０−８）で指定さ九るＦＰＵ１００内のレジスタに書
き込ま九る。ＣＰＵ１００からライト・バス・サイクル
が起動されたことを、ＦＰＵＩＩＯはＣＰＷＲ（−）信
号がＬｏｗであることと、ＣＰＤ　Ｓ　（−）信号がＨ
ｉ　ｇ　ｈに立上ったことで検知する。

アドレス・バス０Ａ（０−８）によって、最大５１２ケ
のＦＰＵ　１１０内の異なったレジスタに対してリード
／ライトを行うことができる。

次に、本実施例の具体的な動作について説明する。

まず、通常命令を実行する場合は、従来のマイクロプロ
セツサと全く同様に動作するので、説明を省略する。

浮動小数点演算命令を実行する場合は、説明を簡便にす
るために、浮動小数点データは３２　ヒ、７ト長であり
、対象となるオペランドはメモリ１２０にあるものとす
る。例としては、加算を行うＦＡＤＤ、Ｓ　　ｒｅｇ、
ｍｅｍ命令がある。この命令は、メモリ１２０に格納さ
れた３２ビット浮動小数点データとＦＰＵ　１１０内の
データ・レジスタの値を加算して、メモリ１２０に結果
を書き戻すものである。

ＩＤＵ１０２によって動作の種類、オペランドの種類が
ＥＸＵ　１０３に通知されるまでは、すなわちオペラン
ド・アドレスの計算や命令デコード処理は従来と同一で
ある。

メモリ１２０に格納されている浮動小数点データは、Ｅ
ＸＵ　１０３の指示により発行されたＭＥＭＲサイクル
によってＢＣＵ　１０１に転送（読込み）されると、Ｅ
ＸＵ　１０３は該データをＢ　ＣＴＪｌｏｌからＣＢＣ
Ｕ１０４へ転送するとともに、ＣＢＣＵ１０４に対して
ｃｐｏｗサイクルの起動を指示する。

このＣＰＯＷザイクルについて、アドレス・バスＣＡに
はＦＰＵ　１１０内のデータ・ボートを選択するための
値を出力しておく。

ｃｐｏｗザイクルによって、浮動小数点データはＦＰＵ
ＩＩＯの転送（書き込み）される。

従来どおり、ＩＤＵ１０２によってＥＸＵ　１０３に通
知された命令実行に関する動作の種類は、ＥＸＵ１０３
によってコマンドに再構成される。ＥＸＵ　Ｉ　Ｏ３で
生成されたコマンドは、ＣＢＣＵ１０４に転送されると
同時に、ＥＸＵ　１０３はＣＢＣＵ１０４に対してＣＰ
ＷＲザイクルの起動を指示する。

このＣＰＵ０Ｗザイクルについて、アドレス・バスＣＡ
にはＦＰＵｌｌｏ内のコマンド・ホードな選択するため
の値を出力しておく。

ＣＰＷＲザイクルによってコマンドがＦＰＵｌｌｏに転
送される（書き込まれる）と、ＦＰＵｌｌｏはコマンド
に先立って、データ・ボートに転送された浮動小数点デ
ータ、コマンド・ボートに転送されたコマンドに含まれ
る指定によって選択すれるデータ・レジスタに対して、
浮動小数点演算を開始する。

ＢＵＳＹ（−）信号の待合せは、従来と同様にＥＸＵ１
０３によって行なわれる。

ＦＰＵＩＩＯにおける演算が終了すると、演算結果はＦ
ＰＵＩＩＯのデータ・ボートに設定されると同時に、Ｂ
ＵＳＹ（−）信号がＨｉ　ｇ　ｈに設定される。

ＦＰＵＩＩＯが演算を終了すると、演算結果がメモリ１
２０に書き戻す必要があることをＩＤＵ１０２によって
通知されてるので、ＥＸＵ　１０３はＣＰＯＲザイクル
を起動し、一度ＦＰＵＩ　１０内の演算結果をＣＰＵ１
０４内に転送する（読み出す）。このＣＰＯＲサイクル
について、アドレス・バスＣＡにはＦＰＴＪＩＩＯ内の
データ・ボートを選択するための値を出力１−ておく。

ＥＸＵ　１０３は該実行結果をＥＣＵＩＯＩに転送する
と同時に、メモリ１２０にＭＥＭＷサイクルによって、
必要な実行結果を転送する（書き込む）ように、ＢＣＵ
　１０１に対して指示を行なう。

第７図に本発明の構成の中心となるＥＸＵ　ｌ　０３、
およびＣＢＣＵｌ　０４の一構成例を示す。

ＥＸＵ　ｌ　０３およびＣＰＵ１０４は、データ転送を
行うための３２ビット内部データ・バスＥＢ　Ｕ　Ｓで
結合される。ＥＸＵ］、０３には、汎用レジスタ（以下
ＧＲと呼ぶ）７０１、二進ＡＬＵを含む演算器（以下Ａ
ＬＵと呼ぶ）７０２、ＥＸＵ１０３内および外部の資源
に制御信号を発生し、状態信号によりシーケンス制御を
行う制御部（以下ＣＮＴと呼ぶ）７０３で構成される。

ＣＮＴ７０３はマイクロプログラムによって実現される
ことが一般的である。

ＣＢＣＵｌ　０４は、３２ビツトの双方向性ラッチ（以
下ＣＰＤＲと呼ぶ）７１１．９ビツト・ラッチ（以下Ｃ
ＰＡＲと呼ぶ）７１２、コプロセッサ・バス・サイクル
制御部ＣＰＥＣＮＴ７１３で構成される。ＣＰＤＲ７１
１は、ＣＮＴ７０３の発生する制御信号により、ＥＢＵ
Ｓ上のデータをラッチするとともに、ＣＰＤＲ７１１の
内容自体をＥＢＵＳに転送することができる。ＣＰＡＲ
７１２は、ＣＮＴ７０３の発生する制御信号により、Ｅ
ＢＵＳ上の下位９ビツトのデータをラッチすることがで
きる。

ＣＰＢＣＮＴ７１２は、ＣＮＴ７０３の発生する制御信
号にＪ：リコプロセッサ・バス・サイクルのシーケンス
を発生し、Ｄ　Ｓ　（−）　、　ＷＲ（−）信号を発生
するとともに、バス・サイクルの種類によってＣＰＤＲ
７１１，ＣＰＡＲ７１２の端子制御、な５びにＣＤ　（
０−３１）からＣＰＤＲ７１１へのラッチ・タイミング
を発生する。

ＢＵＳＹ（−）信号は、他の状態信号と同様にＣＮＴ７
０３に入力され、ＣＮＴ７０３のシーケンス制御に関与
する。

なお、ＦＰＵ　１１０に転送した浮動小数点データ、コ
マンドがあらかじめ定められたフォーマットに違反した
場合、あるいはＦＰＵＩＩＯにおける演算中にオーバフ
ローなど例外が発生した場合、図面では省略したがＦＰ
ＵＩＩＯから例外を検出した信号ＥＲＲによってＥＸＵ
　１０３に例外が通知される。ＥＸＵ１０３はＥＲＲ信
号によって例外を検知した場合、例外の種類を知るため
に、ＦＰＴＪ］、１０内にありステータスを示すステー
タス・ボートをデータ・バスＣＤを経由して転送して（
読込み）、例外処理を行う。

前述した浮動小数点命令をＣＰＵ１００が実行する際に
、ＣＰＵ１００が発行するシステム・バス、およびコプ
ロセッサ・バスにおけるバス・サイクルによるそれぞれ
のデータバスＤ、およびＣＤの状態を第５図に示す。

ＦＰＵＩＩＯに対する浮動小数点データ、コマンド、お
よび演算結果の転送のためのｃｐｏｗ。

ＣＰＷＲ，ＣＰＯＲサイクルが、コプロセッサ・バスで
発行されるため、従来のデータ・バス状態を示す第四図
と比較して、システム・バスに空き状態が増えているこ
とが理解できる。

ＣＰＵ１００は、浮動小数点演算命令に引続く命令の命
令コード・フェッチや、メモリ・オペランドのアクセス
にこの期間を利用することができる。

本実施例では、レジスターメモリ間のオペランド演算を
行う場合について説明した。

この場合、コプロセッサ・バスで３回のデータ転送が行
われる。前述のようにシステム・バスを用いた場合、少
なくとも６クロツク（３回×２クロック）のロスを生じ
ることになる。代表的なＦＰＵでは、３２ビツトの浮動
小数点演算は８クロック程度で処理することができるた
め、転送に要する６クロツクの影響は本来の性能を６０
％に低下させてしまうことになる。これを１００％発揮
できる本発明の効果は明らかである。

さらに、メモリーメモリ間で行う６４ビツトの浮動小数
点演算では、３回×２バス・サイクル×２クロック（合
計１２クロツク）の転送時間が必要であり、本発明を用
いない場合、４０％の性能しか得られないことになる。

なお、実施例で述べたようにコプロセッサ・バスの制御
にはバス・サイクルの延長を行う必要がないため、コプ
ロセッサへのアクセスを検知してバス・サイクルを延長
させる外部回路が不要になる。プロセッサの動作速度が
速まり、コプロセッサ・バスのバス・サイクルがコプロ
セッサへのアクセスには高速すぎる場合には、固定クロ
ック数バス・サイクルが延長することを選択する入力端
子をＣＰＵ１００に設け、ＣＢＣＵによってバス・サイ
クルを延長すれば良い。

次に、本発明の別の実施例について説明する。

上記実施例では、コプロセッサ・バスに接続されるＦＰ
Ｕは単一であったが、本実施例ではチップ・セレクト端
子Ｃ８を有したＦＰＵ２０１゜２０２が接続されている
ことが特徴的である。

ＦＰＵ２０１，２０２のＣＳ端子は、コプロセッサ・バ
スに発行されるバス・サイクルがそれぞれのＦＰＵに対
して有効であることを指定するために使用される。

七ｈ−ｔ’ｔｔのＦＰＵのＣ８端子へは、アドレス・バ
スＣＡの一部の内容をデコードし、ＦＰＵ２０１を選択
する信号ＣＳ　Ｏ（−）、およびＦ’ＰＵ２０２を選択
する信号ＣＳ　１　（−）を発生するデコーダ２０３に
よりチップ・セレクト信号が供給される。

デコーダ２０３は、アドレス・バスＣＡの値により、Ｃ
Ｓ　Ｏ（−）信号、ｓ　Ｃ１ｃ−＞信号を独立に発生す
ることも、また同時に発生することもできる。

ＦＰＵ２０１．ＦＰＵ２０２のＢＵＳＹ（−）出力信号
は、ワイアード接続され、ＣＰＵ１００に取り込まれ、
ＦＰＵ２０１．ＦＰＵ２０２のいずれかがビジー状態で
あれば、ＣＰＵ２００にビジー状態が通知される。

抵抗Ｒ２０４は、共有するＢＵＳＹ（−）信号のＨｉｇ
ｈレベルを保証するためのプルアップ抵抗である。

本実施例では、１つのコプロセッサ・バス上に複数のＦ
ＰＵを用意することで、同時に異なった浮動小数点演算
を行なったり、異なった浮動小数点データに対して同一
の浮動小数点演算を行なう並行動作により、前の実施例
の構成より浮動小数点演算能力を向上させることができ
る。

〔発明の効果〕

以上説明したように、本発明を用い、コプロセッサへの
データ転送をシステム・バスから分離することで、コプ
ロセッサで拡張される命令実行　１時のシステム・バス
の使用率を低減させ、バス・ネックの発生を抑えること
ができるため、パイプラインの各ステージでの命令処理
をスムーズに行なうこ、とにより、よりオーバヘッドが
少ない命令実行が可能な情報処理システムが実現できる
。

また、前述したようにコプロセッサが専用に使用するバ
ス（コプロセッサ・バス）は、システム・バスと相似な
構成をしているために、従来はシステム・バスに接続し
ていたコプロセッサヲ変更することなしに、またインタ
フェース回路もそのまま使用できるという利点がある。

さらに、コプロセッサ・バスは、メモリや入出力装置等
の大量のバス資源を接続しなければならないシステム・
バスとは異なり、コプロセッサのみ接続するため、ドラ
イブ電流や、負荷容量の点で規模が小さくなるため、コ
プロセッサにとっては電気的結合上のインタフェースが
容易になるという効果も得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すプロッり図、第
２図は本発明の他の実施例の構成を示すブロック図、第
３図は従来のＣＰＵとＦＰＵの接続構成例を示すブロッ
ク図、第４図は従来例におけるバス・ザイクルの状態図
、第５図は第１図におけるバス・ザイクルの状態を示す
図、第６図はコブロセッザバス・サイクルタイミング図
、第７図は第１図のＥＸＵおよびＣＢＣＵの一構成ブロ
ック図である。 １００．２００，３００・・・・・・マイクロプロセッ
サ、１１０，２０１，２０２，３１０・・・・・・浮動
小数点演算用コプロセッサ、１２０，２１９，３２０・
・・・・・メモリ、１０１，３０１・・・・・・バス制
御ユニット、１０２，３０２・・・・・・命令デコード
・ユニット、１０３．３０３・・・・・・命令実行ユニ
ット、１０４・・・・・・コプロセッサ・バス制御ユニ
ッ）、２０３・・・・・・テコーダ、２０４・・・・・
・プルアップ抵抗。 代理人　弁理士　　内　原　　　音 第、３胆 シーｊ卑を昆チルσ 躬４画

Claims (1)

【特許請求の範囲】
1. 命令セットを拡張するためのコプロセッサを外部に接続
   できるマイクロプロセッサにおいて、外部の間でデータ
   転送を行なうための端子群を２組備えるとともにそれぞ
   れの端子群を独立に制御する専用の２組の制御手段を備
   え、メモリおよびＩ／Ｏに対するデータ転送を、前記第
   一の制御手段によって制御される第一の端子群により行
   ない、コプロセッサに対するデータ転送を、前記第二の
   制御手段によって制御される第二の端子群により行なう
   ことを特徴とするマイクロプロセッサ。