JP2001195250A - 命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置 - Google Patents
命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置Info
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- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Abstract
(57)【要約】
【課題】 プロセッサのハードウェア自体は変更せず
に、複数個の異なる命令体系の命令からなるプログラム
をネイティブ命令を用いて高速に実行可能で、大容量の
メモリを必要としない命令トランスレータを提供する。 【解決手段】 命令トランスレータは、プロセッサが実
行すべき命令のアドレスを受けて命令メモリから対応す
る命令を読出しネイティブ命令に変換するための命令コ
ード伸長部３５０と、命令コード伸長部３５０により変
換されたネイティブ命令を、命令メモリにおけるアドレ
スと関連付けて一時的に保持するためのキャッシュメモ
リ３５４と、プロセッサが実行すべき命令がキャッシュ
メモリ３５４に保持されているか否かの判定結果にした
がって、命令コード伸長部３５０の出力する命令と、キ
ャッシュメモリ３５４に保持されていた対応のネイティ
ブ命令とを選択的に出力するためのＭＵＸ３５６とを含
む。
に、複数個の異なる命令体系の命令からなるプログラム
をネイティブ命令を用いて高速に実行可能で、大容量の
メモリを必要としない命令トランスレータを提供する。 【解決手段】 命令トランスレータは、プロセッサが実
行すべき命令のアドレスを受けて命令メモリから対応す
る命令を読出しネイティブ命令に変換するための命令コ
ード伸長部３５０と、命令コード伸長部３５０により変
換されたネイティブ命令を、命令メモリにおけるアドレ
スと関連付けて一時的に保持するためのキャッシュメモ
リ３５４と、プロセッサが実行すべき命令がキャッシュ
メモリ３５４に保持されているか否かの判定結果にした
がって、命令コード伸長部３５０の出力する命令と、キ
ャッシュメモリ３５４に保持されていた対応のネイティ
ブ命令とを選択的に出力するためのＭＵＸ３５６とを含
む。
Description
【０００１】
【発明の属する技術分野】この発明はあるプロセッサに
とっての非ネイティブ命令を、そのプロセッサのネイテ
ィブ命令に変換するための命令トランスレータ、そのト
ランスレータを備えた命令トランスレータ機能付メモリ
およびそれらを用いて、非ネイティブ命令を高速に実行
することが可能なデータ処理装置に関する。
とっての非ネイティブ命令を、そのプロセッサのネイテ
ィブ命令に変換するための命令トランスレータ、そのト
ランスレータを備えた命令トランスレータ機能付メモリ
およびそれらを用いて、非ネイティブ命令を高速に実行
することが可能なデータ処理装置に関する。
【０００２】
【従来の技術】プロセッサアーキテクチャとそのプロセ
ッサで実行可能な命令体系とは密接な関係を持つ。一
方、プロセッサアーキテクチャが進化して命令体系が新
しくなると、旧命令体系で実現されたプログラムコード
はそのままでは実行不可能となることが通常である。ど
のようにして旧命令体系で実現されたプログラム資産を
有効に承継するかが問題となる。そのため、ある命令体
系を持つ新プロセッサで、旧命令体系にしたがって設計
された旧プロセッサ用に記述されたプログラムを実行す
るようにするための手法が多く開発されている。
ッサで実行可能な命令体系とは密接な関係を持つ。一
方、プロセッサアーキテクチャが進化して命令体系が新
しくなると、旧命令体系で実現されたプログラムコード
はそのままでは実行不可能となることが通常である。ど
のようにして旧命令体系で実現されたプログラム資産を
有効に承継するかが問題となる。そのため、ある命令体
系を持つ新プロセッサで、旧命令体系にしたがって設計
された旧プロセッサ用に記述されたプログラムを実行す
るようにするための手法が多く開発されている。
【０００３】旧プロセッサ用に記述されたプログラムを
新プロセッサで実行するために従来行なわれている代表
的な方法に、新プロセッサのハードウェアに旧プロセッ
サの機能を持たせる方法がある。図１を参照して、そう
した方法を実現する従来のデータ処理装置５００は、旧
プロセッサの命令と新プロセッサの命令との双方をデコ
ードする機能を有する多機能命令デコーダ５およびそれ
ら命令を実行する機能を有する演算部６を備えたプロセ
ッサ１と、プロセッサ１に接続されるバス４と、バス４
に接続されるデータメモリ２および命令メモリ３とを含
む。
新プロセッサで実行するために従来行なわれている代表
的な方法に、新プロセッサのハードウェアに旧プロセッ
サの機能を持たせる方法がある。図１を参照して、そう
した方法を実現する従来のデータ処理装置５００は、旧
プロセッサの命令と新プロセッサの命令との双方をデコ
ードする機能を有する多機能命令デコーダ５およびそれ
ら命令を実行する機能を有する演算部６を備えたプロセ
ッサ１と、プロセッサ１に接続されるバス４と、バス４
に接続されるデータメモリ２および命令メモリ３とを含
む。
【０００４】命令メモリ３は、旧プロセッサの命令と新
プロセッサの命令との双方を保持する。多機能命令デコ
ーダ５は、命令メモリ３から読出され、バス４を介して
プロセッサ１に転送された命令をデコードする。このと
き、多機能命令デコーダ５は、この命令が新プロセッサ
用のものであっても、旧プロセッサ用のものであっても
デコードすることができる。デコードされた命令は演算
部６によって実行される。データメモリ２は、新プロセ
ッサ用の命令からも、旧プロセッサ用の命令からもアク
セスできる。
プロセッサの命令との双方を保持する。多機能命令デコ
ーダ５は、命令メモリ３から読出され、バス４を介して
プロセッサ１に転送された命令をデコードする。このと
き、多機能命令デコーダ５は、この命令が新プロセッサ
用のものであっても、旧プロセッサ用のものであっても
デコードすることができる。デコードされた命令は演算
部６によって実行される。データメモリ２は、新プロセ
ッサ用の命令からも、旧プロセッサ用の命令からもアク
セスできる。
【０００５】このように新プロセッサのハードウェアに
旧プロセッサのハードウェアの機能を持たせる例は、た
とえば「IA-32 Application Execution Model in an IA
-64System Environment」（IA-64 Application Develop
er & Archtecture Guide, Chapter 6, May 1999）に詳
しく記載されている。
旧プロセッサのハードウェアの機能を持たせる例は、た
とえば「IA-32 Application Execution Model in an IA
-64System Environment」（IA-64 Application Develop
er & Archtecture Guide, Chapter 6, May 1999）に詳
しく記載されている。
【０００６】旧プロセッサ用に記述されたプログラムを
新プロセッサで実行するための従来の他の方法として、
旧プロセッサ用のソフトウェアを新プロセッサ用のソフ
トウェアに変換した後に実行する方法、および旧プロセ
ッサ用の命令の動作を新プロセッサ用のソフトウェアで
エミュレートする方法がある。この方法は例えば、Tom
Thompsonによる「An Alpha in PC Clothing (Digital E
quipment's new x86 emulator technology makes an Al
pha system a fast x86 clone)」（BYTE, pp.195-196,
February 1996）に詳しく記載されている。
新プロセッサで実行するための従来の他の方法として、
旧プロセッサ用のソフトウェアを新プロセッサ用のソフ
トウェアに変換した後に実行する方法、および旧プロセ
ッサ用の命令の動作を新プロセッサ用のソフトウェアで
エミュレートする方法がある。この方法は例えば、Tom
Thompsonによる「An Alpha in PC Clothing (Digital E
quipment's new x86 emulator technology makes an Al
pha system a fast x86 clone)」（BYTE, pp.195-196,
February 1996）に詳しく記載されている。
【０００７】ところで、ある命令体系で記述されたプロ
グラムを他の命令体系にしたがって設計されたプロセッ
サで実行することは、これ以外の場合にも有効である。
たとえば、ある命令体系のサブセットを定義してその縮
小された命令体系でプログラムを記述すると、プログラ
ムサイズを小さくすることができる。また、ＪＡＶＡ言
語は、仮想的なプロセッサの命令体系を定めてプログラ
ムを記述し、その同一のプログラムを複数のプロセッサ
でそれぞれのプロセッサの命令体系を用いて実行する仕
組みとなっている。このためＪＡＶＡ言語で記述された
プログラムは、異なる命令体系の複数種類のプロセッサ
で共有して実行することができる。
グラムを他の命令体系にしたがって設計されたプロセッ
サで実行することは、これ以外の場合にも有効である。
たとえば、ある命令体系のサブセットを定義してその縮
小された命令体系でプログラムを記述すると、プログラ
ムサイズを小さくすることができる。また、ＪＡＶＡ言
語は、仮想的なプロセッサの命令体系を定めてプログラ
ムを記述し、その同一のプログラムを複数のプロセッサ
でそれぞれのプロセッサの命令体系を用いて実行する仕
組みとなっている。このためＪＡＶＡ言語で記述された
プログラムは、異なる命令体系の複数種類のプロセッサ
で共有して実行することができる。
【０００８】プログラムサイズを小さくする目的でサブ
セットの縮小命令体系を作り、プロセッサの多機能命令
デコーダで非縮小命令体系の命令と縮小命令体系の命令
との双方の命令をデコードする方法は既に多数提案され
ている。たとえばJames L. Turleyによる「Thumb Squee
zes ARM Code Size (New Core Module Provides Optimi
zed Second Instruction Set)」（Micro Processor Rep
ort, Vol. 9, No. 4,pp. 1, 6-9, March 27, 1995）の
記載を参照。
セットの縮小命令体系を作り、プロセッサの多機能命令
デコーダで非縮小命令体系の命令と縮小命令体系の命令
との双方の命令をデコードする方法は既に多数提案され
ている。たとえばJames L. Turleyによる「Thumb Squee
zes ARM Code Size (New Core Module Provides Optimi
zed Second Instruction Set)」（Micro Processor Rep
ort, Vol. 9, No. 4,pp. 1, 6-9, March 27, 1995）の
記載を参照。
【０００９】
【発明が解決しようとする課題】しかし、上述したよう
な従来の手法には、いずれも以下に述べるような問題点
がある。
な従来の手法には、いずれも以下に述べるような問題点
がある。
【００１０】複数個の命令体系によって記述されたプロ
グラムを実行する機能をプロセッサのハードウェアに持
たせる場合、ハードウェアが複雑になり、かつそのサイ
ズが大きくなる。また、実行すべき命令体系を追加した
り変更したりする場合には、ハードウェア全体を設計し
直す必要があり、柔軟に対応することが困難である。
グラムを実行する機能をプロセッサのハードウェアに持
たせる場合、ハードウェアが複雑になり、かつそのサイ
ズが大きくなる。また、実行すべき命令体系を追加した
り変更したりする場合には、ハードウェア全体を設計し
直す必要があり、柔軟に対応することが困難である。
【００１１】ソフトウェアによりプログラムを変換する
場合には次のような問題がある。プログラム自体を変換
する場合には、変換後プログラムを保持するために大容
量のメモリを新たに必要とする。その結果、メモリのコ
ストが増大しデータ処理装置のコストも上昇する。また
命令の動作を他の命令体系の命令でエミュレートする場
合には、演算結果をエミュレートすることが必要である
ことはもちろん、プログラムカウンタの値、および必要
がある場合にはフラグまでエミュレートしなければなら
ない。その結果、一つの命令の動作を、別の体系の多数
の命令で置換することが必要になる。その結果、動作速
度が大幅に低下するという問題がある。
場合には次のような問題がある。プログラム自体を変換
する場合には、変換後プログラムを保持するために大容
量のメモリを新たに必要とする。その結果、メモリのコ
ストが増大しデータ処理装置のコストも上昇する。また
命令の動作を他の命令体系の命令でエミュレートする場
合には、演算結果をエミュレートすることが必要である
ことはもちろん、プログラムカウンタの値、および必要
がある場合にはフラグまでエミュレートしなければなら
ない。その結果、一つの命令の動作を、別の体系の多数
の命令で置換することが必要になる。その結果、動作速
度が大幅に低下するという問題がある。
【００１２】この発明はこうした問題を解決するために
なされたもので、プロセッサのハードウェア自体は変更
せずに、複数個の異なる命令体系の命令からなるプログ
ラムをネイティブ命令を用いて高速に実行可能なデータ
処理装置であって、大容量のメモリを必要としないデー
タ処理装置、そのための命令トランスレータおよび命令
トランスレータ機能付メモリを提供することを目的とす
る。
なされたもので、プロセッサのハードウェア自体は変更
せずに、複数個の異なる命令体系の命令からなるプログ
ラムをネイティブ命令を用いて高速に実行可能なデータ
処理装置であって、大容量のメモリを必要としないデー
タ処理装置、そのための命令トランスレータおよび命令
トランスレータ機能付メモリを提供することを目的とす
る。
【００１３】
【課題を解決するための手段】請求項１に記載の発明に
かかる命令トランスレータは、第１の命令体系の命令を
ネイティブ命令として動作するプロセッサにおいて、第
１の命令体系と異なる第２の命令体系の命令を記憶する
命令メモリとともに用いられ、第１の命令体系の命令に
変換してプロセッサに与えるための命令トランスレータ
であって、プロセッサが実行すべき命令の、命令メモリ
におけるアドレスを受けて命令メモリから対応する命令
を読出し、読出された第２の命令体系の命令を第１の命
令体系の命令に変換するための変換手段と、変換手段に
より変換された後の第１の命令体系の命令を、命令メモ
リにおけるアドレスと関連付けて一時的に保持するため
の保持手段と、プロセッサが実行すべき命令のアドレス
を受けて保持手段を探索し、保持手段に当該アドレスの
命令に対応する命令が保持されているか否かの判定結果
にしたがって、変換手段の出力する命令と、保持手段に
保持されていた、対応の第１の命令体系の命令とを選択
的にプロセッサに出力するための選択手段とを含む。
かかる命令トランスレータは、第１の命令体系の命令を
ネイティブ命令として動作するプロセッサにおいて、第
１の命令体系と異なる第２の命令体系の命令を記憶する
命令メモリとともに用いられ、第１の命令体系の命令に
変換してプロセッサに与えるための命令トランスレータ
であって、プロセッサが実行すべき命令の、命令メモリ
におけるアドレスを受けて命令メモリから対応する命令
を読出し、読出された第２の命令体系の命令を第１の命
令体系の命令に変換するための変換手段と、変換手段に
より変換された後の第１の命令体系の命令を、命令メモ
リにおけるアドレスと関連付けて一時的に保持するため
の保持手段と、プロセッサが実行すべき命令のアドレス
を受けて保持手段を探索し、保持手段に当該アドレスの
命令に対応する命令が保持されているか否かの判定結果
にしたがって、変換手段の出力する命令と、保持手段に
保持されていた、対応の第１の命令体系の命令とを選択
的にプロセッサに出力するための選択手段とを含む。
【００１４】請求項１に記載の発明によれば、命令トラ
ンスレータを追加することにより、プロセッサ本体の構
成を変更することなく非ネイティブ命令をネイティブ命
令に変換してプロセッサで実行することができる。ま
た、第１の命令体系に変換された命令を一時的に保持手
段に保持し、次に当該命令の読出が命令メモリから行な
われるときは、保持手段に保持されていた変換済みの第
１の命令体系の命令を出力することができるため、命令
メモリからの読出処理と変換処理とを省略することがで
き、高速に変換後の命令を出力できる。
ンスレータを追加することにより、プロセッサ本体の構
成を変更することなく非ネイティブ命令をネイティブ命
令に変換してプロセッサで実行することができる。ま
た、第１の命令体系に変換された命令を一時的に保持手
段に保持し、次に当該命令の読出が命令メモリから行な
われるときは、保持手段に保持されていた変換済みの第
１の命令体系の命令を出力することができるため、命令
メモリからの読出処理と変換処理とを省略することがで
き、高速に変換後の命令を出力できる。
【００１５】請求項２に記載の発明にかかる命令トラン
スレータは、請求項１に記載の発明の構成に加えて、第
２の命令体系は可変長命令体系であり、変換手段は、命
令メモリから読出された第２の命令体系の命令を、読出
された第２の命令体系の命令の命令長に依存した数の第
１の命令体系の命令に変換するための可変長命令変換手
段を含む。
スレータは、請求項１に記載の発明の構成に加えて、第
２の命令体系は可変長命令体系であり、変換手段は、命
令メモリから読出された第２の命令体系の命令を、読出
された第２の命令体系の命令の命令長に依存した数の第
１の命令体系の命令に変換するための可変長命令変換手
段を含む。
【００１６】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加えて、非ネイティブ命令の長さ
を変換後のネイティブ命令の個数でエミュレートするた
め、非ネイティブ命令のプログラムカウンタの値を明示
的にエミュレートする必要がない。
に記載の発明の作用に加えて、非ネイティブ命令の長さ
を変換後のネイティブ命令の個数でエミュレートするた
め、非ネイティブ命令のプログラムカウンタの値を明示
的にエミュレートする必要がない。
【００１７】請求項３に記載の発明にかかる命令トラン
スレータは、請求項２に記載の発明の構成に加えて、可
変長命令変換手段は、命令メモリから読出された第２の
命令体系の命令を、読出された第２の命令体系の命令の
命令長に依存し、かつそれよりも長い長さの第１の命令
体系の命令に変換するための第１の手段を含む。
スレータは、請求項２に記載の発明の構成に加えて、可
変長命令変換手段は、命令メモリから読出された第２の
命令体系の命令を、読出された第２の命令体系の命令の
命令長に依存し、かつそれよりも長い長さの第１の命令
体系の命令に変換するための第１の手段を含む。
【００１８】請求項３に記載の発明によれば、請求項２
に記載の発明の作用に加えて、非ネイティブ命令の長さ
を、その非ネイティブ命令の長さに依存した変換後のネ
イティブ命令の長さによりエミュレートするので、非ネ
イティブ命令のプログラムカウンタの値を明示的にエミ
ュレートする必要がない。かつ変換前の非ネイティブ命
令の平均長が短くなるため、プログラムサイズが小さく
なりプログラムを保存するためのメモリが小さくてす
む。
に記載の発明の作用に加えて、非ネイティブ命令の長さ
を、その非ネイティブ命令の長さに依存した変換後のネ
イティブ命令の長さによりエミュレートするので、非ネ
イティブ命令のプログラムカウンタの値を明示的にエミ
ュレートする必要がない。かつ変換前の非ネイティブ命
令の平均長が短くなるため、プログラムサイズが小さく
なりプログラムを保存するためのメモリが小さくてす
む。
【００１９】請求項４に記載の発明にかかる命令トラン
スレータは、請求項３に記載の発明の構成に加えて、第
１の命令体系の各命令は１または複数個のサブ命令を含
み、第１の手段が変換する第１の命令体系の命令に含ま
れるサブ命令の個数は、読み出された第２の命令体系の
命令の長さに依存する。
スレータは、請求項３に記載の発明の構成に加えて、第
１の命令体系の各命令は１または複数個のサブ命令を含
み、第１の手段が変換する第１の命令体系の命令に含ま
れるサブ命令の個数は、読み出された第２の命令体系の
命令の長さに依存する。
【００２０】請求項４に記載の発明によれば、請求項３
に記載の発明の作用に加えて、変換後の第１の命令体系
の命令に複数個のサブ命令を含ませることにより、複数
個の処理を指定することができる。そのため非ネイティ
ブ命令である第２の命令体系の命令のエミュレートを容
易に行なうことができる。さらに、非ネイティブ命令の
長さをサブ命令の個数に依存する第１の命令体系のネイ
ティブ命令の長さでエミュレートできる。
に記載の発明の作用に加えて、変換後の第１の命令体系
の命令に複数個のサブ命令を含ませることにより、複数
個の処理を指定することができる。そのため非ネイティ
ブ命令である第２の命令体系の命令のエミュレートを容
易に行なうことができる。さらに、非ネイティブ命令の
長さをサブ命令の個数に依存する第１の命令体系のネイ
ティブ命令の長さでエミュレートできる。
【００２１】請求項５に記載の発明にかかる命令トラン
スレータは、請求項１に記載の発明の構成に加えて、変
換手段は、命令メモリから読出された第２の命令体系の
複数個の命令を、１つの第１の命令体系の命令に変換す
るための複数命令変換手段を含む。
スレータは、請求項１に記載の発明の構成に加えて、変
換手段は、命令メモリから読出された第２の命令体系の
複数個の命令を、１つの第１の命令体系の命令に変換す
るための複数命令変換手段を含む。
【００２２】請求項５に記載の発明によれば、請求項１
に記載の発明の作用に加えて、複数の非ネイティブ命令
を１つのネイティブ命令に一度に変換することができる
ので、命令の変換効率がよい。
に記載の発明の作用に加えて、複数の非ネイティブ命令
を１つのネイティブ命令に一度に変換することができる
ので、命令の変換効率がよい。
【００２３】請求項６に記載の発明にかかる命令トラン
スレータは、請求項１に記載の発明の構成に加えて、第
１の命令体系の各命令は、１または複数個のサブ命令を
含むことが可能であり、変換手段は、命令メモリから読
出された第２の命令体系の複数個の命令を、複数個の命
令の数に依存した数のサブ命令を含む第１の命令体系の
命令に変換するための手段を含む。
スレータは、請求項１に記載の発明の構成に加えて、第
１の命令体系の各命令は、１または複数個のサブ命令を
含むことが可能であり、変換手段は、命令メモリから読
出された第２の命令体系の複数個の命令を、複数個の命
令の数に依存した数のサブ命令を含む第１の命令体系の
命令に変換するための手段を含む。
【００２４】請求項６に記載の発明によれば、請求項１
に記載の発明の作用に加えて、複数個のサブ命令によっ
て複数個の非ネイティブ命令をエミュレートするので命
令の変換が容易であり、かつ、ネイティブ命令の長さは
そこに含まれるサブ命令の個数に依存するので、非ネイ
ティブ命令のプログラムカウンタ値を変換後のネイティ
ブ命令の長さでエミュレートすることができる。
に記載の発明の作用に加えて、複数個のサブ命令によっ
て複数個の非ネイティブ命令をエミュレートするので命
令の変換が容易であり、かつ、ネイティブ命令の長さは
そこに含まれるサブ命令の個数に依存するので、非ネイ
ティブ命令のプログラムカウンタ値を変換後のネイティ
ブ命令の長さでエミュレートすることができる。
【００２５】請求項７に記載の発明にかかる命令トラン
スレータは、請求項６に記載の発明の構成に加えて、変
換後の第１の命令体系の命令に含まれるサブ命令の個数
が、複数個の命令の数と等しい。
スレータは、請求項６に記載の発明の構成に加えて、変
換後の第１の命令体系の命令に含まれるサブ命令の個数
が、複数個の命令の数と等しい。
【００２６】請求項７に記載の発明によれば、請求項６
に記載の発明の作用に加えて、変換前の非ネイティブ命
令の個数と変換後のサブ命令の個数とが等しいので、非
ネイティブ命令とネイティブ命令のサブ命令とを対照さ
せることにより、変換が容易に行える。
に記載の発明の作用に加えて、変換前の非ネイティブ命
令の個数と変換後のサブ命令の個数とが等しいので、非
ネイティブ命令とネイティブ命令のサブ命令とを対照さ
せることにより、変換が容易に行える。
【００２７】請求項８に記載の発明にかかる命令トラン
スレータは、第１の命令体系の命令をネイティブ命令と
して動作するプロセッサにおいて、第１の命令体系と異
なる第２の命令体系の命令を記憶する命令メモリととも
に用いられ、第１の命令体系の命令に変換してプロセッ
サに与えるための命令トランスレータであって、プロセ
ッサが実行すべき命令の、命令メモリにおけるアドレス
を受けて命令メモリから対応する命令を読出し、読出さ
れた第２の命令体系の命令を第１の命令体系の１または
複数個の命令に変換する変換手段と、変換手段により変
換された後の第１の命令体系の命令を、命令メモリにお
けるアドレスと関連付けて一時的に保持するための保持
手段と、プロセッサが実行すべき命令のアドレスを受け
て保持手段を探索し、保持手段に当該アドレスの命令に
対応する命令が保持されているか否かの判定結果にした
がって、変換手段の出力する命令と、保持手段に保持さ
れていた、対応の、第１の命令体系の命令とを選択的に
プロセッサに出力するための選択手段と、保持手段に保
持されている命令を第１の条件および第２の条件のいず
れかで無効化可能なエントリとして保持するよう保持手
段を制御するための保持制御手段とを含む。
スレータは、第１の命令体系の命令をネイティブ命令と
して動作するプロセッサにおいて、第１の命令体系と異
なる第２の命令体系の命令を記憶する命令メモリととも
に用いられ、第１の命令体系の命令に変換してプロセッ
サに与えるための命令トランスレータであって、プロセ
ッサが実行すべき命令の、命令メモリにおけるアドレス
を受けて命令メモリから対応する命令を読出し、読出さ
れた第２の命令体系の命令を第１の命令体系の１または
複数個の命令に変換する変換手段と、変換手段により変
換された後の第１の命令体系の命令を、命令メモリにお
けるアドレスと関連付けて一時的に保持するための保持
手段と、プロセッサが実行すべき命令のアドレスを受け
て保持手段を探索し、保持手段に当該アドレスの命令に
対応する命令が保持されているか否かの判定結果にした
がって、変換手段の出力する命令と、保持手段に保持さ
れていた、対応の、第１の命令体系の命令とを選択的に
プロセッサに出力するための選択手段と、保持手段に保
持されている命令を第１の条件および第２の条件のいず
れかで無効化可能なエントリとして保持するよう保持手
段を制御するための保持制御手段とを含む。
【００２８】請求項８に記載の発明によれば、１つの非
ネイティブ命令を１または複数個のネイティブ命令に変
換して保持手段に保持することにより、次に同じ非ネイ
ティブ命令の読出が行なわれるときには保持手段から変
換後のネイティブ命令を高速に出力することができる。
さらに、保持手段に保持されている命令の無効化に対し
て第１の条件および第２の条件のいずれかとすることが
できるので、複数のネイティブ命令の同時無効化など、
無効化のための条件が複雑な場合でも容易に対処でき
る。
ネイティブ命令を１または複数個のネイティブ命令に変
換して保持手段に保持することにより、次に同じ非ネイ
ティブ命令の読出が行なわれるときには保持手段から変
換後のネイティブ命令を高速に出力することができる。
さらに、保持手段に保持されている命令の無効化に対し
て第１の条件および第２の条件のいずれかとすることが
できるので、複数のネイティブ命令の同時無効化など、
無効化のための条件が複雑な場合でも容易に対処でき
る。
【００２９】請求項９に記載の発明にかかる命令トラン
スレータは、請求項８に記載の発明の構成に加えて、第
１の条件は保持手段による所定のアルゴリズムに基づく
ハードウェア制御による保持制御の条件であり、第２の
条件は保持手段の外部からの明示的な無効化指示があっ
たという条件である。
スレータは、請求項８に記載の発明の構成に加えて、第
１の条件は保持手段による所定のアルゴリズムに基づく
ハードウェア制御による保持制御の条件であり、第２の
条件は保持手段の外部からの明示的な無効化指示があっ
たという条件である。
【００３０】請求項９に記載の発明によれば、請求項８
に記載の発明の作用に加えて、ハードウェア制御により
保持手段の保持内容を維持することに加えて、外部から
明示的に保持手段の内容を無効化することが可能であ
り、ソフトウェアの責任において安全に保持手段の保持
内容を維持することができる。
に記載の発明の作用に加えて、ハードウェア制御により
保持手段の保持内容を維持することに加えて、外部から
明示的に保持手段の内容を無効化することが可能であ
り、ソフトウェアの責任において安全に保持手段の保持
内容を維持することができる。
【００３１】請求項１０に記載の発明にかかる命令トラ
ンスレータは、請求項８に記載の発明の構成に加えて、
保持制御手段は第２の条件で無効化が可能なエントリを
無効化することなしに新たな命令を保持手段に保持でき
ないときにアサートされる信号を出力する。
ンスレータは、請求項８に記載の発明の構成に加えて、
保持制御手段は第２の条件で無効化が可能なエントリを
無効化することなしに新たな命令を保持手段に保持でき
ないときにアサートされる信号を出力する。
【００３２】請求項１０に記載の発明によれば、請求項
８に記載の発明の作用に加えて、新たな命令を保持手段
に保持できないときには、外部に信号がアサートされ
る。この信号に応答して、無効化しても安全なエントリ
を無効化することをソフトウェア処理によって明示的に
指示して、新たな命令を保持可能とすることができる。
８に記載の発明の作用に加えて、新たな命令を保持手段
に保持できないときには、外部に信号がアサートされ
る。この信号に応答して、無効化しても安全なエントリ
を無効化することをソフトウェア処理によって明示的に
指示して、新たな命令を保持可能とすることができる。
【００３３】請求項１１に記載の発明にかかるトランス
レータ付命令メモリは、第１の命令体系の命令をネイテ
ィブ命令として動作するプロセッサとともに用いられる
トランスレータ付命令メモリであって、第２の命令体系
の命令を記憶する命令記憶手段と、命令記憶手段から出
力される第２の命令体系の命令を、第１の命令体系の命
令に変換してプロセッサに与えるための命令トランスレ
ータとを含む。
レータ付命令メモリは、第１の命令体系の命令をネイテ
ィブ命令として動作するプロセッサとともに用いられる
トランスレータ付命令メモリであって、第２の命令体系
の命令を記憶する命令記憶手段と、命令記憶手段から出
力される第２の命令体系の命令を、第１の命令体系の命
令に変換してプロセッサに与えるための命令トランスレ
ータとを含む。
【００３４】請求項１１に記載の発明によれば、命令記
憶手段に第２の命令体系の命令を記憶しておき、これを
命令トランスレータで第１の命令体系の命令に変換して
プロセッサに与えることができる。プロセッサの変更な
しに、非ネイティブ命令により記述されたプログラムを
実行できる。
憶手段に第２の命令体系の命令を記憶しておき、これを
命令トランスレータで第１の命令体系の命令に変換して
プロセッサに与えることができる。プロセッサの変更な
しに、非ネイティブ命令により記述されたプログラムを
実行できる。
【００３５】請求項１２に記載の発明にかかるトランス
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令トランスレータは、命令記憶手段から読
み出すべき命令のアドレスに基づいて、第２の命令体系
の命令を、第１の命令体系の命令に変換する処理と、第
２の命令体系の命令をそのまま出力する処理とのいずれ
かを選択的に実行するための手段を含む。
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令トランスレータは、命令記憶手段から読
み出すべき命令のアドレスに基づいて、第２の命令体系
の命令を、第１の命令体系の命令に変換する処理と、第
２の命令体系の命令をそのまま出力する処理とのいずれ
かを選択的に実行するための手段を含む。
【００３６】請求項１２に記載の発明によれば、請求項
１１に記載の発明の作用に加えて、第２の命令体系の命
令を第１の命令体系の命令に変換して読出すことが可能
であることに加え、第２の命令体系の命令をそのまま読
出すことも可能なので、第２の命令体系で記述されたプ
ログラムを他のメモリに転送したり、その内容を解析し
たりすることが可能になる。
１１に記載の発明の作用に加えて、第２の命令体系の命
令を第１の命令体系の命令に変換して読出すことが可能
であることに加え、第２の命令体系の命令をそのまま読
出すことも可能なので、第２の命令体系で記述されたプ
ログラムを他のメモリに転送したり、その内容を解析し
たりすることが可能になる。
【００３７】請求項１３に記載の発明にかかるトランス
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令記憶手段からの読出時にアドレス変換を
行なうためのアドレス変換手段をさらに含む。
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令記憶手段からの読出時にアドレス変換を
行なうためのアドレス変換手段をさらに含む。
【００３８】請求項１３に記載の発明によれば、請求項
１１に記載の発明の作用に加えて、命令変換時と、それ
以外のときとで、トランスレータ付命令メモリに関して
異なるメモリマップを使用することができる。
１１に記載の発明の作用に加えて、命令変換時と、それ
以外のときとで、トランスレータ付命令メモリに関して
異なるメモリマップを使用することができる。
【００３９】請求項１４に記載の発明にかかるトランス
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令トランスレータは、プロセッサが実行す
べき命令の、トランスレータ付命令メモリにおけるアド
レスを受けてトランスレータ付命令メモリから対応する
命令を読出し、読出された第２の命令体系の命令を第１
の命令体系の命令に変換する変換手段と、変換手段によ
り変換された後の第１の命令体系の命令を、トランスレ
ータ付命令メモリにおけるアドレスと関連付けて一時的
に保持するための保持手段と、プロセッサが実行すべき
命令のアドレスを受けて保持手段を探索し、保持手段に
当該アドレスの命令に対応する命令が保持されているか
否かの判定結果にしたがって、変換手段の出力する命令
と、保持手段に保持されていた、対応の第１の命令体系
の命令とを選択的にプロセッサに出力するための選択手
段とを含む。
レータ付命令メモリは、請求項１１に記載の発明の構成
に加えて、命令トランスレータは、プロセッサが実行す
べき命令の、トランスレータ付命令メモリにおけるアド
レスを受けてトランスレータ付命令メモリから対応する
命令を読出し、読出された第２の命令体系の命令を第１
の命令体系の命令に変換する変換手段と、変換手段によ
り変換された後の第１の命令体系の命令を、トランスレ
ータ付命令メモリにおけるアドレスと関連付けて一時的
に保持するための保持手段と、プロセッサが実行すべき
命令のアドレスを受けて保持手段を探索し、保持手段に
当該アドレスの命令に対応する命令が保持されているか
否かの判定結果にしたがって、変換手段の出力する命令
と、保持手段に保持されていた、対応の第１の命令体系
の命令とを選択的にプロセッサに出力するための選択手
段とを含む。
【００４０】請求項１４に記載の発明によれば請求項１
１に記載の発明の作用に加えて、第１の命令体系の命令
に変換された命令は保持手段に保持され、次に読出が行
なわれるときにその命令が保持手段に保持されていれ
ば、あらためて命令の変換を行なうことなく、保持手段
から対応の変換後の命令が出力されるので、命令記憶手
段へのアクセスと、変換とに要する時間が不要となり、
高速に変換後の命令を出力することができる。
１に記載の発明の作用に加えて、第１の命令体系の命令
に変換された命令は保持手段に保持され、次に読出が行
なわれるときにその命令が保持手段に保持されていれ
ば、あらためて命令の変換を行なうことなく、保持手段
から対応の変換後の命令が出力されるので、命令記憶手
段へのアクセスと、変換とに要する時間が不要となり、
高速に変換後の命令を出力することができる。
【００４１】請求項１５に記載の発明にかかるデータ処
理装置は、第１の命令体系の命令をネイティブ命令とし
て動作するプロセッサと、プロセッサが接続される信号
転送手段と、信号転送手段を介してプロセッサと相互接
続されるトランスレータ付命令メモリとを含み、トラン
スレータ付命令メモリは、プロセッサから信号転送手段
を介して転送される第２の命令体系の命令を記憶する命
令記憶手段と、命令記憶手段から出力される第２の命令
体系の命令を、第１の命令体系の命令に変換して信号転
送手段を介してプロセッサに与えるための命令トランス
レータとを含む。
理装置は、第１の命令体系の命令をネイティブ命令とし
て動作するプロセッサと、プロセッサが接続される信号
転送手段と、信号転送手段を介してプロセッサと相互接
続されるトランスレータ付命令メモリとを含み、トラン
スレータ付命令メモリは、プロセッサから信号転送手段
を介して転送される第２の命令体系の命令を記憶する命
令記憶手段と、命令記憶手段から出力される第２の命令
体系の命令を、第１の命令体系の命令に変換して信号転
送手段を介してプロセッサに与えるための命令トランス
レータとを含む。
【００４２】請求項１５に記載の発明によれば、プロセ
ッサにとって非ネイティブ命令である第２の命令体系の
命令を、プロセッサのネイティブ命令である第１の命令
体系の命令に変換する命令トランスレータが設けられて
いるので、プロセッサの構成を変更することなく、第２
の命令体系の命令で記述されたプログラムをこのプロセ
ッサで実行することが可能となる。
ッサにとって非ネイティブ命令である第２の命令体系の
命令を、プロセッサのネイティブ命令である第１の命令
体系の命令に変換する命令トランスレータが設けられて
いるので、プロセッサの構成を変更することなく、第２
の命令体系の命令で記述されたプログラムをこのプロセ
ッサで実行することが可能となる。
【００４３】請求項１６に記載の発明にかかるデータ処
理装置は、請求項１５に記載の発明の構成に加えて、さ
らに、信号転送手段によってプロセッサと相互接続され
る第２の命令メモリを含み、第２の命令メモリは、プロ
セッサから信号転送手段を介して転送される第１の命令
体系の命令を記憶する命令記憶手段と、プロセッサから
信号転送手段を介して与えられるアドレス信号に応答し
て、命令記憶手段から出力される第１の命令体系の命令
を、信号転送手段を介してプロセッサに与えるための命
令読出手段とを含む。
理装置は、請求項１５に記載の発明の構成に加えて、さ
らに、信号転送手段によってプロセッサと相互接続され
る第２の命令メモリを含み、第２の命令メモリは、プロ
セッサから信号転送手段を介して転送される第１の命令
体系の命令を記憶する命令記憶手段と、プロセッサから
信号転送手段を介して与えられるアドレス信号に応答し
て、命令記憶手段から出力される第１の命令体系の命令
を、信号転送手段を介してプロセッサに与えるための命
令読出手段とを含む。
【００４４】請求項１６に記載の発明によれば、請求項
１５に記載の発明の作用に加えて、第１の命令体系の命
令で記述されたプログラムも第２の命令メモリからプロ
セッサに転送して実行できるので、プロセッサ本体の変
更なしに非ネイティブ命令もネイティブ命令も区別なく
プロセッサでデコードし実行することができる。
１５に記載の発明の作用に加えて、第１の命令体系の命
令で記述されたプログラムも第２の命令メモリからプロ
セッサに転送して実行できるので、プロセッサ本体の変
更なしに非ネイティブ命令もネイティブ命令も区別なく
プロセッサでデコードし実行することができる。
【００４５】請求項１７に記載の発明にかかるデータ処
理装置は、請求項１６に記載の発明の構成に加えて、さ
らに、トランスレータ付命令メモリから読み出される命
令をプロセッサに転送するときの信号転送手段のウェイ
ト数が、第２の命令メモリから読み出される命令をプロ
セッサに転送するときの信号転送手段のウェイト数より
も多くなるように信号転送手段による転送を制御するた
めの転送制御手段を含む。
理装置は、請求項１６に記載の発明の構成に加えて、さ
らに、トランスレータ付命令メモリから読み出される命
令をプロセッサに転送するときの信号転送手段のウェイ
ト数が、第２の命令メモリから読み出される命令をプロ
セッサに転送するときの信号転送手段のウェイト数より
も多くなるように信号転送手段による転送を制御するた
めの転送制御手段を含む。
【００４６】請求項１７に記載の発明によれば、請求項
１６に記載の発明の作用に加えて、トランスレータ付命
令メモリから読み出される命令をプロセッサに転送する
ときのウェイト数が多いので、その間に非ネイティブ命
令からネイティブ命令への変換を行なうことができ、プ
ロセッサでは読出対象となった命令が非ネイティブ命令
の場合もネイティブ命令の場合も区別なくフェッチして
デコードすることができる。
１６に記載の発明の作用に加えて、トランスレータ付命
令メモリから読み出される命令をプロセッサに転送する
ときのウェイト数が多いので、その間に非ネイティブ命
令からネイティブ命令への変換を行なうことができ、プ
ロセッサでは読出対象となった命令が非ネイティブ命令
の場合もネイティブ命令の場合も区別なくフェッチして
デコードすることができる。
【００４７】請求項１８に記載の発明にかかるデータ処
理装置は、請求項１６に記載の発明の構成に加えて、さ
らに、信号転送手段によってプロセッサと相互接続され
る第３のトランスレータ付命令メモリを含み、第３のト
ランスレータ付命令メモリは、プロセッサから信号転送
手段を介して転送される、第２の命令体系とは異なる第
３の命令体系の命令を記憶する命令記憶手段と、プロセ
ッサから信号転送手段を介して与えられるアドレス信号
に応答して、命令記憶手段から出力される第３の命令体
系の命令を、第１の命令体系の命令に変換して信号転送
手段を介してプロセッサに与えるための命令読出手段と
を含む。
理装置は、請求項１６に記載の発明の構成に加えて、さ
らに、信号転送手段によってプロセッサと相互接続され
る第３のトランスレータ付命令メモリを含み、第３のト
ランスレータ付命令メモリは、プロセッサから信号転送
手段を介して転送される、第２の命令体系とは異なる第
３の命令体系の命令を記憶する命令記憶手段と、プロセ
ッサから信号転送手段を介して与えられるアドレス信号
に応答して、命令記憶手段から出力される第３の命令体
系の命令を、第１の命令体系の命令に変換して信号転送
手段を介してプロセッサに与えるための命令読出手段と
を含む。
【００４８】請求項１８に記載の発明によれば、請求項
１６に記載の発明の作用に加えて、トランスレータ付メ
モリおよび第３のトランスレータ付命令メモリは、それ
ぞれ異なる種類の非ネイティブ命令をネイティブ命令に
変換して信号転送手段に出力するので、プロセッサはど
ちらの非ネイティブ命令が変換された命令かを区別する
ことなく、非ネイティブ命令で記述されたプログラムを
ネイティブ命令を用いて実行できる。
１６に記載の発明の作用に加えて、トランスレータ付メ
モリおよび第３のトランスレータ付命令メモリは、それ
ぞれ異なる種類の非ネイティブ命令をネイティブ命令に
変換して信号転送手段に出力するので、プロセッサはど
ちらの非ネイティブ命令が変換された命令かを区別する
ことなく、非ネイティブ命令で記述されたプログラムを
ネイティブ命令を用いて実行できる。
【００４９】
【発明の実施の形態】図２を参照して、この発明の実施
の形態のデータ処理装置は、プロセッサ１０と、プロセ
ッサ１０に接続されたバス４０と、バス４０、ＲＥＡＤ
Ｙ信号線５０およびプロセッサ１０に接続されたバス制
御回路２０と、いずれもＲＥＡＤＹ信号線５０およびバ
ス４０に接続された、トランスレータ１４を有する圧縮
命令用のトランスレータ付メモリ２４、トランスレータ
１５を有するＪＡＶＡ命令用のトランスレータ付メモリ
２５およびトランスレータ１６を有する非ネイティブ命
令Ｘ用のトランスレータ付メモリ２６と、いずれもバス
４０に接続された、ネイティブ命令用ＲＡＭ２１、デー
タ用メモリ２２および、ネイティブ命令と、圧縮命令
と、ＪＡＶＡ命令と、非ネイティブ命令Ｘと、データと
を格納するＲＯＭ２３とを含む。
の形態のデータ処理装置は、プロセッサ１０と、プロセ
ッサ１０に接続されたバス４０と、バス４０、ＲＥＡＤ
Ｙ信号線５０およびプロセッサ１０に接続されたバス制
御回路２０と、いずれもＲＥＡＤＹ信号線５０およびバ
ス４０に接続された、トランスレータ１４を有する圧縮
命令用のトランスレータ付メモリ２４、トランスレータ
１５を有するＪＡＶＡ命令用のトランスレータ付メモリ
２５およびトランスレータ１６を有する非ネイティブ命
令Ｘ用のトランスレータ付メモリ２６と、いずれもバス
４０に接続された、ネイティブ命令用ＲＡＭ２１、デー
タ用メモリ２２および、ネイティブ命令と、圧縮命令
と、ＪＡＶＡ命令と、非ネイティブ命令Ｘと、データと
を格納するＲＯＭ２３とを含む。
【００５０】バス制御回路２０は、プロセッサ１０から
バス４０に出力されたアドレスをデコードしてネイティ
ブ命令用ＲＡＭ２１、データ用メモリ２２ 、ＲＯＭ２
３、圧縮命令用のトランスレータ付メモリ２４、ＪＡＶ
Ａ命令用のトランスレータ付メモリ２５および非ネイテ
ィブ命令Ｘ用のトランスレータ付メモリ２６に対してこ
れらのいずれかをアクティベイトするチップセレクト信
号ＣＳを出力する。バス制御回路２０はまた、トランス
レータ１４〜１６に対して、これらの命令変換機能を制
御する変換機能イネーブル信号ＴＥを出力してトランス
レータ１４〜トランスレータ１６に与える。またバス制
御回路２０は、トランスレータ１４〜１６からＲＥＡＤ
Ｙ信号線５０を介して与えられるＲＥＡＤＹ信号を受
け、バスサイクルの終了を示すＤＣ信号５１をプロセッ
サ１０に与える。
バス４０に出力されたアドレスをデコードしてネイティ
ブ命令用ＲＡＭ２１、データ用メモリ２２ 、ＲＯＭ２
３、圧縮命令用のトランスレータ付メモリ２４、ＪＡＶ
Ａ命令用のトランスレータ付メモリ２５および非ネイテ
ィブ命令Ｘ用のトランスレータ付メモリ２６に対してこ
れらのいずれかをアクティベイトするチップセレクト信
号ＣＳを出力する。バス制御回路２０はまた、トランス
レータ１４〜１６に対して、これらの命令変換機能を制
御する変換機能イネーブル信号ＴＥを出力してトランス
レータ１４〜トランスレータ１６に与える。またバス制
御回路２０は、トランスレータ１４〜１６からＲＥＡＤ
Ｙ信号線５０を介して与えられるＲＥＡＤＹ信号を受
け、バスサイクルの終了を示すＤＣ信号５１をプロセッ
サ１０に与える。
【００５１】図３を参照して、プロセッサ１０は、コア
１００と、命令キャッシュ１０１と、データキャッシュ
１０２と、バス４０およびＤＣ信号５１に接続されたバ
スインターフェイス部１０３と、これらを互いに接続す
る命令アドレスバス１０４および命令バス１０５と、コ
ア１００、命令キャッシュ１０１およびバスインターフ
ェイス部１０３を相互に接続してアドレスおよびデータ
を送信するためのデータアドレスバス１０６およびデー
タバス１０７とを含む。
１００と、命令キャッシュ１０１と、データキャッシュ
１０２と、バス４０およびＤＣ信号５１に接続されたバ
スインターフェイス部１０３と、これらを互いに接続す
る命令アドレスバス１０４および命令バス１０５と、コ
ア１００、命令キャッシュ１０１およびバスインターフ
ェイス部１０３を相互に接続してアドレスおよびデータ
を送信するためのデータアドレスバス１０６およびデー
タバス１０７とを含む。
【００５２】コア１００は、ＶＬＩＷ（Very Long Inst
ruction Word）型命令体系を有するプロセッサである。
コア１００は、命令バス１０５から入力されたＶＬＩＷ
命令をデコードするための命令デコーダ１１０と、命令
デコーダ１１０によってデコードされた命令を実行する
ためのメモリ演算部１３０および整数演算部１４０と、
メモリ演算部１３０および整数演算部１４０に複数のバ
スで接続されたレジスタファイル１２０とを含む。
ruction Word）型命令体系を有するプロセッサである。
コア１００は、命令バス１０５から入力されたＶＬＩＷ
命令をデコードするための命令デコーダ１１０と、命令
デコーダ１１０によってデコードされた命令を実行する
ためのメモリ演算部１３０および整数演算部１４０と、
メモリ演算部１３０および整数演算部１４０に複数のバ
スで接続されたレジスタファイル１２０とを含む。
【００５３】命令デコーダ１１０は二つのサブ命令デコ
ーダ１１１および１１２を含む。メモリ演算部１３０
は、アドレス演算器１３１、ＰＣ演算器１３２、シフタ
１３３およびＡＬＵ１３４などの演算器を含む。メモリ
演算部１３０は、サブ命令デコーダ１１１の出力にした
がい、メモリアクセス命令、ＰＣ制御命令、整数演算命
令などを実行するためのものである。整数演算部１４０
は、シフタ１４１、ＡＬＵ１４２、乗算器１４３および
アキュムレータ１４４を含む。整数演算部１４０は、サ
ブ命令デコーダ１１２の出力にしたがい整数演算命令を
実行するためのものである。メモリ演算部１３０および
整数演算部１４０は、２つのサブ命令を並列に実行する
場合と、それぞれ独立に１つのサブ命令を実行する場合
とがある。
ーダ１１１および１１２を含む。メモリ演算部１３０
は、アドレス演算器１３１、ＰＣ演算器１３２、シフタ
１３３およびＡＬＵ１３４などの演算器を含む。メモリ
演算部１３０は、サブ命令デコーダ１１１の出力にした
がい、メモリアクセス命令、ＰＣ制御命令、整数演算命
令などを実行するためのものである。整数演算部１４０
は、シフタ１４１、ＡＬＵ１４２、乗算器１４３および
アキュムレータ１４４を含む。整数演算部１４０は、サ
ブ命令デコーダ１１２の出力にしたがい整数演算命令を
実行するためのものである。メモリ演算部１３０および
整数演算部１４０は、２つのサブ命令を並列に実行する
場合と、それぞれ独立に１つのサブ命令を実行する場合
とがある。
【００５４】図４を参照して、プロセッサ１０が有する
レジスタファイル１２０は、６４本の汎用レジスタであ
るレジスタ１５０〜１５２、１６２、１６３ａ、および
１６３ｂを含む。プロセッサ１０はさらに、制御レジス
タ１７０〜１８０を含む。また、図３に示すアキュムレ
ータ１４４はアキュムレータ１４４ａおよびアキュムレ
ータ１４４ｂを含む。
レジスタファイル１２０は、６４本の汎用レジスタであ
るレジスタ１５０〜１５２、１６２、１６３ａ、および
１６３ｂを含む。プロセッサ１０はさらに、制御レジス
タ１７０〜１８０を含む。また、図３に示すアキュムレ
ータ１４４はアキュムレータ１４４ａおよびアキュムレ
ータ１４４ｂを含む。
【００５５】レジスタ１５０は常にゼロを保持するレジ
スタである。レジスタ１６２は非割込処理中のスタック
トップのデータを保持するためのものである。レジスタ
１６３ｂは非割込処理中のスタックポインタでスタック
トップのすぐ下のデータのアドレスを保持するためのも
のである。レジスタ１６３ａおよび１６３ｂは、ＰＳＷ
（プロセッサステータスワード）である制御レジスタ１
７０中にあるモードビットで切り替わり、割込処理中は
レジスタ１６３ａが使用され、非割込処理中はレジスタ
１６３ｂが使用される。
スタである。レジスタ１６２は非割込処理中のスタック
トップのデータを保持するためのものである。レジスタ
１６３ｂは非割込処理中のスタックポインタでスタック
トップのすぐ下のデータのアドレスを保持するためのも
のである。レジスタ１６３ａおよび１６３ｂは、ＰＳＷ
（プロセッサステータスワード）である制御レジスタ１
７０中にあるモードビットで切り替わり、割込処理中は
レジスタ１６３ａが使用され、非割込処理中はレジスタ
１６３ｂが使用される。
【００５６】制御レジスタ１７０〜１８０は、それぞれ
所定の要素のための専用のレジスタである。たとえば制
御レジスタ１７０はＰＳＷであって、演算により変化す
るフラグ、割込処理処理中か否か、割込マスク中か否
か、デバック中か否かなど、プロセッサ１０の動作モー
ドを示すモードビットを含む。制御レジスタ１７２はプ
ログラムカウンタ（ＰＣ）であり、現在実行中の命令の
アドレスを示す。制御レジスタ１７１および１７３は、
割込受付時、例外発生時、トラップ発生時にそれぞれ制
御レジスタ１７０および１７２の値をコピーして保持す
るためのものである。
所定の要素のための専用のレジスタである。たとえば制
御レジスタ１７０はＰＳＷであって、演算により変化す
るフラグ、割込処理処理中か否か、割込マスク中か否
か、デバック中か否かなど、プロセッサ１０の動作モー
ドを示すモードビットを含む。制御レジスタ１７２はプ
ログラムカウンタ（ＰＣ）であり、現在実行中の命令の
アドレスを示す。制御レジスタ１７１および１７３は、
割込受付時、例外発生時、トラップ発生時にそれぞれ制
御レジスタ１７０および１７２の値をコピーして保持す
るためのものである。
【００５７】アキュムレータ１４４ａおよび１４４ｂ
は、乗算結果、積和演算結果を保持するためのものであ
る。アキュムレータ１４４ａおよび１４４ｂはそれぞ
れ、汎用レジスタの２倍のビット長である６４ビットの
データを保持することができる。
は、乗算結果、積和演算結果を保持するためのものであ
る。アキュムレータ１４４ａおよび１４４ｂはそれぞ
れ、汎用レジスタの２倍のビット長である６４ビットの
データを保持することができる。
【００５８】図５を参照して、制御レジスタ１７０が保
持するＰＳＷは３２ビットであって、割込処理中か非割
込処理中かを示すモードビットであるＳＭビット１７０
ａと、割込許可中か割込禁止中かを示すＩＥビット１７
０ｂと、命令の実行条件を制御するＦ０ビット１７０ｃ
およびＦ１ビット１７０ｄとを含む。この他に制御レジ
スタ１７０は、ＲＰビット、ＭＤビット、Ｆ２〜Ｆ７の
各ビットを含む。これらの意味については図５に示す通
りである。
持するＰＳＷは３２ビットであって、割込処理中か非割
込処理中かを示すモードビットであるＳＭビット１７０
ａと、割込許可中か割込禁止中かを示すＩＥビット１７
０ｂと、命令の実行条件を制御するＦ０ビット１７０ｃ
およびＦ１ビット１７０ｄとを含む。この他に制御レジ
スタ１７０は、ＲＰビット、ＭＤビット、Ｆ２〜Ｆ７の
各ビットを含む。これらの意味については図５に示す通
りである。
【００５９】図６を参照して、プロセッサ１０は、命令
を以下のようにしてパイプライン処理する。プロセッサ
１０は、メモリ演算部１３０と整数演算部１４０とで行
なわれるサブ命令をそれぞれ実行するためのＭＵパイプ
１３９およびＩＵパイプ１４９を含む。これらパイプは
いずれも、命令フェッチステージ１９１、デコードおよ
びアドレス計算ステージ１９２、演算およびメモリアク
セスステージ１９３およびライトバックステージ１９４
からなる。
を以下のようにしてパイプライン処理する。プロセッサ
１０は、メモリ演算部１３０と整数演算部１４０とで行
なわれるサブ命令をそれぞれ実行するためのＭＵパイプ
１３９およびＩＵパイプ１４９を含む。これらパイプは
いずれも、命令フェッチステージ１９１、デコードおよ
びアドレス計算ステージ１９２、演算およびメモリアク
セスステージ１９３およびライトバックステージ１９４
からなる。
【００６０】命令フェッチステージ１９１は、命令をフ
ェッチして命令デコーダ１１０中の命令レジスタ１１３
に保持するステージである。デコードおよびアドレス計
算ステージ１９２では、この命令がサブ命令デコーダ１
１１、１１２でデコードされ、同時にレジスタファイル
１２０がアクセスされてオペランドおよびＰＣのアドレ
ス計算が行なわれる。演算およびメモリアクセスステー
ジ１９３では、整数演算およびデータメモリアクセス処
理が行なわれる。ライトバックステージ１９４では、演
算結果およびメモリからフェッチされたデータがレジス
タファイル１２０に再び書込まれる。
ェッチして命令デコーダ１１０中の命令レジスタ１１３
に保持するステージである。デコードおよびアドレス計
算ステージ１９２では、この命令がサブ命令デコーダ１
１１、１１２でデコードされ、同時にレジスタファイル
１２０がアクセスされてオペランドおよびＰＣのアドレ
ス計算が行なわれる。演算およびメモリアクセスステー
ジ１９３では、整数演算およびデータメモリアクセス処
理が行なわれる。ライトバックステージ１９４では、演
算結果およびメモリからフェッチされたデータがレジス
タファイル１２０に再び書込まれる。
【００６１】図７を参照して、プロセッサ１０の命令２
００は２ウェイのＶＬＩＷ型命令であり、図示されるよ
うなフォーマットを有する。すなわち、命令２００は、
各サブ命令の実行順序と長いサブ命令を定義するＦＭフ
ィールド２０１ａ、２０１ｂと、サブ命令を格納するＬ
コンテナ２０５およびＲコンテナ２０６と、各サブ命令
の実行条件を指定する条件フィールド２０３および２０
４とを含む。
００は２ウェイのＶＬＩＷ型命令であり、図示されるよ
うなフォーマットを有する。すなわち、命令２００は、
各サブ命令の実行順序と長いサブ命令を定義するＦＭフ
ィールド２０１ａ、２０１ｂと、サブ命令を格納するＬ
コンテナ２０５およびＲコンテナ２０６と、各サブ命令
の実行条件を指定する条件フィールド２０３および２０
４とを含む。
【００６２】条件フィールド２０３および２０４は、制
御レジスタ１７０であるＰＳＷ中のフラグＦ０およびＦ
１（Ｆ０ビット１７０ｃおよびＦ１ビット１７０ｄ）の
値に依存した条件を指定する。たとえば条件フィールド
２０３が「０００」のとき、Ｌコンテナ２０５に含まれ
るサブ命令は無条件に実行される。条件フィールド２０
４が「１０１」のとき、Ｒコンテナ２０６に含まれるサ
ブ命令はＦ０＝１かつＦ１＝１のとき実行され、フラグ
Ｆ０およびＦ１（Ｆ０ビット１７０ｃおよびＦ１ビット
１７０ｄ）がそれ以外の値をとる場合は無効化される。
御レジスタ１７０であるＰＳＷ中のフラグＦ０およびＦ
１（Ｆ０ビット１７０ｃおよびＦ１ビット１７０ｄ）の
値に依存した条件を指定する。たとえば条件フィールド
２０３が「０００」のとき、Ｌコンテナ２０５に含まれ
るサブ命令は無条件に実行される。条件フィールド２０
４が「１０１」のとき、Ｒコンテナ２０６に含まれるサ
ブ命令はＦ０＝１かつＦ１＝１のとき実行され、フラグ
Ｆ０およびＦ１（Ｆ０ビット１７０ｃおよびＦ１ビット
１７０ｄ）がそれ以外の値をとる場合は無効化される。
【００６３】ＦＭフィールド２０１ａおよび２０１ｂ
は、Ｌコンテナ２０５とＲコンテナ２０６とに含まれる
サブ命令を実行する場合の実行動作を指定する。実行動
作としては４つある。１番目は、Ｌコンテナ２０５とＲ
コンテナ２０６とに含まれるサブ命令を並列に実行する
動作である。２番目は、Ｌコンテナ２０５のサブ命令を
まず実行して次にＲコンテナ２０６のサブ命令を実行す
る動作である。３番目は２番目の動作の逆であり、Ｒコ
ンテナ２０６のサブ命令をまず実行して次にＬコンテナ
２０５のサブ命令を実行する動作である。４番目はＬコ
ンテナ２０５とＲコンテナ２０６とに分割して保持され
た１つの長いサブ命令を実行する動作である。すなわ
ち、ＦＭフィールド２０１ａおよびＦＭフィールド２０
１ｂの値によって、上述した４つの動作のいずれかが選
択される。
は、Ｌコンテナ２０５とＲコンテナ２０６とに含まれる
サブ命令を実行する場合の実行動作を指定する。実行動
作としては４つある。１番目は、Ｌコンテナ２０５とＲ
コンテナ２０６とに含まれるサブ命令を並列に実行する
動作である。２番目は、Ｌコンテナ２０５のサブ命令を
まず実行して次にＲコンテナ２０６のサブ命令を実行す
る動作である。３番目は２番目の動作の逆であり、Ｒコ
ンテナ２０６のサブ命令をまず実行して次にＬコンテナ
２０５のサブ命令を実行する動作である。４番目はＬコ
ンテナ２０５とＲコンテナ２０６とに分割して保持され
た１つの長いサブ命令を実行する動作である。すなわ
ち、ＦＭフィールド２０１ａおよびＦＭフィールド２０
１ｂの値によって、上述した４つの動作のいずれかが選
択される。
【００６４】図８を参照して、Ｌコンテナ２０５および
Ｒコンテナ２０６に保持されるサブ命令は以下のような
フォーマットを有する。サブ命令は２８ビット長の短い
命令と５４ビット長の長いサブ命令とに分類される。短
い命令は、フォーマット２１１〜２１７に示される７種
類のフォーマットを有する。短い命令フォーマットの概
略をいえば、ビット位置０−９で演算の種類が示され、
ビット位置１０−２７で最大３つのオペランドが指定さ
れる。長いサブ命令はフォーマット２１８に示されるよ
うにビット位置０−９で演算の種類が示され、ビット位
置１０−５３で３２ビット長の即値データを含む最大３
つのオペランドが指定される。なお、長いサブ命令の３
２ビットの即値はＶＬＩＷ命令ビット位置２６−３１、
３６−４３、および４６−６３に保持される。
Ｒコンテナ２０６に保持されるサブ命令は以下のような
フォーマットを有する。サブ命令は２８ビット長の短い
命令と５４ビット長の長いサブ命令とに分類される。短
い命令は、フォーマット２１１〜２１７に示される７種
類のフォーマットを有する。短い命令フォーマットの概
略をいえば、ビット位置０−９で演算の種類が示され、
ビット位置１０−２７で最大３つのオペランドが指定さ
れる。長いサブ命令はフォーマット２１８に示されるよ
うにビット位置０−９で演算の種類が示され、ビット位
置１０−５３で３２ビット長の即値データを含む最大３
つのオペランドが指定される。なお、長いサブ命令の３
２ビットの即値はＶＬＩＷ命令ビット位置２６−３１、
３６−４３、および４６−６３に保持される。
【００６５】フォーマット２１１は、メモリアクセス演
算（ロード／ストア演算）を行なうサブ命令のフォーマ
ットである。フォーマット２１２は汎用レジスタに保持
されたオペランド間の演算（ＯＰ演算）を行なうサブ命
令のフォーマットである。フォーマット２１３−２１７
は分岐演算を行なうサブ命令のフォーマットである。長
いサブ命令のフォーマット２１８は、上記した３種類の
演算全てに共通で使用される。
算（ロード／ストア演算）を行なうサブ命令のフォーマ
ットである。フォーマット２１２は汎用レジスタに保持
されたオペランド間の演算（ＯＰ演算）を行なうサブ命
令のフォーマットである。フォーマット２１３−２１７
は分岐演算を行なうサブ命令のフォーマットである。長
いサブ命令のフォーマット２１８は、上記した３種類の
演算全てに共通で使用される。
【００６６】サブ命令を図６に示すようにプロセッサ１
０でパイプライン処理する場合には、ＯＰ演算、ロード
／ストア演算、分岐演算のサブ命令はそれぞれ図９に示
す４段のパイプライン２２１−２２３によって示される
ように４段のパイプラインステージで実行される。
０でパイプライン処理する場合には、ＯＰ演算、ロード
／ストア演算、分岐演算のサブ命令はそれぞれ図９に示
す４段のパイプライン２２１−２２３によって示される
ように４段のパイプラインステージで実行される。
【００６７】ＦＭフィールド２０１ａおよび２０１ｂに
よりサブ命令の実行順序が指定されたときには、サブ命
令はＭＵパイプ１３９およびＩＵパイプ１４９によって
図１０に示すようにパイプライン処理される。ここで、
ストールステージ２３４−２３６は、ＦＭフィールド２
０１ａおよび２０１ｂの値にしたがってサブ命令に順序
をつけて実行する場合に、一方のサブ命令の実行を遅延
させるために挿入されるパイプラインステージである。
よりサブ命令の実行順序が指定されたときには、サブ命
令はＭＵパイプ１３９およびＩＵパイプ１４９によって
図１０に示すようにパイプライン処理される。ここで、
ストールステージ２３４−２３６は、ＦＭフィールド２
０１ａおよび２０１ｂの値にしたがってサブ命令に順序
をつけて実行する場合に、一方のサブ命令の実行を遅延
させるために挿入されるパイプラインステージである。
【００６８】次に、プロセッサ１０に対して定義された
サブ命令の一覧を示す。この一覧において、各サブ命令
のニーモニックを大文字で、その処理内容を各ニーモニ
ックの右側に、それぞれ示す。
サブ命令の一覧を示す。この一覧において、各サブ命令
のニーモニックを大文字で、その処理内容を各ニーモニ
ックの右側に、それぞれ示す。
【００６９】 ロード／ストア命令 LDB 符号拡張してレジスタに１バイトをロード LDBU ゼロ拡張してレジスタに１バイトをロード LDH 符号拡張してレジスタに半ワードをロード LDHH レジスタ上位に半ワードをロード LDHU ゼロ拡張してレジスタに半ワードをロード LDW レジスタに１ワードをロード LD2W ２つのレジスタに２ワードをロード LD4BH 符号拡張して４つの半ワードレジスタに４つのバイト をロード LD4BHU ゼロ拡張して４つの半ワードレジスタに４つのバイト をロード LD2H ２つのレジスタに２つの半ワードをロード STB レジスタから１バイトをストア STH レジスタから半ワードをストア STHH レジスタ上位から半ワードをストア STW レジスタから１ワードをストア ST2W レジスタから２ワードをストア ST4HB ４つの半ワードレジスタから４つのバイトをストア ST2H ２つのレジスタから２半ワードをストア MODDEC ５ビット即値によってレジスタ値をデクリメント MODINC ５ビット即値によってレジスタ値をインクリメント 転送命令 MVFSYS 制御レジスタから汎用レジスタに転送 MVTSYS 汎用レジスタから制御レジスタに転送 MVFACC アキュムレータから１ワードを転送 MVTACC ２つの汎用レジスタから２ワードをアキュムレータに 転送 比較命令 CMPcc 比較 cc= EQ(000),NE(001),GT(010),GE(011),LT(100), LE(101),PS-both positive(110), NG-both neg ative(111) CMPUcc 符号なし比較 cc=GT(010),GE(011),LT(100),LE(101) 算術演算命令 ABS 絶対値 ADD 加算 ADDC キャリー付加算 ADDHppp 半ワード加算 ppp=LLL(000),LLH(001),LHL(010),LHH(011), HLL(100),HLH(101),HHL(110),HHH(111) ADDS 第３オペランドの符号をレジスタRbに加算 ADDS2H ２つの半ワードに符号を加算 ADD2H ２対の半ワードを加算 AVG 正の無限大方向の丸めによる平均 AVG2H 正の無限大方向の丸めにより２対の半ワードを平均 JOINpp ２つの半ワードをジョイン pp=LL(00),LH(01),HL(10),HH(11) SUB 減算 SUBB ボロー付の減算 SUBHppp 半ワードの減算 ppp=LLL(000),LLH(001),LHL(010),LHH(011), HLL(100),HLH(101),HHL(110),HHH(111) SUB2H ２対の半ワードの減算 論理演算命令 AND 論理AND OR 論理OR NOT 論理NOT XOR 排他的論理OR ANDFG フラグの論理AND ORFG フラグの論理OR NOTFG フラグの論理NOT XORFG フラグの排他的論理OR シフト演算命令 SRA 右に算術シフト SRAHp 右に半ワードを算術シフト p=L(0),H(1) SRA2H ２つの半ワードを右に算術シフト SRC レジスタを連接して右にシフト SRL 右に論理シフト SRLHp 半ワードを右に論理シフト p=L(0),H(1) SRL2H ２つの半ワードを右に論理シフト ROT 右ローテイト ROT2H ２つの半ワードを右ローテイト ビット演算命令 BCLR ビットをクリア BNOT ビットを反転 BSET ビットをセット BTST ビットをテスト 分岐命令 BRA 分岐 BRATZR ゼロなら分岐 BRATNZ ゼロでなければ分岐 BSR サブルーチンに分岐 BSRTZR ゼロならサブルーチンに分岐 BSRTNZ ゼロでなければサブルーチンに分岐 DBRA 遅延分岐 DBRAI 即値付遅延分岐 DBSR サブルーチンへの遅延分岐 DBSRI サブルーチンへの即値付遅延分岐 DJMP 遅延ジャンプ DJMPI 即値付遅延分岐 DJSR サブルーチンへの遅延ジャンプ DJSRI サブルーチンへの即値付遅延ジャンプ JMP ジャンプ JMPTZR ゼロならジャンプ JMPTNZ ゼロでなければジャンプ JSR サブルーチンに分岐 JSRTZR ゼロならサブルーチンにジャンプ JSRTNZ ゼロでなければサブルーチンにジャンプ NOP ノーオペレーション OS関連命令 TRAP トラップ REIT 例外、割込およびトラップからの復帰 DSP算術演算命令 MUL 乗算 MULX 拡張精度の乗算 MULXS 拡張精度での乗算および左へのシフト MULX2H 拡張精度で２対の半ワードを乗算 MULHXpp 拡張精度で２つの半ワードを乗算 pp=LL(00),LH(01),HL(10),HH(11) MUL2H ２対の半ワードを乗算 MACd 乗算および加算 (d=0,1) MACSd 乗算、左１ビットシフト、加算 (d=0,1) MSUBd 乗算および減算 (d=0,1) MSUBSd 乗算、左１ビットシフト、減算 (d=0,1) SAT サチュレート SATHH ワードオペランドを上位半ワードにサチュレート SAHL ワードオペランドを下位半ワードにサチュレート SATZ 正数にサチュレート SATZ2H ２つの半ワードを正数にサチュレート SAT2H ２つの半ワードオペランドをサチュレート 繰返し命令 REPEAT １ブロックの命令を繰返す REPEATI １ブロックの命令を即値付繰返す デバッガサポート命令 DBT デバッグトラップ RTD デバッグ割込およびトラップからの復帰 図１１に、図２に示すプロセッサ１０がバス４０を介し
てネイティブ命令用ＲＡＭ２１、データ用メモリ２２、
ＲＯＭ２３、圧縮命令用のトランスレータ付メモリ２
４、ＪＡＶＡ命令用のトランスレータ付メモリ２５およ
び非ネイティブ命令Ｘ用のトランスレータ付メモリ２６
をアクセスする場合のアドレスマップを示す。図１１に
示されるように、ネイティブ命令用ＲＡＭ２１、データ
用メモリ２２およびＲＯＭ２３はそれぞれ、ネイティブ
命令用アドレス領域１２１、データメモリ用アドレス領
域１２２およびＲＯＭ用アドレス領域１２３にマップさ
れる。圧縮命令用のトランスレータ付メモリ２４、ＪＡ
ＶＡ命令用のトランスレータ付メモリ２５および非ネイ
ティブ命令Ｘ用のトランスレータ付メモリ２６はそれぞ
れ、命令コードの変換を行なわずにリードライトする場
合には圧縮命令（直結）用アドレス領域１２４ａ、ＪＡ
ＶＡ命令用（直結）アドレス領域１２５ａおよび非ネイ
ティブ命令Ｘ（直結）用アドレス領域１２６ａにマップ
される。圧縮命令用のトランスレータ付メモリ２４、Ｊ
ＡＶＡ命令用のトランスレータ付メモリ２５および非ネ
イティブ命令Ｘ用のトランスレータ付メモリ２６は、命
令コードの変換を伴ってリードする場合にはそれぞれ圧
縮命令用領域（トランスレータ経由）１２４ｂ、ＪＡＶ
Ａ命令（トランスレータ経由）用アドレス領域１２５
ｂ、およびアドレス領域１２６ｂにそれぞれマップされ
る。
てネイティブ命令用ＲＡＭ２１、データ用メモリ２２、
ＲＯＭ２３、圧縮命令用のトランスレータ付メモリ２
４、ＪＡＶＡ命令用のトランスレータ付メモリ２５およ
び非ネイティブ命令Ｘ用のトランスレータ付メモリ２６
をアクセスする場合のアドレスマップを示す。図１１に
示されるように、ネイティブ命令用ＲＡＭ２１、データ
用メモリ２２およびＲＯＭ２３はそれぞれ、ネイティブ
命令用アドレス領域１２１、データメモリ用アドレス領
域１２２およびＲＯＭ用アドレス領域１２３にマップさ
れる。圧縮命令用のトランスレータ付メモリ２４、ＪＡ
ＶＡ命令用のトランスレータ付メモリ２５および非ネイ
ティブ命令Ｘ用のトランスレータ付メモリ２６はそれぞ
れ、命令コードの変換を行なわずにリードライトする場
合には圧縮命令（直結）用アドレス領域１２４ａ、ＪＡ
ＶＡ命令用（直結）アドレス領域１２５ａおよび非ネイ
ティブ命令Ｘ（直結）用アドレス領域１２６ａにマップ
される。圧縮命令用のトランスレータ付メモリ２４、Ｊ
ＡＶＡ命令用のトランスレータ付メモリ２５および非ネ
イティブ命令Ｘ用のトランスレータ付メモリ２６は、命
令コードの変換を伴ってリードする場合にはそれぞれ圧
縮命令用領域（トランスレータ経由）１２４ｂ、ＪＡＶ
Ａ命令（トランスレータ経由）用アドレス領域１２５
ｂ、およびアドレス領域１２６ｂにそれぞれマップされ
る。
【００７０】図１２を参照して、圧縮命令用のトランス
レータ付メモリ２４は、トランスレータ１４と圧縮命令
用ＲＡＭ２４５とを含む。トランスレータ１４はトラン
スレーション回路２４３と、入力された値を１ビット右
シフトして１／２の値としてアドレス線２５３に出力す
るためのアドレス変換器２４１と、ＴＥ信号線２５０上
の変換機能イネーブル信号ＴＥが命令の伸張を指示して
いる場合に、アドレス線２５３を選択して値が１／２に
されたアドレスを選択し、それ以外の場合にはアドレス
線２５２の値を選択して、圧縮命令用ＲＡＭ２４５とト
ランスレーション回路２４３とに与えるためのＭＵＸ２
４２と、圧縮命令用ＲＡＭ２４５へデータ線２５９から
命令を書込むか、読出すかを指定するＲ／Ｗ信号２５１
とアドレス線２５２上のアドレスとに基づいて、圧縮命
令用ＲＡＭ２４５に対して書込みがあると、トランスレ
ーション回路２４３中にあるキャッシュメモリの、アド
レス線２５２上のアドレスに対応するエントリを無効化
することを指示する制御信号２５７ａを出力してトラン
スレーション回路２４３に与えるための書込検出回路２
４６とを含む。制御信号２５７ａがアサートされると、
トランスレーション回路２４３はそのときのアドレス線
２５４上のアドレスを見て、対応するキャッシュのエン
トリを無効化する。これにより、圧縮命令用ＲＡＭ２４
５の古い内容に基づく古い変換結果がキャッシュから読
出されることを防ぐ。また、アドレス変換器２４１によ
り、圧縮命令用のトランスレータ付メモリ２４へのアク
セスアドレスが変更される。
レータ付メモリ２４は、トランスレータ１４と圧縮命令
用ＲＡＭ２４５とを含む。トランスレータ１４はトラン
スレーション回路２４３と、入力された値を１ビット右
シフトして１／２の値としてアドレス線２５３に出力す
るためのアドレス変換器２４１と、ＴＥ信号線２５０上
の変換機能イネーブル信号ＴＥが命令の伸張を指示して
いる場合に、アドレス線２５３を選択して値が１／２に
されたアドレスを選択し、それ以外の場合にはアドレス
線２５２の値を選択して、圧縮命令用ＲＡＭ２４５とト
ランスレーション回路２４３とに与えるためのＭＵＸ２
４２と、圧縮命令用ＲＡＭ２４５へデータ線２５９から
命令を書込むか、読出すかを指定するＲ／Ｗ信号２５１
とアドレス線２５２上のアドレスとに基づいて、圧縮命
令用ＲＡＭ２４５に対して書込みがあると、トランスレ
ーション回路２４３中にあるキャッシュメモリの、アド
レス線２５２上のアドレスに対応するエントリを無効化
することを指示する制御信号２５７ａを出力してトラン
スレーション回路２４３に与えるための書込検出回路２
４６とを含む。制御信号２５７ａがアサートされると、
トランスレーション回路２４３はそのときのアドレス線
２５４上のアドレスを見て、対応するキャッシュのエン
トリを無効化する。これにより、圧縮命令用ＲＡＭ２４
５の古い内容に基づく古い変換結果がキャッシュから読
出されることを防ぐ。また、アドレス変換器２４１によ
り、圧縮命令用のトランスレータ付メモリ２４へのアク
セスアドレスが変更される。
【００７１】圧縮命令用のトランスレータ付メモリ２４
はさらに、圧縮命令用のトランスレータ付メモリ２４
から命令コードを読出す場合に、圧縮命令用ＲＡＭ２４
５から命令コード出力線２５７に出力された命令コード
をそのままデータ線２５９へ出力するか、それをトラン
スレーション回路２４３で伸張した後の命令コードを伸
張後命令コード出力線２５８からデータ線２５９へ出力
するかのいずれか一方を選択するためのＭＵＸ２４４を
含む。トランスレーション回路２４３はまた、伸張後の
命令コードを出力するタイミングをバス制御回路２０へ
のＲＥＡＤＹ信号線５０に与えるための、トライステー
ト信号であるＲＥＡＤＹ信号をＲＥＡＤＹ信号線２５６
上に出力する。
はさらに、圧縮命令用のトランスレータ付メモリ２４
から命令コードを読出す場合に、圧縮命令用ＲＡＭ２４
５から命令コード出力線２５７に出力された命令コード
をそのままデータ線２５９へ出力するか、それをトラン
スレーション回路２４３で伸張した後の命令コードを伸
張後命令コード出力線２５８からデータ線２５９へ出力
するかのいずれか一方を選択するためのＭＵＸ２４４を
含む。トランスレーション回路２４３はまた、伸張後の
命令コードを出力するタイミングをバス制御回路２０へ
のＲＥＡＤＹ信号線５０に与えるための、トライステー
ト信号であるＲＥＡＤＹ信号をＲＥＡＤＹ信号線２５６
上に出力する。
【００７２】プロセッサ１０から見ると、 圧縮命令用
のトランスレータ付メモリ２４のアドレスは圧縮命令
（直結）用アドレス領域１２４ａと圧縮命令用領域（ト
ランスレータ経由）１２４ｂとからなる。圧縮命令（直
結）用アドレス領域１２４ａで圧縮命令用のトランスレ
ータ付メモリ２４をアクセスする場合、６４ｋBの空間
の全バイト位置に有効なメモリがある。一方、圧縮命令
用領域（トランスレータ経由）１２４ｂで圧縮命令用の
トランスレータ付メモリ２４をアクセスする場合、１２
８ｋBの空間のアラインされた各８バイトの上位４バイ
トには有効なメモリがあるが、下位４バイトには有効な
メモリは存在しない。圧縮命令用のトランスレータ付メ
モリ２４では、もともと８バイトのＶＬＩＷ命令の中の
２つのサブ命令を、アドレスを変えずにそれぞれ２バイ
トに圧縮して保存しているためである。プロセッサ１０
がたとえばアドレスＨ’２００２０１００から圧縮され
たＶＬＩＷ命令をフェッチして実行するとき、圧縮命令
用のトランスレータ付メモリ２４からは２バイトの命令
２つが１つの８バイトのＶＬＩＷ命令に伸張されて出力
され、プロセッサ１０ではＰＣ値を８バイト進めてアド
レスＨ’２００２０１０８から次の命令をフェッチして
実行する。
のトランスレータ付メモリ２４のアドレスは圧縮命令
（直結）用アドレス領域１２４ａと圧縮命令用領域（ト
ランスレータ経由）１２４ｂとからなる。圧縮命令（直
結）用アドレス領域１２４ａで圧縮命令用のトランスレ
ータ付メモリ２４をアクセスする場合、６４ｋBの空間
の全バイト位置に有効なメモリがある。一方、圧縮命令
用領域（トランスレータ経由）１２４ｂで圧縮命令用の
トランスレータ付メモリ２４をアクセスする場合、１２
８ｋBの空間のアラインされた各８バイトの上位４バイ
トには有効なメモリがあるが、下位４バイトには有効な
メモリは存在しない。圧縮命令用のトランスレータ付メ
モリ２４では、もともと８バイトのＶＬＩＷ命令の中の
２つのサブ命令を、アドレスを変えずにそれぞれ２バイ
トに圧縮して保存しているためである。プロセッサ１０
がたとえばアドレスＨ’２００２０１００から圧縮され
たＶＬＩＷ命令をフェッチして実行するとき、圧縮命令
用のトランスレータ付メモリ２４からは２バイトの命令
２つが１つの８バイトのＶＬＩＷ命令に伸張されて出力
され、プロセッサ１０ではＰＣ値を８バイト進めてアド
レスＨ’２００２０１０８から次の命令をフェッチして
実行する。
【００７３】図１３を参照して、トランスレーション回
路２４３は、アドレス線２５４から与えられるアドレス
に対応する伸張後の命令を保持している場合には伸張後
のＶＬＩＷ命令を出力線３５９に出力し、あわせてキャ
ッシュヒット信号線３５７上のキャッシュヒット信号を
アサートするキャッシュメモリ３５４と、命令コード出
力線２５７から入力された２つの命令を８バイトのＶＬ
ＩＷ命令に伸張して出力線３６０に出力し、あわせて命
令の伸張が終了したタイミングを示す信号をタイミング
信号線３５８に出力するための命令コード伸張部３５０
と、キャッシュメモリ３５４からの出力線３５９と命令
コード伸張部３５０からの出力線３６０との一方を選択
して出力するためのＭＵＸ３５６と、キャッシュメモリ
３５４からのキャッシュヒット信号線３５７と命令コー
ド伸張部３５０からのタイミング信号線３５８との論理
和を出力するためのＯＲ回路３５５とを含む。命令コー
ド伸張部３５０は、アドレス線２５４上のアドレスに基
づいて、命令コード出力線２５７から入力された２つの
圧縮された命令の一方を選択して出力するためのＭＵＸ
３５１と、ＭＵＸ３５１の出力する命令を伸張する伸張
器３５２とを含む。
路２４３は、アドレス線２５４から与えられるアドレス
に対応する伸張後の命令を保持している場合には伸張後
のＶＬＩＷ命令を出力線３５９に出力し、あわせてキャ
ッシュヒット信号線３５７上のキャッシュヒット信号を
アサートするキャッシュメモリ３５４と、命令コード出
力線２５７から入力された２つの命令を８バイトのＶＬ
ＩＷ命令に伸張して出力線３６０に出力し、あわせて命
令の伸張が終了したタイミングを示す信号をタイミング
信号線３５８に出力するための命令コード伸張部３５０
と、キャッシュメモリ３５４からの出力線３５９と命令
コード伸張部３５０からの出力線３６０との一方を選択
して出力するためのＭＵＸ３５６と、キャッシュメモリ
３５４からのキャッシュヒット信号線３５７と命令コー
ド伸張部３５０からのタイミング信号線３５８との論理
和を出力するためのＯＲ回路３５５とを含む。命令コー
ド伸張部３５０は、アドレス線２５４上のアドレスに基
づいて、命令コード出力線２５７から入力された２つの
圧縮された命令の一方を選択して出力するためのＭＵＸ
３５１と、ＭＵＸ３５１の出力する命令を伸張する伸張
器３５２とを含む。
【００７４】アドレス線２５４から入力されたアドレス
はキャッシュメモリ３５４ と命令コード伸張部３５０
とへ入力される。キャッシュメモリ３５４は後述するよ
うに１エントリが８バイトで容量２ｋＢの２ウェイセッ
トアソシアティブキャッシュである。キャッシュメモリ
３５４は、入力されたアドレスと同一アドレスの命令が
過去に伸張されて保持されているか否かを調べ、保持さ
れている場合には伸張後のＶＬＩＷ命令を出力線３５９
に出力するとともに、キャッシュメモリ３５４がヒット
したことを示すためにキャッシュヒット信号線３５７上
のキャッシュヒット信号をアサートする。このキャッシ
ュヒット信号はＯＲ回路３５５を経てＲＥＡＤＹ信号線
２５６上のＲＥＡＤＹ信号をアサートする。このとき、
ＭＵＸ３５６は出力線３５９上の出力を選択してキャッ
シュメモリ３５４から出力された伸張後のＶＬＩＷ命令
をデータ線２５９上に出力する。
はキャッシュメモリ３５４ と命令コード伸張部３５０
とへ入力される。キャッシュメモリ３５４は後述するよ
うに１エントリが８バイトで容量２ｋＢの２ウェイセッ
トアソシアティブキャッシュである。キャッシュメモリ
３５４は、入力されたアドレスと同一アドレスの命令が
過去に伸張されて保持されているか否かを調べ、保持さ
れている場合には伸張後のＶＬＩＷ命令を出力線３５９
に出力するとともに、キャッシュメモリ３５４がヒット
したことを示すためにキャッシュヒット信号線３５７上
のキャッシュヒット信号をアサートする。このキャッシ
ュヒット信号はＯＲ回路３５５を経てＲＥＡＤＹ信号線
２５６上のＲＥＡＤＹ信号をアサートする。このとき、
ＭＵＸ３５６は出力線３５９上の出力を選択してキャッ
シュメモリ３５４から出力された伸張後のＶＬＩＷ命令
をデータ線２５９上に出力する。
【００７５】一方、キャッシュメモリ３５４がミスした
ときには、命令コード伸張部３５０から出力線３６０に
出力された伸張後の８バイトのＶＬＩＷ命令がＭＵＸ３
５６によって選択され、データ線２５９に出力される。
このとき、データ線２５９に出力された伸張後の命令コ
ードは、キャッシュメモリ３５４にも転送され、対応す
るエントリに書込まれる。伸張器３５２での命令の伸張
が終了したタイミングで、タイミング信号線３５８上の
タイミング信号がアサートされる。このタイミング信号
は、ＯＲ回路３５５を経てＲＥＡＤＹ信号線２５６上の
ＲＥＡＤＹ信号をアサートする。
ときには、命令コード伸張部３５０から出力線３６０に
出力された伸張後の８バイトのＶＬＩＷ命令がＭＵＸ３
５６によって選択され、データ線２５９に出力される。
このとき、データ線２５９に出力された伸張後の命令コ
ードは、キャッシュメモリ３５４にも転送され、対応す
るエントリに書込まれる。伸張器３５２での命令の伸張
が終了したタイミングで、タイミング信号線３５８上の
タイミング信号がアサートされる。このタイミング信号
は、ＯＲ回路３５５を経てＲＥＡＤＹ信号線２５６上の
ＲＥＡＤＹ信号をアサートする。
【００７６】図１４に、キャッシュメモリ３５４の詳細
を示す。図１４に示されるようにキャッシュメモリ３５
４は２ウェイセットアソシアティブキャッシュであっ
て、アドレス線２５４のうちの下位７ビットをインデッ
クスとして、各ウェイに保持されているタグおよび命令
コードをインデックスに基づいてサーチし、一致するタ
グがあるか否かを判定する。一致するタグがある場合に
は一致信号がそのウェイから出力される。この一致信号
がＯＲ回路を経てキャッシュヒット信号線３５７上にキ
ャッシュヒット信号として出力される。一方、このと
き、２つのウェイの、アドレス線２５４のインデックス
により示されるエントリからは対応の命令コード（６４
ビット）が出力され、一致信号に基づいてそのうちの一
つが選択され出力バッファを経て出力線３５９上に出力
される。
を示す。図１４に示されるようにキャッシュメモリ３５
４は２ウェイセットアソシアティブキャッシュであっ
て、アドレス線２５４のうちの下位７ビットをインデッ
クスとして、各ウェイに保持されているタグおよび命令
コードをインデックスに基づいてサーチし、一致するタ
グがあるか否かを判定する。一致するタグがある場合に
は一致信号がそのウェイから出力される。この一致信号
がＯＲ回路を経てキャッシュヒット信号線３５７上にキ
ャッシュヒット信号として出力される。一方、このと
き、２つのウェイの、アドレス線２５４のインデックス
により示されるエントリからは対応の命令コード（６４
ビット）が出力され、一致信号に基づいてそのうちの一
つが選択され出力バッファを経て出力線３５９上に出力
される。
【００７７】図１５に、プロセッサ１０が圧縮命令用の
トランスレータ付メモリ２４ をアクセスして命令をフ
ェッチするときのバス４０、ＲＥＡＤＹ信号線５０、Ｄ
Ｃ信号５１の信号変化を説明するタイミングチャートを
示す。図１５を参照して、キャッシュメモリ３５４がヒ
ットしたとき、ＲＥＡＤＹ信号線５０上のＲＥＡＤＹ信
号がバスサイクル開始後１クロック後にアサートされ、
バスサイクル開始の２クロック後にバス制御回路２０か
らＤＣ信号５１によりバスサイクル終了がプロセッサ１
０に通知される。また、キャッシュメモリ３５４に保持
されていた伸張後のＶＬＩＷ命令の命令コードがバスサ
イクル開始後１．５クロック後に圧縮命令用のトランス
レータ付メモリ２４からデータ線２５９を経由してバス
４０に出力され、ＤＣ信号５１のサンプリングタイミン
グと同じバスサイクル開始後２クロック後にプロセッサ
１０に取込まれる。
トランスレータ付メモリ２４ をアクセスして命令をフ
ェッチするときのバス４０、ＲＥＡＤＹ信号線５０、Ｄ
Ｃ信号５１の信号変化を説明するタイミングチャートを
示す。図１５を参照して、キャッシュメモリ３５４がヒ
ットしたとき、ＲＥＡＤＹ信号線５０上のＲＥＡＤＹ信
号がバスサイクル開始後１クロック後にアサートされ、
バスサイクル開始の２クロック後にバス制御回路２０か
らＤＣ信号５１によりバスサイクル終了がプロセッサ１
０に通知される。また、キャッシュメモリ３５４に保持
されていた伸張後のＶＬＩＷ命令の命令コードがバスサ
イクル開始後１．５クロック後に圧縮命令用のトランス
レータ付メモリ２４からデータ線２５９を経由してバス
４０に出力され、ＤＣ信号５１のサンプリングタイミン
グと同じバスサイクル開始後２クロック後にプロセッサ
１０に取込まれる。
【００７８】一方、キャッシュメモリ３５４がミスした
ときには、ＲＥＡＤＹ信号線５０がバスサイクル開始後
１クロック後に一度ネゲートされ、バスサイクル開始後
の３クロック後にアサートされる。これによりバスサイ
クル開始の２および３クロック後はバス制御回路２０か
らバスサイクルにウェイトサイクル５２および５３を挿
入することがＤＣ信号５１によりプロセッサ１０に通知
される。バスサイクル開始の４クロック後にバス制御回
路２０からＤＣ信号５１によりバスサイクル終了がプロ
セッサ１０に通知される。また、 命令コード伸張部３
５０ により伸張されたＶＬＩＷ命令の命令コードがバ
スサイクル開始３．５クロック後に圧縮命令用のトラン
スレータ付メモリ２４からデータ線２５９ 経由でバス
４０に出力され、ＤＣ信号５１のサンプリングタイミン
グと同じくバスサイクル開始後４クロック後にプロセッ
サ１０に取込まれる。
ときには、ＲＥＡＤＹ信号線５０がバスサイクル開始後
１クロック後に一度ネゲートされ、バスサイクル開始後
の３クロック後にアサートされる。これによりバスサイ
クル開始の２および３クロック後はバス制御回路２０か
らバスサイクルにウェイトサイクル５２および５３を挿
入することがＤＣ信号５１によりプロセッサ１０に通知
される。バスサイクル開始の４クロック後にバス制御回
路２０からＤＣ信号５１によりバスサイクル終了がプロ
セッサ１０に通知される。また、 命令コード伸張部３
５０ により伸張されたＶＬＩＷ命令の命令コードがバ
スサイクル開始３．５クロック後に圧縮命令用のトラン
スレータ付メモリ２４からデータ線２５９ 経由でバス
４０に出力され、ＤＣ信号５１のサンプリングタイミン
グと同じくバスサイクル開始後４クロック後にプロセッ
サ１０に取込まれる。
【００７９】図１６に、１つの４バイト境界にある圧縮
された二つの命令３０５、３０６が伸張後のＶＬＩＷ命
令のサブ命令のフィールドと他のフィールドとにどのよ
うに対応するかを示す。図１６を参照して、圧縮された
命令３０５および命令３０６との実行順序に関して、そ
のアドレス位置により論理的にまず命令３０５が実行さ
れ、次に命令３０６が実行される。伸張器３５２は、命
令３０５と命令３０６との内容に依存して、プロセッサ
１０の命令３０５に対するサブ命令をＬコンテナ２０５
またはＲコンテナ２０６のフィールドに発生し、残った
コンテナに命令３０６に対応するサブ命令を発生する。
つまり、２つの命令から１つの命令が発生される。ＦＭ
フィールド２０１ａおよび２０１ｂは命令３０５と命令
３０６とのオペランドに依存関係がなくかつプロセッサ
１０で２つの命令が並列実行可能なときは「００」とな
る。オペランドに依存関係があるか、またはプロセッサ
１０のハードウェア構成上並列実行不可能な場合、命令
３０５に対応する命令がＬコンテナ２０５に入るときは
「１０」、Ｒコンテナ２０６に入るとき「０１」の値と
なる。
された二つの命令３０５、３０６が伸張後のＶＬＩＷ命
令のサブ命令のフィールドと他のフィールドとにどのよ
うに対応するかを示す。図１６を参照して、圧縮された
命令３０５および命令３０６との実行順序に関して、そ
のアドレス位置により論理的にまず命令３０５が実行さ
れ、次に命令３０６が実行される。伸張器３５２は、命
令３０５と命令３０６との内容に依存して、プロセッサ
１０の命令３０５に対するサブ命令をＬコンテナ２０５
またはＲコンテナ２０６のフィールドに発生し、残った
コンテナに命令３０６に対応するサブ命令を発生する。
つまり、２つの命令から１つの命令が発生される。ＦＭ
フィールド２０１ａおよび２０１ｂは命令３０５と命令
３０６とのオペランドに依存関係がなくかつプロセッサ
１０で２つの命令が並列実行可能なときは「００」とな
る。オペランドに依存関係があるか、またはプロセッサ
１０のハードウェア構成上並列実行不可能な場合、命令
３０５に対応する命令がＬコンテナ２０５に入るときは
「１０」、Ｒコンテナ２０６に入るとき「０１」の値と
なる。
【００８０】条件フィールド２０３および２０４はそれ
ぞれ、命令３０５および命令３０６が条件分岐命令ＢＲ
ＡＴか、条件分岐命令ＢＲＡＦか、それ以外の命令かに
したがって「０００」、「００１」および「０１０」の
値となる。
ぞれ、命令３０５および命令３０６が条件分岐命令ＢＲ
ＡＴか、条件分岐命令ＢＲＡＦか、それ以外の命令かに
したがって「０００」、「００１」および「０１０」の
値となる。
【００８１】図１７〜図２０に、圧縮された命令がサブ
命令に伸張されるときの命令ビットパターンの対応例を
示す。図１７bに示す。「Add Ra, Rc」命令が伸張され
るとサブ命令「ADD, Rx, Ry, Rz」となる。９ビットの
オペコード３１１は異なる９ビットのオペコード３２１
に変換される。４ビットのレジスタ番号Ｒａ３１２は上
位に「１１」を付加してレジスタ番号Ｒｘ３２２および
レジスタ番号Ｒｙ３２３ に変換される。同様に４ビッ
トのレジスタ番号Ｒｃ３１４はレジスタ番号Ｒｚ３２４
に変換される。
命令に伸張されるときの命令ビットパターンの対応例を
示す。図１７bに示す。「Add Ra, Rc」命令が伸張され
るとサブ命令「ADD, Rx, Ry, Rz」となる。９ビットの
オペコード３１１は異なる９ビットのオペコード３２１
に変換される。４ビットのレジスタ番号Ｒａ３１２は上
位に「１１」を付加してレジスタ番号Ｒｘ３２２および
レジスタ番号Ｒｙ３２３ に変換される。同様に４ビッ
トのレジスタ番号Ｒｃ３１４はレジスタ番号Ｒｚ３２４
に変換される。
【００８２】図１８を参照して、命令「SUB Ra, #im
m:4」が伸張されるとサブ命令「SUBRx, Ry, #imm:6」に
なる。オペコード３１１とレジスタ番号Ｒａ３１２との
変換は図１７に示す場合と同様である。４ビットのリテ
ラル３１５は符号拡張され６ビットのリテラル３２５に
変換される。
m:4」が伸張されるとサブ命令「SUBRx, Ry, #imm:6」に
なる。オペコード３１１とレジスタ番号Ｒａ３１２との
変換は図１７に示す場合と同様である。４ビットのリテ
ラル３１５は符号拡張され６ビットのリテラル３２５に
変換される。
【００８３】図１９を参照して、命令「BRA #imm:9」が
伸張されるとサブ命令「BRA #imm:18」になる。オペコ
ード３１１がオペコード３２１に変換され、９ビットの
変位３１６は符号拡張されて１８ビットの変位３２６に
変換される。
伸張されるとサブ命令「BRA #imm:18」になる。オペコ
ード３１１がオペコード３２１に変換され、９ビットの
変位３１６は符号拡張されて１８ビットの変位３２６に
変換される。
【００８４】図２０を参照して、命令「LDW Ra, @(Rb
+)」が伸張されるとサブ命令「LDW Rx, @(Ry+, R0)」に
なる。オペコード３１１がオペコード３２１に、レジス
タ番号Ｒａ３１２は上位に「１１」が付加されてレジス
タ番号Ｒｘに、それぞれ変換される。レジスタ番号Ｒｂ
３１４は「ADD Ra, Rc」命令の場合と異なり上位に「０
０」が付加されてレジスタ番号Ｒｙに変換される。サブ
命令のレジスタ番号３２７はＲ０を示す番号「００００
００」となる。
+)」が伸張されるとサブ命令「LDW Rx, @(Ry+, R0)」に
なる。オペコード３１１がオペコード３２１に、レジス
タ番号Ｒａ３１２は上位に「１１」が付加されてレジス
タ番号Ｒｘに、それぞれ変換される。レジスタ番号Ｒｂ
３１４は「ADD Ra, Rc」命令の場合と異なり上位に「０
０」が付加されてレジスタ番号Ｒｙに変換される。サブ
命令のレジスタ番号３２７はＲ０を示す番号「００００
００」となる。
【００８５】以上のようにサブ命令では３オペランドが
基本であるのに対し、圧縮された命令では２オペランド
が基本である。サブ命令はオペランドとして６ビットフ
ィールドで６４個の汎用レジスタを指定できるが、圧縮
された命令ではオペランドとして４ビットのフィールド
で１６個の汎用レジスタしか指定できない。また、変換
時にはレジスタ番号の上位に「１１」を付加してレジス
タ番号を拡張するので、圧縮された命令でオペランドと
して指定できる汎用レジスタは図２１に示すように、サ
ブ命令の汎用レジスタＲ４８〜６３（１５３〜１５５、
…、１６２、１６３ａ、１６３ｂ）に相当する。
基本であるのに対し、圧縮された命令では２オペランド
が基本である。サブ命令はオペランドとして６ビットフ
ィールドで６４個の汎用レジスタを指定できるが、圧縮
された命令ではオペランドとして４ビットのフィールド
で１６個の汎用レジスタしか指定できない。また、変換
時にはレジスタ番号の上位に「１１」を付加してレジス
タ番号を拡張するので、圧縮された命令でオペランドと
して指定できる汎用レジスタは図２１に示すように、サ
ブ命令の汎用レジスタＲ４８〜６３（１５３〜１５５、
…、１６２、１６３ａ、１６３ｂ）に相当する。
【００８６】図２２を参照して、ＪＡＶＡ命令用のトラ
ンスレータ付メモリ２５は、トランスレータ１５とＪＡ
ＶＡ命令用ＲＡＭ２６５とを含む。
ンスレータ付メモリ２５は、トランスレータ１５とＪＡ
ＶＡ命令用ＲＡＭ２６５とを含む。
【００８７】トランスレータ１５ は、ＪＡＶＡ命令の
ためのトランスレーション回路２６３と、アドレス線２
７２から与えられるアドレスを右に３ビットシフトし、
１／８の値としてアドレス線２７３に出力するためのシ
フト回路２６１と、変換機能制御信号線２７０上の変換
機能イネーブル信号ＴＥの値に基づいて、アドレス線２
７３およびアドレス線２７２の一方を選択し、アドレス
線２７４を介してＪＡＶＡ命令のためのトランスレーシ
ョン回路２６３およびＪＡＶＡ命令用ＲＡＭ２６５に与
えるためのＭＵＸ２６２と、出力線２７７および出力線
２７８の一方を選択してデータ線２７９に出力するため
のＭＵＸ２６４と、Ｒ／Ｗ信号線２７１およびアドレス
線２７２に接続され、ＪＡＶＡ命令用ＲＡＭ２６５に対
する書込があったことを検出してＪＡＶＡ命令のための
トランスレーション回路２６３中にあるキャッシュメモ
リの全エントリを無効化することを指示する制御信号を
制御信号線２７７ａ 上に出力するための書込検出回路
２６６とを含む。
ためのトランスレーション回路２６３と、アドレス線２
７２から与えられるアドレスを右に３ビットシフトし、
１／８の値としてアドレス線２７３に出力するためのシ
フト回路２６１と、変換機能制御信号線２７０上の変換
機能イネーブル信号ＴＥの値に基づいて、アドレス線２
７３およびアドレス線２７２の一方を選択し、アドレス
線２７４を介してＪＡＶＡ命令のためのトランスレーシ
ョン回路２６３およびＪＡＶＡ命令用ＲＡＭ２６５に与
えるためのＭＵＸ２６２と、出力線２７７および出力線
２７８の一方を選択してデータ線２７９に出力するため
のＭＵＸ２６４と、Ｒ／Ｗ信号線２７１およびアドレス
線２７２に接続され、ＪＡＶＡ命令用ＲＡＭ２６５に対
する書込があったことを検出してＪＡＶＡ命令のための
トランスレーション回路２６３中にあるキャッシュメモ
リの全エントリを無効化することを指示する制御信号を
制御信号線２７７ａ 上に出力するための書込検出回路
２６６とを含む。
【００８８】ＭＵＸ２６２ は、変換機能イネーブル信
号ＴＥ が命令変換を指示している場合に、アドレス線
２７３ を選択して値が１／８にされたアドレスをアド
レス線２７４を介してＪＡＶＡ命令用ＲＡＭ２６５およ
びＪＡＶＡ命令のためのトランスレーション回路２６３
に与える。またＭＵＸ２６２は、ＪＡＶＡ命令のための
トランスレーション回路２６３ が命令コードの変換を
行なうためにＪＡＶＡ命令用ＲＡＭ２６５を２回目以降
アクセスするとき、ＪＡＶＡ命令のためのトランスレー
ション回路２６３からアドレス線２７５を介して与えら
れたアドレスをアドレス線２７４に出力する。
号ＴＥ が命令変換を指示している場合に、アドレス線
２７３ を選択して値が１／８にされたアドレスをアド
レス線２７４を介してＪＡＶＡ命令用ＲＡＭ２６５およ
びＪＡＶＡ命令のためのトランスレーション回路２６３
に与える。またＭＵＸ２６２は、ＪＡＶＡ命令のための
トランスレーション回路２６３ が命令コードの変換を
行なうためにＪＡＶＡ命令用ＲＡＭ２６５を２回目以降
アクセスするとき、ＪＡＶＡ命令のためのトランスレー
ション回路２６３からアドレス線２７５を介して与えら
れたアドレスをアドレス線２７４に出力する。
【００８９】ＭＵＸ２６４は、ＪＡＶＡ命令用のトラン
スレータ付メモリ２５から命令コードを読出す場合、Ｊ
ＡＶＡ命令用ＲＡＭ２６５から出力された出力線２７７
をそのままデータ線２７９ に出力するか、それをＪＡ
ＶＡ命令のためのトランスレーション回路２６３で変換
した後の、出力線２７８ を介して与えられる命令コー
ドをデータ線２７９に出力するかを制御する。
スレータ付メモリ２５から命令コードを読出す場合、Ｊ
ＡＶＡ命令用ＲＡＭ２６５から出力された出力線２７７
をそのままデータ線２７９ に出力するか、それをＪＡ
ＶＡ命令のためのトランスレーション回路２６３で変換
した後の、出力線２７８ を介して与えられる命令コー
ドをデータ線２７９に出力するかを制御する。
【００９０】ＲＥＡＤＹ信号線２７６上のＲＥＡＤＹ信
号は、ＪＡＶＡ命令のためのトランスレーション回路２
６３から変換の後の命令コードを出力するタイミングを
示す。ＲＥＡＤＹ信号 は、ＲＥＡＤＹ信号線５０に伝
えられ、さらにバス制御回路２０に与えられるトライス
テート出力信号である。
号は、ＪＡＶＡ命令のためのトランスレーション回路２
６３から変換の後の命令コードを出力するタイミングを
示す。ＲＥＡＤＹ信号 は、ＲＥＡＤＹ信号線５０に伝
えられ、さらにバス制御回路２０に与えられるトライス
テート出力信号である。
【００９１】書込検出回路２６６に与えられるＲ／Ｗ信
号線２７１上のＲ／Ｗ信号は、ＪＡＶＡ命令用ＲＡＭ２
６５へデータ線２７９から命令コードを書込むか、読出
すかを指定する信号である。ＪＡＶＡ命令用ＲＡＭ２６
５に対する書込があると、書込検出回路２６６はそれを
検知して制御信号線２７７ａ上に制御信号を出力する。
この制御信号がアサートされると、ＪＡＶＡ命令のため
のトランスレーション回路２６３では全てのキャッシュ
エントリを無効化する。この動作により、ＪＡＶＡ命令
用ＲＡＭ２６５の古い内容に基づく古い変換結果がキャ
ッシュから読み出されることが防止できる。
号線２７１上のＲ／Ｗ信号は、ＪＡＶＡ命令用ＲＡＭ２
６５へデータ線２７９から命令コードを書込むか、読出
すかを指定する信号である。ＪＡＶＡ命令用ＲＡＭ２６
５に対する書込があると、書込検出回路２６６はそれを
検知して制御信号線２７７ａ上に制御信号を出力する。
この制御信号がアサートされると、ＪＡＶＡ命令のため
のトランスレーション回路２６３では全てのキャッシュ
エントリを無効化する。この動作により、ＪＡＶＡ命令
用ＲＡＭ２６５の古い内容に基づく古い変換結果がキャ
ッシュから読み出されることが防止できる。
【００９２】プロセッサ１０から見ると、ＪＡＶＡ命令
用のトランスレータ付メモリ２５のアドレスは図１１に
示すＪＡＶＡ命令用（直結）アドレス領域１２５ａ と
ＪＡＶＡ命令（トランスレータ経由）用アドレス領域１
２５ｂ とからなる。ＪＡＶＡ命令用（直結）アドレス
領域１２５ａでＪＡＶＡ命令用のトランスレータ付メモ
リ２５ をアクセスする場合、６４ｋＢの空間の全バイ
ト位置に有効なメモリがある。一方、ＪＡＶＡ命令（ト
ランスレータ経由）用アドレス領域１２５ｂでＪＡＶＡ
命令用のトランスレータ付メモリ２５をアクセスする場
合、５１２ｋＢの空間のアラインされた各８バイトの上
位１バイトには有効なメモリがあるが、下位７バイトに
は有効なメモリは存在しない。
用のトランスレータ付メモリ２５のアドレスは図１１に
示すＪＡＶＡ命令用（直結）アドレス領域１２５ａ と
ＪＡＶＡ命令（トランスレータ経由）用アドレス領域１
２５ｂ とからなる。ＪＡＶＡ命令用（直結）アドレス
領域１２５ａでＪＡＶＡ命令用のトランスレータ付メモ
リ２５ をアクセスする場合、６４ｋＢの空間の全バイ
ト位置に有効なメモリがある。一方、ＪＡＶＡ命令（ト
ランスレータ経由）用アドレス領域１２５ｂでＪＡＶＡ
命令用のトランスレータ付メモリ２５をアクセスする場
合、５１２ｋＢの空間のアラインされた各８バイトの上
位１バイトには有効なメモリがあるが、下位７バイトに
は有効なメモリは存在しない。
【００９３】プロセッサ１０ がたとえばアドレスＨ’
２００５０３００から圧縮されたＶＬＩＷ命令をフェッ
チして実行するとき、ＪＡＶＡ命令用のトランスレータ
付メモリ２５からはＪＡＶＡ命令が１または複数の８バ
イトのＶＬＩＷ命令に伸張されて出力され、プロセッサ
１０はＪＡＶＡ命令１バイトにつきＰＣ値を８バイト進
めて１または複数のＶＬＩＷ命令を実行する。なお、Ｊ
ＡＶＡ命令についてはTim Lindholm and Frank Yellin,
"The Java Virtual Machine Specification Second Ed
ition," Sun Microsystems, Inc., 1999に詳しく記載さ
れている。
２００５０３００から圧縮されたＶＬＩＷ命令をフェッ
チして実行するとき、ＪＡＶＡ命令用のトランスレータ
付メモリ２５からはＪＡＶＡ命令が１または複数の８バ
イトのＶＬＩＷ命令に伸張されて出力され、プロセッサ
１０はＪＡＶＡ命令１バイトにつきＰＣ値を８バイト進
めて１または複数のＶＬＩＷ命令を実行する。なお、Ｊ
ＡＶＡ命令についてはTim Lindholm and Frank Yellin,
"The Java Virtual Machine Specification Second Ed
ition," Sun Microsystems, Inc., 1999に詳しく記載さ
れている。
【００９４】図２３を参照して、ＪＡＶＡ命令のための
トランスレーション回路２６３は、命令コード変換部３
７０と、キャッシュメモリ３７４と、アドレス線２７４
から入力されたアドレスを命令コード変換部３７０およ
びキャッシュメモリ３７４に与え、さらにアドレス線２
７５上に出力するためのアドレス制御回路３７３と、キ
ャッシュメモリ３７４の出力線３７９および命令コード
変換部３７０の出力線３８０を受け、いずれか一方から
与えられる命令コードを選択してデータ線２７９に出力
するためのＭＵＸ３７６と、キャッシュメモリ３７４か
らキャッシュヒット信号線３７７を介して与えられるヒ
ット信号と、命令コード変換部３７０から信号線３７８
を介して与えられる伸張完了を示すタイミング信号とを
受け、出力がＲＥＡＤＹ信号線２７６に接続されたＯＲ
回路３７５とを含む。命令コード変換部３７０は、キュ
ー３７１と変換器３７２とを含む。
トランスレーション回路２６３は、命令コード変換部３
７０と、キャッシュメモリ３７４と、アドレス線２７４
から入力されたアドレスを命令コード変換部３７０およ
びキャッシュメモリ３７４に与え、さらにアドレス線２
７５上に出力するためのアドレス制御回路３７３と、キ
ャッシュメモリ３７４の出力線３７９および命令コード
変換部３７０の出力線３８０を受け、いずれか一方から
与えられる命令コードを選択してデータ線２７９に出力
するためのＭＵＸ３７６と、キャッシュメモリ３７４か
らキャッシュヒット信号線３７７を介して与えられるヒ
ット信号と、命令コード変換部３７０から信号線３７８
を介して与えられる伸張完了を示すタイミング信号とを
受け、出力がＲＥＡＤＹ信号線２７６に接続されたＯＲ
回路３７５とを含む。命令コード変換部３７０は、キュ
ー３７１と変換器３７２とを含む。
【００９５】図２４を参照して、キャッシュメモリ３７
４は１エントリが８バイトで容量が２ｋＢのダイレクト
マップキャッシュである。キャッシュメモリ３５４の各
エントリは、Ｖビット３８７およびＵビット３８２との
２つのバリッドビットと、比較対照アドレスのタグ３８
３と、命令コードであるデータ３８４とを含む。
４は１エントリが８バイトで容量が２ｋＢのダイレクト
マップキャッシュである。キャッシュメモリ３５４の各
エントリは、Ｖビット３８７およびＵビット３８２との
２つのバリッドビットと、比較対照アドレスのタグ３８
３と、命令コードであるデータ３８４とを含む。
【００９６】図２２を参照して、アドレス線２７２から
与えられたＨ’２０５０００−Ｈ’２００Ｃｆｆｆの一
つを示す１９ビットのアドレスは、シフト回路２６１に
よって３ビット右にシフトされて１／８にアドレス変換
され、その有効１６ビットがアドレス線２７４およびア
ドレス制御回路３７３を介してＪＡＶＡ命令のためのト
ランスレーション回路２６３および命令コード変換部３
７０に与えられる。
与えられたＨ’２０５０００−Ｈ’２００Ｃｆｆｆの一
つを示す１９ビットのアドレスは、シフト回路２６１に
よって３ビット右にシフトされて１／８にアドレス変換
され、その有効１６ビットがアドレス線２７４およびア
ドレス制御回路３７３を介してＪＡＶＡ命令のためのト
ランスレーション回路２６３および命令コード変換部３
７０に与えられる。
【００９７】図２４を参照して、キャッシュメモリ３７
４では、このアドレスは上位８ビットのタグ３８５と下
位８ビットのインデックス３８６とに分解される。イン
デックス３８６はエントリの選択に使用される。タグ３
８５は各エントリから読み出されたタグ３８３との比較
対照に用いられる。Ｖビット３８７が有効を示し、タグ
３８３の値とタグ３８５の値とが等しいエントリがあれ
ば、キャッシュヒットとなり、ヒット信号がアサートさ
れる。一方当該エントリのデータ３８４が命令コードと
して出力線３７９に出力される。図２３に示されるキャ
ッシュヒット信号線３７７上に出力されるキャッシュヒ
ット信号は、ＯＲ回路３７５を経てＲＥＡＤＹ信号線２
７６上のＲＥＡＤＹ信号をアサートする。
４では、このアドレスは上位８ビットのタグ３８５と下
位８ビットのインデックス３８６とに分解される。イン
デックス３８６はエントリの選択に使用される。タグ３
８５は各エントリから読み出されたタグ３８３との比較
対照に用いられる。Ｖビット３８７が有効を示し、タグ
３８３の値とタグ３８５の値とが等しいエントリがあれ
ば、キャッシュヒットとなり、ヒット信号がアサートさ
れる。一方当該エントリのデータ３８４が命令コードと
して出力線３７９に出力される。図２３に示されるキャ
ッシュヒット信号線３７７上に出力されるキャッシュヒ
ット信号は、ＯＲ回路３７５を経てＲＥＡＤＹ信号線２
７６上のＲＥＡＤＹ信号をアサートする。
【００９８】再び図２３を参照して、命令コード変換部
３７０では、キュー３７１が一旦ＪＡＶＡ命令をキュー
に入れた後、変換器３７２が１バイトずつＪＡＶＡ命令
を読出し、ＶＬＩＷ命令に変換して命令コード変換部３
７０の出力線３８０上に出力する。変換器３７２の処理
クロック数はＪＡＶＡ命令の長さおよび種類、並びに変
換後のＶＬＩＷ命令の数および種類に依存して変わる。
３７０では、キュー３７１が一旦ＪＡＶＡ命令をキュー
に入れた後、変換器３７２が１バイトずつＪＡＶＡ命令
を読出し、ＶＬＩＷ命令に変換して命令コード変換部３
７０の出力線３８０上に出力する。変換器３７２の処理
クロック数はＪＡＶＡ命令の長さおよび種類、並びに変
換後のＶＬＩＷ命令の数および種類に依存して変わる。
【００９９】キャッシュヒット信号線３７７上のキャッ
シュヒット信号がアサートされた場合、ＭＵＸ３７６は
出力線３７９を選択して、キャッシュメモリ３７４から
出力された、変換後のＶＬＩＷ命令をデータ線２７９上
に出力する。一方、キャッシュヒット信号がアサートさ
れなかったとき、すなわちキャッシュメモリ３７４がミ
スしたときには、ＭＵＸ３７６は命令コード変換部３７
０が命令コード変換部３７０の出力線３８０上に出力し
た変換後の８バイトのＶＬＩＷ命令を選択して、データ
線２７９上に出力する。このとき、命令コード変換部３
７０の出力線３８０上のＶＬＩＷ命令はキャッシュメモ
リ３７４にも転送され、対応するエントリに書込まれ
る。また、変換が完了し命令コード変換部３７０の出力
線３８０上にＶＬＩＷ命令が出力されるタイミングで信
号線３７８上のタイミング信号がアサートされ、このタ
イミング信号はＯＲ回路３７５ を経てＲＥＡＤＹ信号
線２７６上のＲＥＡＤＹ信号をアサートする。
シュヒット信号がアサートされた場合、ＭＵＸ３７６は
出力線３７９を選択して、キャッシュメモリ３７４から
出力された、変換後のＶＬＩＷ命令をデータ線２７９上
に出力する。一方、キャッシュヒット信号がアサートさ
れなかったとき、すなわちキャッシュメモリ３７４がミ
スしたときには、ＭＵＸ３７６は命令コード変換部３７
０が命令コード変換部３７０の出力線３８０上に出力し
た変換後の８バイトのＶＬＩＷ命令を選択して、データ
線２７９上に出力する。このとき、命令コード変換部３
７０の出力線３８０上のＶＬＩＷ命令はキャッシュメモ
リ３７４にも転送され、対応するエントリに書込まれ
る。また、変換が完了し命令コード変換部３７０の出力
線３８０上にＶＬＩＷ命令が出力されるタイミングで信
号線３７８上のタイミング信号がアサートされ、このタ
イミング信号はＯＲ回路３７５ を経てＲＥＡＤＹ信号
線２７６上のＲＥＡＤＹ信号をアサートする。
【０１００】なお、ＪＡＶＡ命令を複数のＶＬＩＷ命令
に変換する場合、命令コード変換部３７０はプロセッサ
１０からのアクセスに関係なく変換後のＶＬＩＷ命令を
全てキャッシュメモリ３７４に登録する。
に変換する場合、命令コード変換部３７０はプロセッサ
１０からのアクセスに関係なく変換後のＶＬＩＷ命令を
全てキャッシュメモリ３７４に登録する。
【０１０１】ＪＡＶＡ命令は、バイト単位で命令長が可
変であり、メモリ上のどのアドレスにも配置可能であ
る。そのため２バイト以上のＪＡＶＡ命令をメモリから
読出す場合、ＪＡＶＡ命令のアドレス位置に依存してＪ
ＡＶＡ命令用ＲＡＭ２６５を２回以上アクセスしなけれ
ばならない可能性があることに注意が必要である。
変であり、メモリ上のどのアドレスにも配置可能であ
る。そのため２バイト以上のＪＡＶＡ命令をメモリから
読出す場合、ＪＡＶＡ命令のアドレス位置に依存してＪ
ＡＶＡ命令用ＲＡＭ２６５を２回以上アクセスしなけれ
ばならない可能性があることに注意が必要である。
【０１０２】たとえば、２バイトのＪＡＶＡ命令Ｊ２が
８バイト境界の最後のアドレスである（８ｎ＋７）番地
にある場合を考える。このとき、ＪＡＶＡ命令用ＲＡＭ
２６５では、１回目のアクセスで（８ｎ＋７）番地から
Ｊ２の最後の１バイトを読出し、２回目のアクセスで８
（ｎ＋１）番地からＪ２の次の１バイトを読出す必要が
ある。この２回目のアクセスのためのアドレス８（ｎ＋
１）番地は、ＪＡＶＡ命令のためのトランスレーション
回路２６３からアドレス線２７５に出力される。
８バイト境界の最後のアドレスである（８ｎ＋７）番地
にある場合を考える。このとき、ＪＡＶＡ命令用ＲＡＭ
２６５では、１回目のアクセスで（８ｎ＋７）番地から
Ｊ２の最後の１バイトを読出し、２回目のアクセスで８
（ｎ＋１）番地からＪ２の次の１バイトを読出す必要が
ある。この２回目のアクセスのためのアドレス８（ｎ＋
１）番地は、ＪＡＶＡ命令のためのトランスレーション
回路２６３からアドレス線２７５に出力される。
【０１０３】既に述べたように、変換器３７２によって
変換されたＶＬＩＷ命令は、命令コード変換部３７０の
出力線３８０を経てキャッシュメモリ３７４に１つずつ
登録される。１つのＪＡＶＡ命令を複数のＶＬＩＷ命令
に変換してキャッシュメモリ３７４に登録する場合に
は、これら複数のＶＬＩＷ命令が常に組みになってキャ
ッシュメモリ３７４に保持されているように配慮をする
必要がある。そのために、先頭のＶＬＩＷ命令以外のエ
ントリでは、Ｕビット３８２の「１」とする。こうする
ことにより、これらを含むエントリが、キャッシュメモ
リ３７４においてソフトウェアの関与なしに無効化され
たり、キャッシュメモリ３７４から追い出されたりする
ことを禁止する。また、１つのＪＡＶＡ命令を複数のＶ
ＬＩＷ命令に変換してキャッシュメモリ３７４に登録す
る場合、キャッシュが一杯で先頭のＶＬＩＷ命令以外の
ＶＬＩＷ命令がキャッシュメモリに登録できない場合も
あり得る。この場合には、ＦＵＬＬ信号３８１をアサー
トし、このアサート信号に応答してソフトウェア制御に
よって先頭のＶＬＩＷ命令を含むエントリを無効化す
る。
変換されたＶＬＩＷ命令は、命令コード変換部３７０の
出力線３８０を経てキャッシュメモリ３７４に１つずつ
登録される。１つのＪＡＶＡ命令を複数のＶＬＩＷ命令
に変換してキャッシュメモリ３７４に登録する場合に
は、これら複数のＶＬＩＷ命令が常に組みになってキャ
ッシュメモリ３７４に保持されているように配慮をする
必要がある。そのために、先頭のＶＬＩＷ命令以外のエ
ントリでは、Ｕビット３８２の「１」とする。こうする
ことにより、これらを含むエントリが、キャッシュメモ
リ３７４においてソフトウェアの関与なしに無効化され
たり、キャッシュメモリ３７４から追い出されたりする
ことを禁止する。また、１つのＪＡＶＡ命令を複数のＶ
ＬＩＷ命令に変換してキャッシュメモリ３７４に登録す
る場合、キャッシュが一杯で先頭のＶＬＩＷ命令以外の
ＶＬＩＷ命令がキャッシュメモリに登録できない場合も
あり得る。この場合には、ＦＵＬＬ信号３８１をアサー
トし、このアサート信号に応答してソフトウェア制御に
よって先頭のＶＬＩＷ命令を含むエントリを無効化す
る。
【０１０４】これは、１つのＪＡＶＡ命令を複数のＶＬ
ＩＷ命令に変換した場合、たとえばＶＬＩＷ命令ＡとＶ
ＬＩＷ命令Ｂとの間で割込が受付けられ、割込からの復
帰後にＶＬＩＷ命令Ｂが実行されるときに、ＶＬＩＷ命
令Ｂがキャッシュメモリにないという事態となって、１
つのＪＡＶＡ命令の途中から命令変換が行なわれること
になり間違った変換が行なわれてしまうことを防ぐため
である。ＪＡＶＡ命令を含め、プロセッサの命令では一
般に、途中のバイトに即値データがあり、命令の先頭バ
イトから見ない限り命令を正しく認識できないためであ
る。なお、ＦＵＬＬ信号３８１がアサートされたとき
に、ソフトウェア制御によってＵビット３８２が「１」
であるが対応する先頭のＶＬＩＷ命令がキャッシュにな
いために安全に無効化が可能なエントリがある場合、そ
れらのエントリを無効化することにより、キャッシュメ
モリ３７４の空きエントリを増加させ、そこでＦＵＬＬ
信号３８１をアサートするきっかけとなったＶＬＩＷ命
令をキャッシュメモリ３７４に登録するようにしてもよ
い。
ＩＷ命令に変換した場合、たとえばＶＬＩＷ命令ＡとＶ
ＬＩＷ命令Ｂとの間で割込が受付けられ、割込からの復
帰後にＶＬＩＷ命令Ｂが実行されるときに、ＶＬＩＷ命
令Ｂがキャッシュメモリにないという事態となって、１
つのＪＡＶＡ命令の途中から命令変換が行なわれること
になり間違った変換が行なわれてしまうことを防ぐため
である。ＪＡＶＡ命令を含め、プロセッサの命令では一
般に、途中のバイトに即値データがあり、命令の先頭バ
イトから見ない限り命令を正しく認識できないためであ
る。なお、ＦＵＬＬ信号３８１がアサートされたとき
に、ソフトウェア制御によってＵビット３８２が「１」
であるが対応する先頭のＶＬＩＷ命令がキャッシュにな
いために安全に無効化が可能なエントリがある場合、そ
れらのエントリを無効化することにより、キャッシュメ
モリ３７４の空きエントリを増加させ、そこでＦＵＬＬ
信号３８１をアサートするきっかけとなったＶＬＩＷ命
令をキャッシュメモリ３７４に登録するようにしてもよ
い。
【０１０５】さて、キャッシュメモリ３７４ において
従来の通常のキャッシュメモリと同様の方法でエントリ
の無効化または新規登録のためのエントリの追出しを行
なうと、割込がなくても変換器３７２で１つのＪＡＶＡ
命令の途中から命令変換が行なわれる可能性がある。こ
れを防ぐために、本実施の形態の装置ではキャッシュメ
モリ３７４の各エントリにＵビット３８２を設けた。１
つのＪＡＶＡ命令から変換された、連続するアドレスに
ある複数の ＶＬＩＷ命令がキャッシュメモリ３７４に
登録されたとき、先頭のＶＬＩＷ命令以外のＶＬＩＷ命
令に対応するエントリではＵビット３８２が「１」とさ
れる。Ｕビット３８２が「１」のエントリは、ソフトウ
ェアによる操作なしに無効化されたり、キャッシュメモ
リ３７４から追出されることはない。先にも述べたよう
にＵビット３８２ が「１」のエントリの無効化または
追出しは、そのエントリに含まれるＶＬＩＷ命令 とと
もにＪＡＶＡ命令から変換された複数の ＶＬＩＷ命令
の先頭のＶＬＩＷ命令がキャッシュメモリ３７４内に存
在しないときのみ可能である。これはソフトウェアによ
り管理される。
従来の通常のキャッシュメモリと同様の方法でエントリ
の無効化または新規登録のためのエントリの追出しを行
なうと、割込がなくても変換器３７２で１つのＪＡＶＡ
命令の途中から命令変換が行なわれる可能性がある。こ
れを防ぐために、本実施の形態の装置ではキャッシュメ
モリ３７４の各エントリにＵビット３８２を設けた。１
つのＪＡＶＡ命令から変換された、連続するアドレスに
ある複数の ＶＬＩＷ命令がキャッシュメモリ３７４に
登録されたとき、先頭のＶＬＩＷ命令以外のＶＬＩＷ命
令に対応するエントリではＵビット３８２が「１」とさ
れる。Ｕビット３８２が「１」のエントリは、ソフトウ
ェアによる操作なしに無効化されたり、キャッシュメモ
リ３７４から追出されることはない。先にも述べたよう
にＵビット３８２ が「１」のエントリの無効化または
追出しは、そのエントリに含まれるＶＬＩＷ命令 とと
もにＪＡＶＡ命令から変換された複数の ＶＬＩＷ命令
の先頭のＶＬＩＷ命令がキャッシュメモリ３７４内に存
在しないときのみ可能である。これはソフトウェアによ
り管理される。
【０１０６】これにより、１つのＪＡＶＡ命令から変換
された複数のＶＬＩＷ命令の先頭のＶＬＩＷ命令がキャ
ッシュメモリ３７４に登録されたままで、後続のＶＬＩ
Ｗ命令がキャッシュメモリ３７４に登録されてない状態
が発生し、変換器３７２がＪＡＶＡ命令の途中から変換
を開始することを防ぐ。
された複数のＶＬＩＷ命令の先頭のＶＬＩＷ命令がキャ
ッシュメモリ３７４に登録されたままで、後続のＶＬＩ
Ｗ命令がキャッシュメモリ３７４に登録されてない状態
が発生し、変換器３７２がＪＡＶＡ命令の途中から変換
を開始することを防ぐ。
【０１０７】図２５を参照して、命令コード変換部３７
０が変換するＪＡＶＡ命令とＶＬＩＷ命令との関係は以
下のとおりである。たとえば１バイトのＪＡＶＡ命令４
０１は８バイトのＶＬＩＷ命令４１１に変換される。Ｊ
ＡＶＡ命令４０１は１バイトなので、このＪＡＶＡ命令
４０１はＪＡＶＡ命令用ＲＡＭ２６５を１回アクセスす
るだけで読出すことができる。変換後のＶＬＩＷ命令４
１１も８バイト境界に位置するため、キャッシュメモリ
３７４の１エントリに登録される。
０が変換するＪＡＶＡ命令とＶＬＩＷ命令との関係は以
下のとおりである。たとえば１バイトのＪＡＶＡ命令４
０１は８バイトのＶＬＩＷ命令４１１に変換される。Ｊ
ＡＶＡ命令４０１は１バイトなので、このＪＡＶＡ命令
４０１はＪＡＶＡ命令用ＲＡＭ２６５を１回アクセスす
るだけで読出すことができる。変換後のＶＬＩＷ命令４
１１も８バイト境界に位置するため、キャッシュメモリ
３７４の１エントリに登録される。
【０１０８】２バイトのＪＡＶＡ命令４０２は２つの８
バイトのＶＬＩＷ命令４１２ａ、４１２ｂに変換され
る。このとき、ＶＬＩＷ命令４１２ｂを含むエントリで
はＵビット３８２が「１」となる。
バイトのＶＬＩＷ命令４１２ａ、４１２ｂに変換され
る。このとき、ＶＬＩＷ命令４１２ｂを含むエントリで
はＵビット３８２が「１」となる。
【０１０９】５バイトのＪＡＶＡ命令４０４は３つの８
バイトのＶＬＩＷ命令４１４ａ、４１４ｂおよび４１４
ｃに変換される。ＶＬＩＷ命令４１４ｂおよび４１４ｃ
を含むエントリでは、Ｕビット３８２が共に「１」とな
る。
バイトのＶＬＩＷ命令４１４ａ、４１４ｂおよび４１４
ｃに変換される。ＶＬＩＷ命令４１４ｂおよび４１４ｃ
を含むエントリでは、Ｕビット３８２が共に「１」とな
る。
【０１１０】ＪＡＶＡ命令４０３、ＪＡＶＡ命令４０６
〜４０８などについても同様で、ＪＡＶＡ命令４０３は
ＶＬＩＷ命令４１３に、ＪＡＶＡ命令４０６はＶＬＩＷ
命令４１６に、ＪＡＶＡ命令４０７はＶＬＩＷ命令４１
７に、ＪＡＶＡ命令４０８は３つの８バイトのＶＬＩＷ
命令４１８ａ〜４１８ｃに、それぞれ変換される。ＶＬ
ＩＷ命令４１８ｂおよび４１８ｃを含むエントリでは、
Ｕビット３８２が共に「１」となる。
〜４０８などについても同様で、ＪＡＶＡ命令４０３は
ＶＬＩＷ命令４１３に、ＪＡＶＡ命令４０６はＶＬＩＷ
命令４１６に、ＪＡＶＡ命令４０７はＶＬＩＷ命令４１
７に、ＪＡＶＡ命令４０８は３つの８バイトのＶＬＩＷ
命令４１８ａ〜４１８ｃに、それぞれ変換される。ＶＬ
ＩＷ命令４１８ｂおよび４１８ｃを含むエントリでは、
Ｕビット３８２が共に「１」となる。
【０１１１】図２６〜図３１は、変換器３７２でＪＡＶ
Ａ命令をＶＬＩＷ命令に変換したときの具体的な例を示
す。図２６を参照して、１バイトのＪＡＶＡ命令「iad
d」はサブ命令「LDW R61, @(R63+, R0)」とサブ命令「A
DD R62, R62, R61」とを順に実行する１つのＶＬＩＷ命
令に変換される。「iadd」はスタックトップから１番目
のデータと２番目のデータとである２つの３２ビット整
数を加算してスタックに書き戻すＪＡＶＡ命令である。
プロセッサ１０ではスタックトップのデータはレジスタ
Ｒ６２に配置され、レジスタＲ６３がスタックトップの
次のデータのアドレスを示す。したがって、プロセッサ
１０では、ＪＡＶＡ命令「iadd」のオペレーションを、
スタックトップから２番目の３２ビットデータをレジス
タＲ６１にロードしてレジスタＲ６２を４インクリメン
トするオペレーションを行なうサブ命令「LDW R61, @(R
63+, R0)」と、レジスタＲ６２とレジスタＲ６１との２
つの３２ビット整数を加算してその結果をレジスタＲ６
２に書込むオペレーションを行なうサブ命令「ADD R62,
R62, R61」とでエミュレートすることができる。この
とき、ＰＣ値については、１つのＶＬＩＷ命令を実行し
たことによりプロセッサ１０のＰＣ値を８番地進めるこ
とで、ＪＡＶＡ命令「iadd」の実行に対応してＰＣ値を
１進めることをエミュレートする。
Ａ命令をＶＬＩＷ命令に変換したときの具体的な例を示
す。図２６を参照して、１バイトのＪＡＶＡ命令「iad
d」はサブ命令「LDW R61, @(R63+, R0)」とサブ命令「A
DD R62, R62, R61」とを順に実行する１つのＶＬＩＷ命
令に変換される。「iadd」はスタックトップから１番目
のデータと２番目のデータとである２つの３２ビット整
数を加算してスタックに書き戻すＪＡＶＡ命令である。
プロセッサ１０ではスタックトップのデータはレジスタ
Ｒ６２に配置され、レジスタＲ６３がスタックトップの
次のデータのアドレスを示す。したがって、プロセッサ
１０では、ＪＡＶＡ命令「iadd」のオペレーションを、
スタックトップから２番目の３２ビットデータをレジス
タＲ６１にロードしてレジスタＲ６２を４インクリメン
トするオペレーションを行なうサブ命令「LDW R61, @(R
63+, R0)」と、レジスタＲ６２とレジスタＲ６１との２
つの３２ビット整数を加算してその結果をレジスタＲ６
２に書込むオペレーションを行なうサブ命令「ADD R62,
R62, R61」とでエミュレートすることができる。この
とき、ＰＣ値については、１つのＶＬＩＷ命令を実行し
たことによりプロセッサ１０のＰＣ値を８番地進めるこ
とで、ＪＡＶＡ命令「iadd」の実行に対応してＰＣ値を
１進めることをエミュレートする。
【０１１２】図２７を参照して、２バイトのＪＡＶＡ命
令「iload」は、１つのサブ命令「ADD/CN R50, #(0||vi
ndex)」を持つＶＬＩＷ命令と、サブ命令「STW R62, @
(R63-, R4)」とサブ命令「LDW R62, @(R10, R50)」とを
順次に実行するＶＬＩＷ命令に変換される。「iload」
はローカル変数領域から３２ビット整数をフェッチして
スタックトップに保存するＪＡＶＡ命令である。プロセ
ッサ１０ではこれを、レジスタＲ５０にローカル変数の
インデックス値をロードするサブ命令「ADD/CNR50, #(0
||vindex)」と、レジスタＲ６２をスタックトップから
２番目にプッシュするサブ命令「STW R62, @(R63-, R
4)」と、スタックトップであるレジスタＲ６２にローカ
ル変数領域からデータをロードするサブ命令「LDW R62,
@(R10, R50)」とに分解することによりエミュレートす
る。
令「iload」は、１つのサブ命令「ADD/CN R50, #(0||vi
ndex)」を持つＶＬＩＷ命令と、サブ命令「STW R62, @
(R63-, R4)」とサブ命令「LDW R62, @(R10, R50)」とを
順次に実行するＶＬＩＷ命令に変換される。「iload」
はローカル変数領域から３２ビット整数をフェッチして
スタックトップに保存するＪＡＶＡ命令である。プロセ
ッサ１０ではこれを、レジスタＲ５０にローカル変数の
インデックス値をロードするサブ命令「ADD/CNR50, #(0
||vindex)」と、レジスタＲ６２をスタックトップから
２番目にプッシュするサブ命令「STW R62, @(R63-, R
4)」と、スタックトップであるレジスタＲ６２にローカ
ル変数領域からデータをロードするサブ命令「LDW R62,
@(R10, R50)」とに分解することによりエミュレートす
る。
【０１１３】なお、ここでレジスタＲ４には、値「−
４」を保持し、レジスタＲ１０にはローカル変数領域の
ベースアドレスを保持する。ＰＣ値については２つのＶ
ＬＩＷ命令を実行したことによりプロセッサ１０のＰＣ
値を１６番地進めることで、ＪＡＶＡ命令「iload」の
実行に対応してＰＣ値を２番地進めることをエミュレー
トする。
４」を保持し、レジスタＲ１０にはローカル変数領域の
ベースアドレスを保持する。ＰＣ値については２つのＶ
ＬＩＷ命令を実行したことによりプロセッサ１０のＰＣ
値を１６番地進めることで、ＪＡＶＡ命令「iload」の
実行に対応してＰＣ値を２番地進めることをエミュレー
トする。
【０１１４】図２８を参照して、３バイトのＪＡＶＡ命
令「ifeq」は、サブ命令「ADD R62,R61, R0」とサブ命
令「NOP」とを並列に実行するＶＬＩＷ命令と、サブ命
令「LDW R62, @(R63+, R0)」とサブ命令「NOP」とを並
列に実行するＶＬＩＷ命令と、１つのサブ命令「BRATZR
/CN R62, #(s||branchbyte1||branchbyte2)」を実行す
るＶＬＩＷ命令とに分解される。命令「ifeq」はスタッ
クトップのデータが「０」なら分岐するＪＡＶＡ命令で
ある。プロセッサ１０ではこれを、レジスタＲ６２をレ
ジスタＲ６１にコピーするサブ命令「ADD R62, R61, R
0」と、スタックトップから２番目のデータをレジスタ
Ｒ６２にポップするサブ命令「LDW R62, @(R63+, R0)」
と、レジスタＲ６１がゼロなら分岐するサブ命令「BRAT
ZR/CN R62, #(s||branchbyte1||branchbyte2)」とに分
解し、これら３つのサブ命令と２つのNOP命令とを組合
せて、計３つのＶＬＩＷ命令でエミュレートする。ＰＣ
値については、３つのＶＬＩＷ命令を実行したことによ
りプロセッサ１０のＰＣ値を２４番地進めることで、Ｊ
ＡＶＡ命令「ifeq」の実行に対応してＰＣ値を３番地進
めることをエミュレートする。
令「ifeq」は、サブ命令「ADD R62,R61, R0」とサブ命
令「NOP」とを並列に実行するＶＬＩＷ命令と、サブ命
令「LDW R62, @(R63+, R0)」とサブ命令「NOP」とを並
列に実行するＶＬＩＷ命令と、１つのサブ命令「BRATZR
/CN R62, #(s||branchbyte1||branchbyte2)」を実行す
るＶＬＩＷ命令とに分解される。命令「ifeq」はスタッ
クトップのデータが「０」なら分岐するＪＡＶＡ命令で
ある。プロセッサ１０ではこれを、レジスタＲ６２をレ
ジスタＲ６１にコピーするサブ命令「ADD R62, R61, R
0」と、スタックトップから２番目のデータをレジスタ
Ｒ６２にポップするサブ命令「LDW R62, @(R63+, R0)」
と、レジスタＲ６１がゼロなら分岐するサブ命令「BRAT
ZR/CN R62, #(s||branchbyte1||branchbyte2)」とに分
解し、これら３つのサブ命令と２つのNOP命令とを組合
せて、計３つのＶＬＩＷ命令でエミュレートする。ＰＣ
値については、３つのＶＬＩＷ命令を実行したことによ
りプロセッサ１０のＰＣ値を２４番地進めることで、Ｊ
ＡＶＡ命令「ifeq」の実行に対応してＰＣ値を３番地進
めることをエミュレートする。
【０１１５】図２９を参照して、５バイトのＪＡＶＡ命
令「jsr＿w」は、１つのサブ命令「OR R10, #(branchby
te1||branchbyte2||branchbyte3||branchbyte4)」から
なるＶＬＩＷ命令と、サブ命令「STW R62, @(R63-, R
4)」とサブ命令「BSR R10」とを順次に実行するＶＬＩ
Ｗ命令と、サブ命令「BRA #3」とサブ命令「NOP」とを
並列に実行するＶＬＩＷ命令とに変換される。「jsr＿
w」は戻り先アドレスをスタックにプッシュして４バイ
トで指定されたアドレスのサブルーチンへジャンプする
ＪＡＶＡ命令である。プロセッサ１０ではこの命令を、
ジャンプ先アドレスをレジスタＲ１０にロードするサブ
命令「OR R10, #(branchbyte1||branchbyte2||branchby
te3||branchbyte4)」と、スタックトップのレジスタＲ
６２の値をスタックトップから２番目にプッシュするサ
ブ命令「STW R62, @(R63-, R4)」と、戻り先アドレスを
スタックトップであるレジスタＲ６２に保存してレジス
タＲ１０で指定されたアドレスのサブルーチンへジャン
プするサブ命令「JSR R10」と、サブルーチンから復帰
した後に２つのＶＬＩＷ命令をスキップするための分岐
を行なうサブ命令「BRA #3」と、サブ命令「NOP」とに
分解してエミュレートする。ＰＣ値については、３つの
ＶＬＩＷ命令を実行し、２つのＶＬＩＷ命令をスキップ
する分岐を行なうことによりプロセッサ１０のＰＣ値を
４０番地進めることで、ＪＡＶＡ命令「jsr＿w」の実行
に対応してＰＣ値を５番地進めることをエミュレートす
る。
令「jsr＿w」は、１つのサブ命令「OR R10, #(branchby
te1||branchbyte2||branchbyte3||branchbyte4)」から
なるＶＬＩＷ命令と、サブ命令「STW R62, @(R63-, R
4)」とサブ命令「BSR R10」とを順次に実行するＶＬＩ
Ｗ命令と、サブ命令「BRA #3」とサブ命令「NOP」とを
並列に実行するＶＬＩＷ命令とに変換される。「jsr＿
w」は戻り先アドレスをスタックにプッシュして４バイ
トで指定されたアドレスのサブルーチンへジャンプする
ＪＡＶＡ命令である。プロセッサ１０ではこの命令を、
ジャンプ先アドレスをレジスタＲ１０にロードするサブ
命令「OR R10, #(branchbyte1||branchbyte2||branchby
te3||branchbyte4)」と、スタックトップのレジスタＲ
６２の値をスタックトップから２番目にプッシュするサ
ブ命令「STW R62, @(R63-, R4)」と、戻り先アドレスを
スタックトップであるレジスタＲ６２に保存してレジス
タＲ１０で指定されたアドレスのサブルーチンへジャン
プするサブ命令「JSR R10」と、サブルーチンから復帰
した後に２つのＶＬＩＷ命令をスキップするための分岐
を行なうサブ命令「BRA #3」と、サブ命令「NOP」とに
分解してエミュレートする。ＰＣ値については、３つの
ＶＬＩＷ命令を実行し、２つのＶＬＩＷ命令をスキップ
する分岐を行なうことによりプロセッサ１０のＰＣ値を
４０番地進めることで、ＪＡＶＡ命令「jsr＿w」の実行
に対応してＰＣ値を５番地進めることをエミュレートす
る。
【０１１６】図３０と図３１とは、複雑なＪＡＶＡ命令
を、ＶＬＩＷ命令からなりかつＪＡＶＡ命令の機能を実
行するサブルーチンをコールするＶＬＩＷ命令に変換す
る例を示す。図３０を参照して、この例では、浮動小数
点数の加算を行なうＪＡＶＡ命令「fadd」を、スタック
トップのレジスタＲ６２の値をスタックトップから２番
目にプッシュするサブ命令「STW R62, @(R63-, R4)」
と、戻り先アドレスをスタックトップであるレジスタＲ
６２に保存して#faddで指定されたアドレスのサブルー
チンにジャンプするサブ命令「JSR #fadd」とを順次に
実行するＶＬＩＷ命令に変換する。プロセッサ１０で
は、「fadd」のオペレーションをサブルーチン中で行な
い、ＰＣ値の更新に関しては、一つのＶＬＩＷ命令を実
行することでプロセッサ１０のＰＣ値を８番地進めて
「fadd」に対応するＰＣ値を１番地進めることをエミュ
レートする。
を、ＶＬＩＷ命令からなりかつＪＡＶＡ命令の機能を実
行するサブルーチンをコールするＶＬＩＷ命令に変換す
る例を示す。図３０を参照して、この例では、浮動小数
点数の加算を行なうＪＡＶＡ命令「fadd」を、スタック
トップのレジスタＲ６２の値をスタックトップから２番
目にプッシュするサブ命令「STW R62, @(R63-, R4)」
と、戻り先アドレスをスタックトップであるレジスタＲ
６２に保存して#faddで指定されたアドレスのサブルー
チンにジャンプするサブ命令「JSR #fadd」とを順次に
実行するＶＬＩＷ命令に変換する。プロセッサ１０で
は、「fadd」のオペレーションをサブルーチン中で行な
い、ＰＣ値の更新に関しては、一つのＶＬＩＷ命令を実
行することでプロセッサ１０のＰＣ値を８番地進めて
「fadd」に対応するＰＣ値を１番地進めることをエミュ
レートする。
【０１１７】図３１に示す例では、テーブルジャンプを
行なうＪＡＶＡ命令「tableswitch」を、スタックトッ
プのレジスタＲ６２の値をスタックトップから２番目に
プッシュするサブ命令「STW R62, @(R63-, R4)」と、戻
り先アドレスをスタックトップであるレジスタＲ６２に
保存して#tableswitchで指定されたアドレスのサブルー
チンへジャンプするサブ命令「JSR #tableswitch」とを
順次に実行するＶＬＩＷ命令に変換する。プロセッサ１
０では、「tableswitch」のオペレーションとＰＣ値の
更新との両方をサブルーチン中でＪＡＶＡ命令「tables
witch」で指定された各種パラメータをアクセスしてエ
ミュレートする。このとき、プロセッサ１０は、ＪＡＶ
Ａ命令用（直結）アドレス領域１２５ａでＪＡＶＡ命令
用のトランスレータ付メモリ２５をアクセスしてＪＡＶ
Ａ命令「tableswitch」で指定された各種パラメータを
データとして読出す。
行なうＪＡＶＡ命令「tableswitch」を、スタックトッ
プのレジスタＲ６２の値をスタックトップから２番目に
プッシュするサブ命令「STW R62, @(R63-, R4)」と、戻
り先アドレスをスタックトップであるレジスタＲ６２に
保存して#tableswitchで指定されたアドレスのサブルー
チンへジャンプするサブ命令「JSR #tableswitch」とを
順次に実行するＶＬＩＷ命令に変換する。プロセッサ１
０では、「tableswitch」のオペレーションとＰＣ値の
更新との両方をサブルーチン中でＪＡＶＡ命令「tables
witch」で指定された各種パラメータをアクセスしてエ
ミュレートする。このとき、プロセッサ１０は、ＪＡＶ
Ａ命令用（直結）アドレス領域１２５ａでＪＡＶＡ命令
用のトランスレータ付メモリ２５をアクセスしてＪＡＶ
Ａ命令「tableswitch」で指定された各種パラメータを
データとして読出す。
【０１１８】図３２を参照して、プロセッサ１０がＪＡ
ＶＡ命令用のトランスレータ付メモリ２５を使用してＪ
ＡＶＡ命令で記述されたプログラムをエミュレートする
時の、プロセッサ１０で実行される処理のアルゴリズム
は、以下のような制御構造を有する。まずプロセッサ１
０は、ＲＯＭ２３からＪＡＶＡプログラムをＪＡＶＡ命
令用のトランスレータ付メモリ２５ にロードする（４
２０）。次にプロセッサ１０は、ＪＡＶＡの実行環境を
作り、エミュレーションのための初期設定を行なう（４
２１）。この後、プロセッサ１０はＪＡＶＡ命令用のト
ランスレータ付メモリ２５のアドレスにジャンプするこ
とによりエミュレーションを開始する（４２２）。
ＶＡ命令用のトランスレータ付メモリ２５を使用してＪ
ＡＶＡ命令で記述されたプログラムをエミュレートする
時の、プロセッサ１０で実行される処理のアルゴリズム
は、以下のような制御構造を有する。まずプロセッサ１
０は、ＲＯＭ２３からＪＡＶＡプログラムをＪＡＶＡ命
令用のトランスレータ付メモリ２５ にロードする（４
２０）。次にプロセッサ１０は、ＪＡＶＡの実行環境を
作り、エミュレーションのための初期設定を行なう（４
２１）。この後、プロセッサ１０はＪＡＶＡ命令用のト
ランスレータ付メモリ２５のアドレスにジャンプするこ
とによりエミュレーションを開始する（４２２）。
【０１１９】キャッシュメモリ３７４をアクセスして、
ヒットならば制御はステップ４２８に進み、ミスならば
制御はステップ４２４に進む（４２３）。キャッシュミ
スの場合、ＪＡＶＡ命令用ＲＡＭ２６５からＪＡＶＡ命
令をフェッチし、命令コード変換部３７０でＪＡＶＡ命
令をネイティブのＶＬＩＷ命令 に変換する（４２
４）。キャッシュメモリ３７４に変換後のネイティブ命
令を登録可能ならばステップ４２７に進む。キャッシュ
メモリ３７４の対応するエントリがフルで登録不可の場
合にはＦＵＬＬ信号３８１をアサートしてプロセッサ１
０に対して割込を要求し、ソフトウェア制御でキャッシ
ュメモリ３７４に変換後のネイティブ命令を登録するた
めの空きエントリを作成する（４２５、４２６）。
ヒットならば制御はステップ４２８に進み、ミスならば
制御はステップ４２４に進む（４２３）。キャッシュミ
スの場合、ＪＡＶＡ命令用ＲＡＭ２６５からＪＡＶＡ命
令をフェッチし、命令コード変換部３７０でＪＡＶＡ命
令をネイティブのＶＬＩＷ命令 に変換する（４２
４）。キャッシュメモリ３７４に変換後のネイティブ命
令を登録可能ならばステップ４２７に進む。キャッシュ
メモリ３７４の対応するエントリがフルで登録不可の場
合にはＦＵＬＬ信号３８１をアサートしてプロセッサ１
０に対して割込を要求し、ソフトウェア制御でキャッシ
ュメモリ３７４に変換後のネイティブ命令を登録するた
めの空きエントリを作成する（４２５、４２６）。
【０１２０】次に、プロセッサ１０で変換後のネイティ
ブ命令を実行してＪＡＶＡ命令をエミュレートする（４
２８）。エミュレーションが終了でないならばＰＣ値を
進めてキャッシュメモリ３７４をアクセスする。エミュ
レーションが終了であればＪＡＶＡ命令用のトランスレ
ータ付メモリ２５の動作を終了してネイティブ命令のプ
ログラムに戻る。
ブ命令を実行してＪＡＶＡ命令をエミュレートする（４
２８）。エミュレーションが終了でないならばＰＣ値を
進めてキャッシュメモリ３７４をアクセスする。エミュ
レーションが終了であればＪＡＶＡ命令用のトランスレ
ータ付メモリ２５の動作を終了してネイティブ命令のプ
ログラムに戻る。
【０１２１】ここで、ステップ４２０〜４２２、４２６
の処理は、ＪＡＶＡ命令を変換したネイティブ命令での
処理ではなく、ネイティブ命令用ＲＡＭ２１に存在する
ネイティブのＶＬＩＷ命令のプログラムを実行すること
により行なう。
の処理は、ＪＡＶＡ命令を変換したネイティブ命令での
処理ではなく、ネイティブ命令用ＲＡＭ２１に存在する
ネイティブのＶＬＩＷ命令のプログラムを実行すること
により行なう。
【０１２２】非ネイティブ命令Ｘ用のトランスレータ付
メモリ２６ は、８バイトの固定長の命令Ｘをプロセッ
サ１０のＶＬＩＷ命令に変換して実行するためのもので
ある。プロセッサ１０から非ネイティブ命令Ｘ用のトラ
ンスレータ付メモリ２６を見た場合、そのアドレスは図
１１に示す非ネイティブ命令Ｘ（直結）用アドレス領域
１２６ａと非ネイティブ命令Ｘ（トランスレータ経由）
用アドレス領域１２６ｂとからなる。どちらのアドレス
領域で非ネイティブ命令Ｘ用のトランスレータ付メモリ
２６をアクセスしても６４ｋＢの空間の全バイト位置に
有効なメモリが存在する。アドレス領域１２６ｂで非ネ
イティブ命令Ｘ用のトランスレータ付メモリ２６をアク
セスする場合、命令Ｘがトランスレータ１６でＶＬＩＷ
命令に変換されて出力される。トランスレータ１６の詳
細は図１２に示されるトランスレータ１４とほぼ同様で
ある。ただし、トランスレータ１６においては、図１２
に示されるアドレス変換器２４１、ＭＵＸ２４２および
アドレス制御回路３７３に対応する回路を持たず、アド
レスが変換されずに入力されること、キャッシュメモリ
にＵビット３８２とＦＵＬＬ信号３８１とに対応する機
能がないこと、および常に１つの命令Ｘが１つのＶＬＩ
Ｗ命令に変換されることがトランスレータ１４と異な
る。
メモリ２６ は、８バイトの固定長の命令Ｘをプロセッ
サ１０のＶＬＩＷ命令に変換して実行するためのもので
ある。プロセッサ１０から非ネイティブ命令Ｘ用のトラ
ンスレータ付メモリ２６を見た場合、そのアドレスは図
１１に示す非ネイティブ命令Ｘ（直結）用アドレス領域
１２６ａと非ネイティブ命令Ｘ（トランスレータ経由）
用アドレス領域１２６ｂとからなる。どちらのアドレス
領域で非ネイティブ命令Ｘ用のトランスレータ付メモリ
２６をアクセスしても６４ｋＢの空間の全バイト位置に
有効なメモリが存在する。アドレス領域１２６ｂで非ネ
イティブ命令Ｘ用のトランスレータ付メモリ２６をアク
セスする場合、命令Ｘがトランスレータ１６でＶＬＩＷ
命令に変換されて出力される。トランスレータ１６の詳
細は図１２に示されるトランスレータ１４とほぼ同様で
ある。ただし、トランスレータ１６においては、図１２
に示されるアドレス変換器２４１、ＭＵＸ２４２および
アドレス制御回路３７３に対応する回路を持たず、アド
レスが変換されずに入力されること、キャッシュメモリ
にＵビット３８２とＦＵＬＬ信号３８１とに対応する機
能がないこと、および常に１つの命令Ｘが１つのＶＬＩ
Ｗ命令に変換されることがトランスレータ１４と異な
る。
【０１２３】以上の実施の形態の装置では、キャッシュ
メモリの１エントリに１つのＶＬＩＷ命令を保持する場
合について説明した。しかしこの発明はそうした構成に
は限定されず、１エントリに複数のＶＬＩＷ命令を保持
するようにしてもよい。また、上記実施の形態の装置で
はＪＡＶＡ命令の１バイトを１つのＶＬＩＷ命令に対応
させてエミュレートしているが、ＪＡＶＡ命令の１バイ
トについて２または３のＶＬＩＷ命令命令を対応させて
エミュレートするようにしてもよい。
メモリの１エントリに１つのＶＬＩＷ命令を保持する場
合について説明した。しかしこの発明はそうした構成に
は限定されず、１エントリに複数のＶＬＩＷ命令を保持
するようにしてもよい。また、上記実施の形態の装置で
はＪＡＶＡ命令の１バイトを１つのＶＬＩＷ命令に対応
させてエミュレートしているが、ＪＡＶＡ命令の１バイ
トについて２または３のＶＬＩＷ命令命令を対応させて
エミュレートするようにしてもよい。
【０１２４】さらに、上記実施の形態では変換後の命令
をキャッシュに保持する例を述べた。しかしこの発明は
そうした構成に限定されるわけではなく、このキャッシ
ュメモリはなくてもよい。また、キャッシュではなく変
換後の複数のＶＬＩＷ命令を一時的に保持し、使用後は
毎回保持内容を無効化するバッファメモリを用いてもよ
い。
をキャッシュに保持する例を述べた。しかしこの発明は
そうした構成に限定されるわけではなく、このキャッシ
ュメモリはなくてもよい。また、キャッシュではなく変
換後の複数のＶＬＩＷ命令を一時的に保持し、使用後は
毎回保持内容を無効化するバッファメモリを用いてもよ
い。
【０１２５】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１２６】
【発明の効果】以上のように請求項１に記載の発明によ
れば、プロセッサ本体の構成を変更することなく非ネイ
ティブ命令をネイティブ命令に変換してプロセッサで実
行することができ、かつ高速に変換後の命令を出力でき
るので、効率的に非ネイティブ命令で記述されたプログ
ラムのエミュレートを行なうことができる。
れば、プロセッサ本体の構成を変更することなく非ネイ
ティブ命令をネイティブ命令に変換してプロセッサで実
行することができ、かつ高速に変換後の命令を出力でき
るので、効率的に非ネイティブ命令で記述されたプログ
ラムのエミュレートを行なうことができる。
【０１２７】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加えて、非ネイティブ命令のプロ
グラムカウンタの値を明示的にエミュレートする必要が
ない。そのため非ネイティブ命令で記述されたプログラ
ムのエミュレートが容易に行える。
に記載の発明の効果に加えて、非ネイティブ命令のプロ
グラムカウンタの値を明示的にエミュレートする必要が
ない。そのため非ネイティブ命令で記述されたプログラ
ムのエミュレートが容易に行える。
【０１２８】請求項３に記載の発明によれば、請求項２
に記載の発明の効果に加えて、非ネイティブ命令のプロ
グラムカウンタの値を明示的にエミュレートする必要が
なくエミュレートがさらに容易に行え、かつプログラム
を保存するためのメモリが小さくてすみ、ハードウェア
のコストの増大が回避できる。
に記載の発明の効果に加えて、非ネイティブ命令のプロ
グラムカウンタの値を明示的にエミュレートする必要が
なくエミュレートがさらに容易に行え、かつプログラム
を保存するためのメモリが小さくてすみ、ハードウェア
のコストの増大が回避できる。
【０１２９】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加えて、非ネイティブ命令である
第２の命令体系の命令のエミュレートを容易に行なうこ
とができる。さらに、非ネイティブ命令の長さも第１の
命令体系のネイティブ命令の長さでエミュレートでき、
非ネイティブ命令で記述されたプログラムのエミュレー
トがさらに容易になる。
に記載の発明の効果に加えて、非ネイティブ命令である
第２の命令体系の命令のエミュレートを容易に行なうこ
とができる。さらに、非ネイティブ命令の長さも第１の
命令体系のネイティブ命令の長さでエミュレートでき、
非ネイティブ命令で記述されたプログラムのエミュレー
トがさらに容易になる。
【０１３０】請求項５に記載の発明によれば、請求項１
に記載の発明の効果に加えて、命令の変換効率がよく、
効率的に非ネイティブ命令で記述されたプログラムのエ
ミュレートを行なうことができる。
に記載の発明の効果に加えて、命令の変換効率がよく、
効率的に非ネイティブ命令で記述されたプログラムのエ
ミュレートを行なうことができる。
【０１３１】請求項６に記載の発明によれば、請求項１
に記載の発明の効果に加えて、命令の変換が容易であ
り、かつ、非ネイティブ命令のプログラムカウンタ値を
変換後のネイティブ命令の長さでエミュレートすること
ができるので、容易に、かつ効率的に、非ネイティブ命
令で記述されたプログラムのエミュレートを行なうこと
ができる。
に記載の発明の効果に加えて、命令の変換が容易であ
り、かつ、非ネイティブ命令のプログラムカウンタ値を
変換後のネイティブ命令の長さでエミュレートすること
ができるので、容易に、かつ効率的に、非ネイティブ命
令で記述されたプログラムのエミュレートを行なうこと
ができる。
【０１３２】請求項７に記載の発明によれば、請求項６
に記載の発明の効果に加えて、非ネイティブ命令とネイ
ティブ命令のサブ命令とを対照させることにより、変換
が容易に行える。そのため、非ネイティブ命令で記述さ
れたプログラムのエミュレートをさらに容易に行なうこ
とができる。
に記載の発明の効果に加えて、非ネイティブ命令とネイ
ティブ命令のサブ命令とを対照させることにより、変換
が容易に行える。そのため、非ネイティブ命令で記述さ
れたプログラムのエミュレートをさらに容易に行なうこ
とができる。
【０１３３】請求項８に記載の発明によれば、変換後の
ネイティブ命令を高速にプロセッサに与えることができ
る。さらに、複数のネイティブ命令の同時無効化など、
無効化のための条件が複雑な場合でも容易に対処でき
る。その結果、非ネイティブ命令で記述されたプログラ
ムのエミュレートが高速かつ確実に行える。
ネイティブ命令を高速にプロセッサに与えることができ
る。さらに、複数のネイティブ命令の同時無効化など、
無効化のための条件が複雑な場合でも容易に対処でき
る。その結果、非ネイティブ命令で記述されたプログラ
ムのエミュレートが高速かつ確実に行える。
【０１３４】請求項９に記載の発明によれば、請求項８
に記載の発明の効果に加えて、ソフトウェアの責任にお
いて安全に保持手段の保持内容を維持することができる
ので、非ネイティブ命令で記述されたプログラムのエミ
ュレートをより確実に行える。
に記載の発明の効果に加えて、ソフトウェアの責任にお
いて安全に保持手段の保持内容を維持することができる
ので、非ネイティブ命令で記述されたプログラムのエミ
ュレートをより確実に行える。
【０１３５】請求項１０に記載の発明によれば、請求項
８に記載の発明の効果に加えて、無効化しても安全なエ
ントリを無効化することをソフトウェア処理によって明
示的に指示して、新たな命令を保持可能とすることがで
きるので、保持手段の保持内容を安全かつ確実に維持す
ることができる。その結果、非ネイティブ命令で記述さ
れたプログラムのエミュレートをより確実にかつ高速に
行える。
８に記載の発明の効果に加えて、無効化しても安全なエ
ントリを無効化することをソフトウェア処理によって明
示的に指示して、新たな命令を保持可能とすることがで
きるので、保持手段の保持内容を安全かつ確実に維持す
ることができる。その結果、非ネイティブ命令で記述さ
れたプログラムのエミュレートをより確実にかつ高速に
行える。
【０１３６】請求項１１に記載の発明によれば、プロセ
ッサの変更なしに、非ネイティブ命令により記述された
プログラムをプロセッサのネイティブ命令で実行でき
る。
ッサの変更なしに、非ネイティブ命令により記述された
プログラムをプロセッサのネイティブ命令で実行でき
る。
【０１３７】請求項１２に記載の発明によれば、請求項
１１に記載の発明の効果に加えて、第２の命令体系で記
述されたプログラムを他のメモリに転送したり、その内
容を解析したりすることが可能になり、プログラム開発
および保守が容易に行える。
１１に記載の発明の効果に加えて、第２の命令体系で記
述されたプログラムを他のメモリに転送したり、その内
容を解析したりすることが可能になり、プログラム開発
および保守が容易に行える。
【０１３８】請求項１３に記載の発明によれば、請求項
１１に記載の発明の効果に加えて、命令変換時と、それ
以外のときとで、トランスレータ付命令メモリに関して
異なるメモリマップを使用することができ、トランスレ
ータ付命令メモリの用途に応じて適切にアクセスするこ
とが可能になる。
１１に記載の発明の効果に加えて、命令変換時と、それ
以外のときとで、トランスレータ付命令メモリに関して
異なるメモリマップを使用することができ、トランスレ
ータ付命令メモリの用途に応じて適切にアクセスするこ
とが可能になる。
【０１３９】請求項１４に記載の発明によれば、請求項
１１に記載の発明の効果に加えて、高速に変換後の命令
を出力することができるので、非ネイティブ命令により
記述されたプログラムを高速にエミュレートすることが
できる。
１１に記載の発明の効果に加えて、高速に変換後の命令
を出力することができるので、非ネイティブ命令により
記述されたプログラムを高速にエミュレートすることが
できる。
【０１４０】請求項１５に記載の発明によれば、プロセ
ッサの構成を変更することなく、第２の命令体系の命令
で記述されたプログラムをこのプロセッサで実行するこ
とが可能となり、ハードウェアの増大を招くことなく異
なる命令体系の命令で記述されたプログラムをエミュレ
ートできる。
ッサの構成を変更することなく、第２の命令体系の命令
で記述されたプログラムをこのプロセッサで実行するこ
とが可能となり、ハードウェアの増大を招くことなく異
なる命令体系の命令で記述されたプログラムをエミュレ
ートできる。
【０１４１】請求項１６に記載の発明によれば、請求項
１５に記載の発明の効果に加えて、プロセッサ本体の変
更なしに非ネイティブ命令もネイティブ命令も区別なく
プロセッサでデコードし実行することができ、非ネイテ
ィブ命令で記述されたプログラムのエミュレートがより
容易になる。
１５に記載の発明の効果に加えて、プロセッサ本体の変
更なしに非ネイティブ命令もネイティブ命令も区別なく
プロセッサでデコードし実行することができ、非ネイテ
ィブ命令で記述されたプログラムのエミュレートがより
容易になる。
【０１４２】請求項１７に記載の発明によれば、請求項
１６に記載の発明の効果に加えて、プロセッサでは命令
が非ネイティブ命令の場合もネイティブ命令の場合も区
別なくフェッチしてデコードすることができ、非ネイテ
ィブ命令で記述されたプログラムのエミュレートがより
容易になる。
１６に記載の発明の効果に加えて、プロセッサでは命令
が非ネイティブ命令の場合もネイティブ命令の場合も区
別なくフェッチしてデコードすることができ、非ネイテ
ィブ命令で記述されたプログラムのエミュレートがより
容易になる。
【０１４３】請求項１８に記載の発明によれば、請求項
１６に記載の発明の効果に加えて、複数種類の非ネイテ
ィブ命令で記述されたプログラムを、区別なくネイティ
ブ命令を用いて実行でき、より幅広い範囲の非ネイティ
ブ命令で記述されたプログラムのエミュレートを容易に
行なうことができる。
１６に記載の発明の効果に加えて、複数種類の非ネイテ
ィブ命令で記述されたプログラムを、区別なくネイティ
ブ命令を用いて実行でき、より幅広い範囲の非ネイティ
ブ命令で記述されたプログラムのエミュレートを容易に
行なうことができる。
【図１】 従来の旧命令エミュレーション機能付データ
処理装置の概略ブロック図である。
処理装置の概略ブロック図である。
【図２】 本発明の１実施の形態にかかる命令トランス
レータ機能付メモリを備えたデータ処理装置のブロック
図である。
レータ機能付メモリを備えたデータ処理装置のブロック
図である。
【図３】 図２に示すプロセッサ１０のブロック図であ
る。
る。
【図４】 プロセッサ１０が有するレジスタの一覧を表
形式で示す図である。
形式で示す図である。
【図５】 プロセッサ１０の制御レジスタ１７０の詳細
を示す図である。
を示す図である。
【図６】 プロセッサ１０のパイプライン処理機構を説
明するための図である。
明するための図である。
【図７】 プロセッサ１０で実行可能なＶＬＩＷ命令の
フォーマットを示す図である。
フォーマットを示す図である。
【図８】 プロセッサ１０で実行可能なＶＬＩＷ命令の
サブ命令のフォーマットを示す図である。
サブ命令のフォーマットを示す図である。
【図９】 プロセッサ１０のサブ命令のパイプライン処
理方法を示すための図である
理方法を示すための図である
【図１０】 プロセッサ１０で２つのサブ命令をパイプ
ライン処理する方法を説明するための図である。
ライン処理する方法を説明するための図である。
【図１１】 図２に示すデータ処理装置のメモリマップ
を示す図である。
を示す図である。
【図１２】 図２のデータ処理装置内の、圧縮命令を伸
張する圧縮命令用のトランスレータ付メモリ２４の詳細
を示す図である。
張する圧縮命令用のトランスレータ付メモリ２４の詳細
を示す図である。
【図１３】 圧縮命令を変換するためのトランスレーシ
ョン回路２４３の詳細を示す図である。
ョン回路２４３の詳細を示す図である。
【図１４】 図１３に示すキャッシュメモリ３５４の詳
細を示す図である。
細を示す図である。
【図１５】 図２に示すデータ処理装置のバスサイクル
のタイミングチャートである。
のタイミングチャートである。
【図１６】 ２つの圧縮命令をＶＬＩＷ命令に伸張する
ときのビットフィールドの対応を示す図である。
ときのビットフィールドの対応を示す図である。
【図１７】 圧縮命令を伸張する具体例を示す図であ
る。
る。
【図１８】 圧縮命令を伸張する具体例を示す図であ
る。
る。
【図１９】 圧縮命令を伸張する具体例を示す図であ
る。
る。
【図２０】 圧縮命令を伸張する具体例を示す図であ
る。
る。
【図２１】 本実施の形態のデータ処理装置において、
圧縮命令でアクセスできる汎用レジスタの一連を示す図
である。
圧縮命令でアクセスできる汎用レジスタの一連を示す図
である。
【図２２】 図２に示した、ＪＡＶＡ命令を変換するＪ
ＡＶＡ命令用のトランスレータ付メモリ２５の詳細を示
す図である。
ＡＶＡ命令用のトランスレータ付メモリ２５の詳細を示
す図である。
【図２３】 ＪＡＶＡ命令のためのトランスレーション
回路２６３の詳細を示す図である。
回路２６３の詳細を示す図である。
【図２４】 ソフトウェアでしか無効化できないエント
リを備えたキャッシュメモリ３７４の詳細を示す図であ
る。
リを備えたキャッシュメモリ３７４の詳細を示す図であ
る。
【図２５】 ＪＡＶＡ命令を１または複数のＶＬＩＷ命
令に変換するときの命令間の対応を示す図である。
令に変換するときの命令間の対応を示す図である。
【図２６】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図２７】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図２８】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図２９】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図３０】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図３１】 ＪＡＶＡ命令をＶＬＩＷ命令に変換する具
体例を示す図である。
体例を示す図である。
【図３２】 図２に示すデータ処理装置がＪＡＶＡ命令
のエミュレーションを行なう際の処理の流れを示すフロ
ーチャートである。
のエミュレーションを行なう際の処理の流れを示すフロ
ーチャートである。
１０ プロセッサ、 ２０ バス制御回路、 ４０ バ
ス、１４、１５、１６命令トランスレータ、２４ 圧縮
命令用のトランスレータ付メモリ、２１ ネイティブ命
令用ＲＡＭ、２２ データ用ＲＡＭ、２３ ＲＯＭ、２
５ ＪＡＶＡ命令用のトランスレータ付メモリ、２６
非ネイティブ命令Ｘ用トランスレータ付メモリ、２４
３、２６３ トランスレーション回路、２４５ 圧縮命
令用ＲＡＭ、２６５ ＪＡＶＡ命令用ＲＡＭ、３５４、
３７４ キャッシュメモリ、３５０、３７０ 命令コー
ド伸張部。
ス、１４、１５、１６命令トランスレータ、２４ 圧縮
命令用のトランスレータ付メモリ、２１ ネイティブ命
令用ＲＡＭ、２２ データ用ＲＡＭ、２３ ＲＯＭ、２
５ ＪＡＶＡ命令用のトランスレータ付メモリ、２６
非ネイティブ命令Ｘ用トランスレータ付メモリ、２４
３、２６３ トランスレーション回路、２４５ 圧縮命
令用ＲＡＭ、２６５ ＪＡＶＡ命令用ＲＡＭ、３５４、
３７４ キャッシュメモリ、３５０、３７０ 命令コー
ド伸張部。
Claims (18)
- 【請求項１】 第１の命令体系の命令をネイティブ命令
として動作するプロセッサにおいて、前記第１の命令体
系と異なる第２の命令体系の命令を記憶する命令メモリ
とともに用いられ、前記第１の命令体系の命令に変換し
て前記プロセッサに与えるための命令トランスレータで
あって、 前記プロセッサが実行すべき命令の、前記命令メモリに
おけるアドレスを受けて前記命令メモリから対応する命
令を読出し、読出された前記第２の命令体系の命令を前
記第１の命令体系の命令に変換するための変換手段と、 前記変換手段により変換された後の前記第１の命令体系
の命令を、前記命令メモリにおけるアドレスと関連付け
て一時的に保持するための保持手段と、 前記プロセッサが実行すべき命令のアドレスを受けて前
記保持手段を探索し、前記保持手段に当該アドレスの命
令に対応する命令が保持されているか否かの判定結果に
したがって、前記変換手段の出力する命令と、前記保持
手段に保持されていた、対応の前記第１の命令体系の命
令とを選択的に前記プロセッサに出力するための選択手
段とを含む、命令トランスレータ。 - 【請求項２】 前記第２の命令体系は可変長命令体系で
あり、前記変換手段は、前記命令メモリから読出された
前記第２の命令体系の命令を、前記読出された前記第２
の命令体系の命令の命令長に依存した数の前記第１の命
令体系の命令に変換するための可変長命令変換手段を含
む、請求項１に記載の命令トランスレータ。 - 【請求項３】 前記可変長命令変換手段は、前記命令メ
モリから読出された前記第２の命令体系の命令を、前記
読出された前記第２の命令体系の命令の命令長に依存
し、かつそれよりも長い長さの前記第１の命令体系の命
令に変換するための第１の手段を含む、請求項２に記載
の命令トランスレータ。 - 【請求項４】 前記第１の命令体系の各命令は１または
複数個のサブ命令を含み、前記第１の手段が変換する第
１の命令体系の命令に含まれるサブ命令の個数は、前記
読み出された前記第２の命令体系の命令の長さに依存す
る、請求項３に記載の命令トランスレータ。 - 【請求項５】 前記変換手段は、前記命令メモリから読
出された前記第２の命令体系の複数個の命令を、１つの
前記第１の命令体系の命令に変換するための複数命令変
換手段を含む、請求項１に記載の命令トランスレータ。 - 【請求項６】 前記第１の命令体系の各命令は、１また
は複数個のサブ命令を含むことが可能であり、 前記変換手段は、前記命令メモリから読出された前記第
２の命令体系の複数個の命令を、前記複数個の命令の数
に依存した数のサブ命令を含む、前記第１の命令体系の
命令に変換するための手段を含む、請求項１に記載の命
令トランスレータ。 - 【請求項７】 前記変換後の前記第１の命令体系の命令
に含まれるサブ命令の個数が、前記複数個の命令の数と
等しい、請求項６に記載の命令トランスレータ。 - 【請求項８】 第１の命令体系の命令をネイティブ命令
として動作するプロセッサにおいて、前記第１の命令体
系と異なる第２の命令体系の命令を記憶する命令メモリ
とともに用いられ、前記第１の命令体系の命令に変換し
て前記プロセッサに与えるための命令トランスレータで
あって、 前記プロセッサが実行すべき命令の、前記命令メモリに
おけるアドレスを受けて前記命令メモリから対応する命
令を読出し、読出された前記第２の命令体系の命令を前
記第１の命令体系の１または複数個の命令に変換する変
換手段と、 前記変換手段により変換された後の前記第１の命令体系
の命令を、前記命令メモリにおけるアドレスと関連付け
て一時的に保持するための保持手段と、 前記プロセッサが実行すべき命令のアドレスを受けて前
記保持手段を探索し、前記保持手段に当該アドレスの命
令に対応する命令が保持されているか否かの判定結果に
したがって、前記変換手段の出力する命令と、前記保持
手段に保持されていた、対応の前記第１の命令体系の命
令とを選択的に前記プロセッサに出力するための選択手
段と、 前記保持手段に保持されている命令を第１の条件および
第２の条件のいずれかで無効化可能なエントリとして保
持するように前記保持手段を制御するための保持制御手
段とを含む、命令トランスレータ。 - 【請求項９】 前記第１の条件は前記保持手段による所
定のアルゴリズムに基づくハードウェア制御による保持
制御の条件であり、 前記第２の条件は前記保持手段からの外部からの明示的
な無効化指示があったという条件である、請求項８に記
載の命令トランスレータ。 - 【請求項１０】 前記保持制御手段は前記第２の条件で
無効化が可能なエントリを無効化することなしに新たな
命令を前記保持手段に保持できないときにアサートされ
る信号を出力する、請求項８に記載の命令トランスレー
タ。 - 【請求項１１】 第１の命令体系の命令をネイティブ命
令として動作するプロセッサとともに用いられる命令メ
モリであって、 第２の命令体系の命令を記憶する命令記憶手段と、 前記命令記憶手段から出力される前記第２の命令体系の
命令を、前記第１の命令体系の命令に変換して前記プロ
セッサに与えるための命令トランスレータとを含む、ト
ランスレータ付命令メモリ。 - 【請求項１２】 前記命令トランスレータは、前記命令
記憶手段から読み出すべき命令のアドレスに基づいて、
前記第２の命令体系の命令を前記第１の命令体系の命令
に変換する処理と、前記第２の命令体系の命令をそのま
ま出力する処理とのいずれかを選択的に実行するための
手段を含む、請求項１１に記載のトランスレータ付命令
メモリ。 - 【請求項１３】 前記命令記憶手段からの読出時にアド
レス変換を行なうためのアドレス変換手段をさらに含
む、請求項１１に記載のトランスレータ付命令メモリ。 - 【請求項１４】 前記命令トランスレータは、 前記プロセッサが実行すべき命令の、前記トランスレー
タ付命令メモリにおけるアドレスを受けて前記トランス
レータ付命令メモリから対応する命令を読出し、読出さ
れた前記第２の命令体系の命令を前記第１の命令体系の
命令に変換する変換手段と、 前記変換手段により変換された後の前記第１の命令体系
の命令を、前記トランスレータ付命令メモリにおけるア
ドレスと関連付けて一時的に保持するための保持手段
と、 前記プロセッサが実行すべき命令のアドレスを受けて前
記保持手段を探索し、前記保持手段に当該アドレスの命
令に対応する命令が保持されているか否かの判定結果に
したがって、前記変換手段の出力する命令と、前記保持
手段に保持されていた、対応の前記第１の命令体系の命
令とを選択的に前記プロセッサに出力するための選択手
段とを含む、請求項１１に記載のトランスレータ付命令
メモリ。 - 【請求項１５】 第１の命令体系の命令をネイティブ命
令として動作するプロセッサと、 前記プロセッサが接続される信号転送手段と、 前記信号転送手段を介して前記プロセッサと相互接続さ
れるトランスレータ付命令メモリとを含み、 前記トランスレータ付命令メモリは、 前記プロセッサから前記信号転送手段を介して転送され
る前記第２の命令体系の命令を記憶する命令記憶手段
と、 前記命令記憶手段から出力される前記第２の命令体系の
命令を、前記第１の命令体系の命令に変換して前記信号
転送手段を介して前記プロセッサに与えるための命令ト
ランスレータとを含む、データ処理装置。 - 【請求項１６】 さらに、前記信号転送手段によって前
記プロセッサと相互接続される第２の命令メモリを含
み、 前記第２の命令メモリは、 前記プロセッサから前記信号転送手段を介して転送され
る前記第１の命令体系の命令を記憶する命令記憶手段
と、 前記プロセッサから前記信号転送手段を介して与えられ
るアドレス信号に応答して、前記命令記憶手段から出力
される前記第１の命令体系の命令を、前記信号転送手段
を介して前記プロセッサに与えるための命令読出手段と
を含む、請求項１５に記載のデータ処理装置。 - 【請求項１７】 さらに、前記トランスレータ付命令メ
モリから読み出される命令を前記プロセッサに転送する
ときの前記信号転送手段のウェイト数が、前記第２の命
令メモリから読み出される命令を前記プロセッサに転送
するときの前記信号転送手段のウェイト数よりも大きく
なるように前記信号転送手段による転送を制御するため
の転送制御手段を含む、請求項１６に記載のデータ処理
装置。 - 【請求項１８】 さらに、前記信号転送手段によって前
記プロセッサと相互接続される第３のトランスレータ付
命令メモリを含み、 前記第３のトランスレータ付命令メモリは、 前記プロセッサから前記信号転送手段を介して転送され
る、前記第２の命令体系とは異なる第３の命令体系の命
令を記憶する命令記憶手段と、 前記プロセッサから前記信号転送手段を介して与えられ
るアドレス信号に応答して、前記命令記憶手段から出力
される前記第３の命令体系の命令を、前記第１の命令体
系の命令に変換して前記信号転送手段を介して前記プロ
セッサに与えるための命令読出手段とを含む、請求項１
６に記載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000005062A JP2001195250A (ja) | 2000-01-13 | 2000-01-13 | 命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置 |
| US09/756,863 US20010010072A1 (en) | 2000-01-13 | 2001-01-10 | Instruction translator translating non-native instructions for a processor into native instructions therefor, instruction memory with such translator, and data processing apparatus using them |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000005062A JP2001195250A (ja) | 2000-01-13 | 2000-01-13 | 命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001195250A true JP2001195250A (ja) | 2001-07-19 |
Family
ID=18533749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000005062A Withdrawn JP2001195250A (ja) | 2000-01-13 | 2000-01-13 | 命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010010072A1 (ja) |
| JP (1) | JP2001195250A (ja) |
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2000
- 2000-01-13 JP JP2000005062A patent/JP2001195250A/ja not_active Withdrawn
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2001
- 2001-01-10 US US09/756,863 patent/US20010010072A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
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