JPH0215331A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関する。

［従来の技術］ 従来のパイプライン機構のデータ処理装置において、例
えば命令フォーマットが異なる２種類の命令それぞれに
より、レジスタからレジスタへの転送を行う命令をどの
ように処理するかについて説明する。

従来のデータ処理装置のパイプライン機構の例を第２９
図に示す。

図中、７１は命令フェッチ（ＩＦ）ステージ、７２は命
令デコード（Ｄ）ステージ、７３はオペランドアドレス
計算（Ａ）ステージ、７４はオペランドフェッチ（Ｆ）
ステージ、７５は命令実行（Ｅ）ステージである。

１Ｆステージ７１はメモリから命令コードをフェッチし
てＤステージ７２に出力する。Ｄステージ７２はＩＦス
テージ７１から入力される命令コードをデコードして、
そのデコード結果をＡステージ７３へ出力する。Ａステ
ージ７３は命令コード中で指定されているオペランドの
実行アドレスを計算し、計算されたオペランドアドレス
をＦステージ７４へ出力する。Ｆステージ７４はＡステ
ージ７３から入力されたオペランドアドレスに従ってメ
モリからオペランドをフェッチすると共に、デコード結
果に基づいてマイクロＲＯＭ　（図示せず）からマイク
ロ命令をアクセスし、このマイクロ命令をデコードし、
そのデコード結果をＥステージ７５へ出力する。またＦ
ステージ７４はフェッチしたオペランドもＥステージ７
５へ出力する。Ｅステージ７５はＦステージ７４から入
力されたオペランドに対して命令コード中で指定されて
いる演算を実行する。更に必要な場合にはその演算結果
をメモリ　（図示せず）にストアする。

上述のような従来のデータ処理装置によりたとえば、第
３０図及び第３１図にそれぞれ命令フォーマットを示す
２種類の命令、即ちＡフォーマント命令及びＢフォーマ
ット命令を処理する場合について説明する。

Ａフォーマット命令はメモリーレジスタ間の命令であり
、この命令の命令コードはデスティネーションとなるメ
モリ指定フィールドとソースとなるレジスタ指定フィー
ルドとがこの順に第３０図に示す如く配列されている。

一方、Ｂフォーマント命令もメモリーレジスタ間命令で
あるが、前記Ａフォーマット命令とは異なって、ソース
となるメモリを旨定フィールドとデスティネーションと
なるレジスタ指定フィールドとがこの順に第３１図に示
す如く配列されている。

上述の２種類の命令、即ちＡフォーマット命令とＢフォ
ーマント命令、例えばレジスタ直接でレジスタからレジ
スタへの転送を行う命令、“ＭＯＶ　：　ＡＲＩ　　Ｒ
２”と”ＭＯＶ：Ｂ　　ＲＩ　　Ｒ２”とニラいて以下
説明する。但し、Ｒ１，Ｒ２はそれぞれレジスタ１．レ
ジスタ２を指定する。

この場合は、レジスタ・メモリ間命令で特にメモリがレ
ジスタとなる場合である。′″ｌ’ｌＯＶ　：　Ａ”は
Ａフォーマットの転送命令を、“ＭＯＶ　：　Ｂ”はＢ
フォーマットの転送命令をそれぞれ示し、Ｒ１はレジス
タ１を、Ｒ２はレジスタ２をそれぞれ指定し、このアセ
ンブリコードは“ＭＯＶＥ？ソース　デスティネーショ
ン”の意味である（ここで、？はＡかＢかを指定する）
、“ＭＯＶ：Ａ　　ＲＩ　　Ｒ２”命令は命令コードで
は°０００１　００１０　００　　傘６”　というコー
ト、”ＭＯＶ：Ｂ　　ＲＩ　　Ｒ２’命令は命令コード
では“００１０　０００１０１　　傘傘”というコード
となる。ここで”０００１”はレジスタ１を、“００１
Ｏ”はレジスタ２を、また第３番目の２ビツトのフィー
ルドはＡフォーマットかＢフォーマントかを示し、最後
のフィールド−傘はＭＯＶ演算を指定する。

上述の２種類の命令、１間ＶｊＡ　　ＲＩ　　Ｒ２”命
令とＭＯＶＥＲＲＩ　　Ｒ２’命令とは別々にデコード
され、それぞれのデコード結果に従ってＦステージ７４
ではそれぞれ異なるマイクロプログラムをアクセス従来
のパイプライン機構を有するデータ処理装置では、命令
フォーマットが異なる２種類の命令、例えば”ＭＯＶ：
Ａ　　ＲＩ　　Ｒ２”　という命令と“ＭＯＶＥＲ１？
ＩＲ２”という命令の処理を行うに際して、これらの命
令をデコーダで個別にデコードして異なるデコード結果
を得ていた。このため、実質的には同じ機能を実現する
ために異なるマイクロプログラムを必要とすることにな
る。

本発明はこのようなデータ処理装置における従来のパイ
プライン機構の無駄を省き、高効率のデータ処理装置を
提供することを目的とする。

本発明のデータ処理装置では上述の欠点を解決するため
に、命令デコーダを第１と第２の２段構成にし、例えば
“ＭＯＶ：Ａ　　ＲＩ　　Ｒ２”命令と”ＭＯＶ：ＢＲ
Ｉ　　Ｒ２”命令とを処理する場合には、第２のデコー
ダでＡフォーマット命令（又はＢフォーマント命令）は
そのままでデコードして、Ｂフォーマット命令（又はＡ
フォーマット命令）はそのレジスタ番号指定フィールド
を入れ換える構成を採っている。

［作用］ 本発明のデータ処理装置では、例えば“ＭＯＶ：ＡＲｌ
　　１？２”という命令は第１のデコード、第２のデコ
ート、マイクロＲＯＭアクセスという手順で処理される
のに対し、’ＭＯシ：Ｂ　　ＲＩ　　Ｒ２“という命令
は第１のデコード、第２のデコードそしてそれと同時に
レジスタ番号指定フィールドの入れ換え、マイクロＲＯ
Ｍアクセスという手順で処理される。これら２ｍＩＪ？
の命令に対して、第２のデコ・−ダで、一方のフォーマ
ットの命令に対し、レジスタ番号指定フィールドの入れ
換えを行うことによって、２種類の命令が同一の命令と
なり、１つのマイクロプログラムにて処理される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を有する。例えば、２オペランド命令に関しては基本的
に“４バイト＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短縮形フォーマットの２つのフォーマットとがある
。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

：オペレーションコードが入る部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアドレ・ノシングモードでオ
ペランドを指定する部分 ５ｈｊ６ビントの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第４図に示す如く右側がＬＳＢ側で且
つ高いアドレスになっている。アドレスＮとアドレスＮ
＋１の２バイトを見ないと命令フォーマットが判別でき
ないようになっているが、これは前述の如く、命令が必
ず１６ビツト（２バイト）単位でフェッチ及びデコード
されることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は必ず
そのＨａまたはｓｈの基本部を含むハーフワードの直後
に位置される。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。従って、４
バイト以上の命令では、Ｅａの拡張部によって命令のオ
ペレーションコードが分断される場合がある。

また後述する如（、多段間接モードによってＨａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される０例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワードまである６バイト命令の場
合を考える。Ｅａｌに・多段間接モードを使用したため
、普通の拡張部の他に多段間接モードの拡張部も付くも
のとすると、実際の命令ビットパターンは、命令の第１
ハーフワード（Ｅａｌの基本部を含む）、　Ｅａｌの拡
張部、Ｅａｌの多段間接モード拡張部、命令の第２ハー
フワード（Ｅａ２の基本部を含む）、　ｌ！ａｌの拡張
部、命令の第３ハーフワードの順となる。

（１，１）　　ｒ短縮形２オペランド命令」第５図から
第８図は２オペランド命令の短縮形フォーマットを示す
模式図である。

第５図はメモリーレジスタ間演算命令のフォーマットを
示す模式図である。このフォーマットには、ソースオペ
ランド側がメモリとなるＬ−ｆｏｒｍａｔと、デスティ
ネーションオペランド側がメモリとなる５−ｆｏｒ鵠ａ
ｔとがある。

１−ｆｏｒｍａｔでは、ｓｈはソースオペランドのｔ旨
定フィールドを、Ｒｎはデスティネーションオペランド
のレジスタの指定フィールドを、ＲＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す。レジスタ上に位置され
たデスティネーションオペランドのサイズは３２ビツト
に固定されている。レジスタ側とメモリ側とのサイズが
異なり、ソース側のサイズが小さい場合に符号拡張が行
なわれる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に位置されたソ
ースオペランドのサイズは３２ビ・ノドに固定されてい
る。レジスタ側とメモリ側とのサイズが異なり、ソース
側のサイズが大きい場合にオーバフローした部分の切捨
てとオーバフローチエツクが行なわれる。

第６図はレジスターレジスタ間演算命令のフォーマット
（Ｒ−ｆｏｒｌｌｌａ　ｔ）を示す模式図である。Ｒｎ
はデスティネーションレジスタの指定フィールド、Ｒｍ
はソースレジスタの指定フィールドである。オペランド
サイズは３２ビツトのみである。

第７図はリテラル−メモリ間演算命令のフォーマット（
Ｑ−ｆｏｒｍａｔ）を示す模式図である。問はディステ
ィネーションオペランドサイズのｔ旨定フィールド、■
＃はリテラルによるソースオペランドの指定フィールド
、ｓｈはデスティネーションオペランドの指定フィール
ドである。

第８図は即値−メモリ間演算命令のフォーマ・７ト（１
−ｆｏｒ＋＊ａｔ）を示す模式図である。■はオペラン
ドサイズの指定フィールド（ソース、ディスティネーシ
ョンで共通）、Ｓｈはデスティネーションオペランドの
指定フィールドである。Ｉ−ｆｏｒｍａｔの即値のサイ
ズはデスティネーション側のオペランドのサイズと共通
に８．１．６．３２ピントとなり、ゼロ拡張及び符号拡
張は行なわれない。

（１，２）　　ｒ−船形１オペランド命令」第９図はｌ
オペランド命令の一船形フオーマット（Ｇｌ−ｆｏｒｍ
ａｔ）を示す模式図である。■はオペランドサイズの指
定フィールドである。一部のＧｉｆｏｒｍａｔ命令では
、Ｅａの拡張部以外にも拡張部がある。また、聞を使用
しない命令もある。

（１，３）　　ｒ−船形２オペランド命令」第１０図か
ら第１２図は２オペランド命令の一船形フオーマントを
示す模式図である。このフォーマットに含まれるのは、
８ビツトで指定する一船形アドレッシングモードのオペ
ランドが最大２つ存在する命令である。オペランドの総
数自体は３つ以上になる場合がある。

第１０図は第１オペランドがメモリ読み出しを必要とす
る命令のフォーマント（Ｇ−ｆｏｒｍａｔ）を示す模式
図である。ＥａＭはデスティネーションオペランドのｔ
旨定フィールド、聞はデスティネーションオペランドサ
イズの指定フィールド、ＥａＲはソースオペランド指定
フィールド、ＲＲはソースオペランドサイズの指定フィ
ールドである。

第１１図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−４ｏｒｍａｔ）を示す模式図である。

ＥａＭはデスティネーションオペランドの指定フィール
ド、開はデスティネーションオペランドサイズの指定フ
ィールド、■・・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では大きく違っている。具体
的には、Ｅ−ｆｏｒ＋＊ａｔはあくまでも２オペランド
−船形（Ｇ−ｆｏｒｍａｔ）の派生形であり、ソースオ
ペランドのサイズが８ビツト固定、ディスティネーショ
ンオペランドのサイズが８　／１６／３２ビットからの
選択となっている。つまり、Ｅ−ｆｏｒｍａｔは異種サ
イズ間の演算を前提とし、デスティネーションオペラン
ドのサイズに合わせて８ビツトのソースオペランドがゼ
ロ拡張または符号拡張される。一方、Ｉ　−ｆｏｒｍａ
ｔは、特に転送命令及び比較命令で頻度の多い即値のパ
ターンを短縮形にしたものであり、ソースオペランドと
ディスティネーションオペランドのサイズが等しい。

第１２図は、第１オペランドがアドレス計算のみの命令
のフォーマフ）　（ＧＡ−ｆｏｒ＋５ａｔ）を示す模式
図である。ＥａＨはデスティネーションオペランドの指
定フィールド、四はデスティネーションオペランドサイ
ズの指定フィールド、ＥａＡはソースオペランドの指定
フィールドである。ソースオペランドとしては実行アド
レスの計算結果自体が使用される。

第１３図は、ショートブランチ命令のフォーマントを示
す模式図である。ｃｃｃｃはブランチ条件を旨定フィー
ルド、ｄｉｓｐ：８はジャンプ先との変位指定フィール
ドであり、本発明のデータ処理装置では８ビツトで変位
を指定する場合には、ビットパターンでのｔ旨定価を２
倍して変位値とする。

（１，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置のアドレッシングモード指定方法には、レジ
スタを含めて６ビツトで１旨定する短縮形と、８ビツト
で指定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアドレッシングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに該当するのは、デスティネーションが即値モード
の場合、アドレス計算を伴うべきアドレッシングモード
を旨定フィールドで即値モードを使用した場合等である
。

フォーマットの図中で使われる記号の意味は次の通りで
ある。

Ｐｎ：レジスタ指定 ｍｅｎ　ＥＡ：ＥＡで示されるアドレスのメモリ内容（
Ｓｈ）　　７６ビツトの短縮形アドレッシングモードで
の指定方法 （Ｅａ）　　：８ヒツトの一般形アドレッシングモード
での指定方法 フォーマントの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレッシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
タ）相対間接モード、スタックボフブモード及びスタッ
クブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマントの模式図を第１４図に示す。

Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第１５図に示す。Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビツトまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマント
の模式図を第１６図に示す、Ｒｎは汎用レジスタの番号
を示す。ｄｉｓｐ　：　１６とｄｉｓｐ　：　３２とは
それぞれ各々１６ビツトのディスプレースメント値また
は３２ビツトのディスプレースメント値を示す。ディス
プレースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マントの模式図を第１７図に示す。

１ｍ５−ｄａｔａは即値を示す。１ｎｎ−ｄａｔａのサ
イズは、オペランドサイズとして命令中で指定される。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第１８図に示す。ａ
ｂｓ　：１６とａｂｓ：３２とはそれぞれ１６ビントま
たは３２ビツトのアドレス値を示す。

ａｂｓ　ｓ　１６でアドレスが示される時は指定された
アドレス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値が１６ビ
ツトか３２ビツトかにより２種類ある。それぞれ、プロ
グラムカウンタの内容に１６ビツトまたは３２ビツトの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。

フォーマットの模式図を第１９図に示す。ｄｉｓｐ　：
　１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトの
ディスプレースメント値または３２ビツトのディスプレ
ースメント値を示す。ディスプレースメント値は符号付
きとして扱う。ＰＣ相対間接モードにおいて、参照され
るプログラムカウンタの値はそのオペランドを含む命令
の先頭アドレスである。多段間接アドレシングモードに
おいてプログラムカウンタの値が参照される場合にも、
同じように命令の先頭のアドレスをＰＣ相対の基準値と
して使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、スタックポインタをオペランド
サイズだけインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる。Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される。フォーマット
の模式図を第２０図に示す。オペランドに対しスタック
ポツプモードが意味を持たないものに関しては予約命令
例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに
対するスタックポツプモードを旨定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックブツシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる。例えば、３２ビツトデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される。Ｂ、Ｈのサイズのオペラ
ンドに対するスタックブツシュモードの指定も可能であ
り、それぞれＳＰが−１，−２だけ更新（デクリメント
）される、フォーマットの模式図を第２１図に示す。オ
ペランドに対してスタックブツシュモードが意味を持た
ないものに関しては、予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド、ｒ
ｅａｄ−ｍｏｄｉｆｙ−ｗｒｉ　ｔｅオペランドに対す
スタックブツシュモード指定である。

（１，４，２）　　ｒ多段間接アドレッシングモード」
如何に複雑なアドレッシングも、基本的には加算と間接
参照の組み合わせに分解される。従って、加算と間接参
照のオペレーションをアドレッシングのプリミティブと
して与えておき、それを任意に組み合わせることができ
れば、如何なる複雑なアドレッシングモードをも実現可
能となる。本発明のデータ処理装置の多段間接アドレッ
シングモードはこの様な考え方に基づいたアドレッシン
グモードである。複雑なアドレッシングモードはモジュ
ール間のデータ参照あるいはＡＩ　（人工知能）言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモード指定フィールドでは、レジスタベー
ス多段間接モード、ＰＣＣペース多段間接モード絶対ベ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モードはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモードである。フォーマットの模式図を第２２図に
示す、　Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
３図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマットの模式図を第２４図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第２５図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ・０　：多段間接モード継続 Ｅ＝１ニアドレス計算終了 ｔＩｌｐ＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■−〇−メモリ間接参照なし ｔｎ＋ｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　
＝＝＞　ｔｍｐＩ＝１：メモリ間接参照あり ｎ＋ｅｍ　ｔａｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ　＝＝＞ｔｍｐＭ＝０　　：　　＜Ｒｘ＞をイン
デクスとして使用ト１　：特殊なインデクス ＜Ｒｘ＞＝０　　　インデクス値を加算しない　　（Ｒ
ｘ＝Ｏ） ＜ＲＸ＞＝１　　　　プログラムカウンタをインデクス
値として使用 （ＲＸ−ＰＣ） ＜Ｒｘ＞−２〜ｒｅｓｅｒｖｅｄ Ｄ＝０：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する Ｄ＝１：多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ　（１６／３２ビツト）をディスプレースメント値と
し、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝ｏ００１　　　ｄｉｓｐｘは１６ビツトｄ４ＪＯ
１０ｄｉｓｐｘ　は３２ビットｘＸ：インデクスのスケ
ール（ｓｃａ　Ｉｅ＝　１／２／４／８）プログラムカ
ウンタに対して×２＋　ｘ４．　Ｘ　８のスケーリング
を行なった場合には、その段の処理終了後の中間値（ｔ
ｍｐ）として不定値が入る。この多段間接モードによっ
て得られる実効アドレスは予測できない値となるが、例
外は発生しない。プログラムカウンタに対するスケーリ
ングの指定は行なってはいけない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第２６図、第２７図に示す。

第２６図は、多段間接モードが継続するか終了するかの
バリエーションを示す。

第２７図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上では任意の段数が可
能になっている。

（１，５）　　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＢＩＴと称する。

（２）「機能ブロックの構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に太きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、　
ＰＣ計算部１０３．オペランドアドレス計算部１０４゜
マイクロＲＯＭ部１０５．データ演算部１０６．外部バ
スインターフェイス部１０７に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路１０８と、ＣＰｔ１外部とデー
タの入出力を行うためのデータ入出力回路１０９とを他
の機能ブロック部と分けて示した。

（２，１）　　ｒ命令フェッチ部」 命令フェッチ部１０１にはブランチバッファ、命令キュ
ー８５とその制御部などがあり、次にフェッチすべき命
令のアドレスを決定してブランチバッファあるいはＣＰ
Ｕ外部のメモリから命令をフェッチする。またブランチ
バッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティプキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１号で詳しく述べられている
。

次にフェッチすべき命令のアドレスは、命令キュー８５
に入力すべき命令のアドレスとして専用のカウンタにて
計算される。分岐あるいはジャンプが発生した場合には
、新たな命令のアドレスがＰＣ計算部１０３あるいはデ
ータ演算部１０６より転送されてくる。

ＣＰＩＪ外部のメモリから命令をフェッチする場合は、
外部バスインターフェイス部１０７を通して、フェッチ
すべき命令のアドレスをアドレス出力回路１０８からＣ
ＰＵ外部に出力し、データ入出力回路１０９から命令コ
ードをフェッチする。そして、バッファリングした命令
コードの内、次にデコードすべき命令コードを命令デコ
ード部１０２に出力する。

（２，２）　　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビツト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第１ハーフワードに含まれるオペレーション
コードをデコードするＦＨ−デコーダ、第２．第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦＨ−デコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。これら
ＦＨＷデコーダ、ＮＦＨ−デコーダ、アドレッシングモ
ードデコーダを纏めて第１デコーダ８６という。

ＦＨＷデコーダあるいはＮＦＨ−デコーダの出力を更に
デコードして、マイクロＲＯＭのエントリアドレスを計
算する第２デコーダ８７、条件分岐命令の分岐予測を行
う分岐予測機構、オペランドアドレス計算の際のパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１より入力
された命令コードを２クロツク（１ステツプ）につき０
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部１０６での演算に関する情報がマイクロＲＯＭ
部１０５に、オペランドアドレス計算に関係する情報が
オペ弓ンドアドレス計算部１０４に、ｐｃ計算に関係す
る情報がｐｃ計算部１０３にそれぞれ出力される。

（２，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＯＭ　、マイクロシーケンサ、マイクロ命令デコー
ダなどが含まれる。マイクロ命令はマイクロＲＯＭから
２クロフク（１ステツプ）に１度読み出される。マイク
ロシーケンサはマイクロプログラムで示されるシーケン
ス処理の他に、例外、割込及びトラップ（この３つを合
わせてＢＩＴと称する）の処理をハードウェア的に受付
ける。またマイクロＲＯＭ部１０５はストアバッファの
管理も行う。

マイクロＲＯＭ部１０５には命令コードに依存しない割
込みあるいは演算実行結果によるフラッグ情報と、第２
デコーダ８７の出力等の命令デコード部の出力が入力さ
れる。マイクロデコーダの出力は主にデータ演算部１０
６に対して出力されるが、ジャンプ命令の実行による他
の先行処理中止情報等の一部の情報は他のブロックへも
出力される。

（２，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部１０４は命令デコード部１０２のアド
レスデコーダ等から出力されたオペランドアドレス計算
に関係する情報によりハードワイヤード制御される。こ
のブロックではオペランドのアドレス計算に関するほと
んどの処理が行われる。メモリ間接アドレシングのため
のメモリアクセスのアドレス及びオペランドアドレスが
メモリにマツプされたＩ１０領域に入るか否かのチエツ
クも行われる。

アドレス計算結果は外部バスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部１０７を通してアドレス出力回路１０８から
ＣＰＵ外部へ参照すべきメモリアドレスを出力し、デー
タ入出力部１０９から入力された間接アドレス値を命令
デコード部１０２を通してフェッチする。

（２，５）　　ｒＰＣ計算部」 ＰＣ計算部１０３は命令デコード部１０２から出力され
るＰＣ計算に関係する情報によりハードワイヤードに制
御され、命令のｐｃ値を計算する。本発明のデータ処理
装置は可変長命令セットを有しており、命令をデコード
しなければその命令の長さが判らない。ＰＣ計算部１０
３は命令デコード部１０２から出力される命令長をデコ
ード中の命令のｐｃ値に加算することにより次の命令の
ｐｃ値を作り出す、また、命令デコード部１０２が分岐
命令をデコードしてデコード段階での分岐を指示した場
合は、命令長の代わりに分岐変位を分岐命令のｐｃ値に
加算することにより分岐先命令のｐｃ値を計算する。分
岐命令に対して命令デコード段階で分岐を行うことを本
発明のデータ処理装置ではブリブランチと称する。

このプリブランチの手法については特願昭６１−２０４
５００号及び特願昭６１−２００５５７号で詳しく述べ
られている。

ｐｃ計算部１０３の計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力されるほか、ブリブランチ
時には、次にデコードすべき命令のアドレスとして命令
フェッチ部１０１に出力される。

また、次に命令デコード部１０２でデコードされる命令
の分岐予測のためのアドレスにも使用される。分岐予測
の手法については特願昭６２−８３９４号で詳しく述べ
られている。

（２，６）　　ｒデータ演算部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１０５の出力情報に従い、各命令
の機能を実現するに必要な演算をレジスタと演算器で実
行する。オペランドアドレス計算部１０４で計算された
アドレスを外部バスインターフェイス部１０７を通して
得る場合、あるいはそのアドレスでフェッチを行ったオ
ペランドをデータ入出力回路１０９から得る場合もある
。

演算器としてはＡＬ［Ｉ、バレルシフタ、プライオリテ
ィエンコーダあるいはカウンタ、シフトレジスタなどが
ある。レジスタと主な演算器の間は３バスで結合されて
おり、１つのレジスタ間演算を指示する１マイクロ命令
を２クロツク（１ステツプ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部１０７を通してアドレス出力回路
１０８からアドレスをＣＰＵ外部に出力し、データ入出
力回路１０９を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は、外部
バスインターフェイス部１０７を通してアドレス出力回
路１０Ｂよりアドレスを出力すると同時に、データ入出
力回路１０９からデータをＣｒｔｌ外部に出力する。オ
ペランドストアを効率的に行うため、データ演算部１０
６には４バイトのストアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理などを行って新た
な命令アドレスをデータ演算部１０６が得た場合は、こ
れを命令フェッチ部１０１とＰＣ計算部１０３へ出力す
る。

（２，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部１０７は本発明のデータ処理装置
の外部バスでの通信を制御する。メモリのアクセスはす
べてクロック同期で行われ、最小２クロックサイクル（
１ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部１０１、
オペランドアドレス計算部１０４及びデータ演算部１０
６から独立に生じる。外部バスインターフェイス部１０
７はこれらのメモリアクセス要求を調停する。更にメモ
リとＣＰＵとを結ぶデータバスサイズである３２ビツト
（１ワード）の整置境界を跨ぐメモリ番地にあるデータ
のアクセスは、このブロック内で自動的にワード境界を
跨ぐことを検知して２回のメモリアクセスに分解して行
う。

プリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）２０Ｌ　命令のデコードを行うデコードステ
ージ（Ｄステージ）２０２．オペランドのアドレス計算
を行うオペランドアドレス計算ステージ（Ａステージ）
２０３．マイクロＲＯＭアクセス（特にＲステージ２０
６と呼ぶ）を行う部分とオペランドのブリフェッチ（特
にＯＦステージ２０７と称す）を行う部分とからなるオ
ペランドフェッチステージ（Ｆステージ）２０４．命令
を実行する実行ステージ（Ｅステージ）２０５の５段構
成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバッファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツプ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。バイブライン処理単位の分解方
法に関しては特願昭６１−２３６４５６号で詳しく述べ
られている。

ＩＦステージ２０１からＤステージ２０２に渡される情
報は、命令コード２１１そのものである。Ｄステージ２
０２からＡステージ２０３へ渡される情報は、命令で指
定された演算に関するもの（Ｄコード２１２と称す）と
、オペランドのアドレス計算に関係するもの（Ａコード
２１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４へ渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報などを
含むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｅステージ２０５以外のステージで検出されたＢＩＴは
、そのコードがＥステージ２０５に到達する迄はＥＩＴ
処理を起動しない。Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＰステージ２０１
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＢＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるだけである。

（３，１）　　ｒパイプライン処理単位」（３，１，１
）　　ｒ命令コードフィールドの分類」本発明のデータ
処理装置のバイブライン処理単位は命令セントのフォー
マットの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には″２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張部
”を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
トレジソングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部子０〜４バイトのアドレシング
拡張部”が任意個付く。また、命令により２または４バ
イトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、＋４ｏｒｍａｔ命令の即値指
定等がある。第２８図は、本発明のデータ処理装置の基
本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　　ｒステップコードへの命令の分解」
本発明のデータ処理装置では、上記の命令フォーマツ１
〜の特徴を生かしたパイプライン処理を行つＯ Ｄステージ２０２では”２バイトの命令基本部＋０〜４
ハイドのアドレッシング拡張部”、“多段間接モード指
定部子アドレッシング拡張部”又は命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと称し、Ａステージ２０３以降では
このステップコードをパイプライン処理の単位としてい
る。ステ、デコードの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステップコードが増加
する。但し、これは後で述べる様にデコード段階のみで
ある。

（３，１，３）　　ｒプログラムカウンタの管理」本発
明のデータ処理装置のパイプライン上に存在するステッ
プコードは全て別命令に対するものである可能性があり
、このためプログラムカウンタの値はステップコード毎
に管理される。全てのステップコードは、そのステップ
コードのもとになった命令のプログラムカウンタ値を有
する。ステップコードに付属してパイプラインの各ステ
ージを流れるプログラムカウンタ値はステッププログラ
ムカウンタ＜ｓｐｃ＞　　と称する。ＳＰＣはパイプラ
インステージ間を次々と受は渡されていく。

（３，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出カステップコードには第２図
に示したように便宜上名前が付けられている。また、ス
テップコードはオペレージコンコードに関する処理を行
い、マイクロプログラムのエントリアドレス及びＥステ
ージ２０５に対するパラメータなどになる系列とＥステ
ージ２０５のマイクロ命令に対するオペランドになる系
列との２系列がある。

（３，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）２０１は命令をメモリあ
るいはブランチバッファからフェッチして命令キュー８
５に入力し、Ｄステージ２０２に対して命令コードを出
力する。命令キュー８５の入力は整置された４バイト単
位で行う。メモリから命令をフェッチする場合は、整置
された４バイトにつき最小２クロック（１ステツプ）を
要する。ブランチバッファがヒツトした場合は、整置さ
れた４バイトにつき１クロツクでフェッチ可能である。

命令キュー８５の出力単位は２バイト毎に可変であり、
２クロツクの間に最大６バイトまで出力できる。また、
分岐の直後には命令キュー８５をバイパスして命令基本
部２バイトを直接命令デコーダに転送することも可能で
ある。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キュー８
５の制御もＩＦステージ２０１で行う。

ＩＰステージ２０１で検出するＥＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）２０２はＩＦステージ２０
１から入力された命令コードをデコードする。デコード
は命令デコード部１０２のＦＨ−デコーダ、ＮＦＨＷデ
コーダ及びアドレッシングモードデコーダを合わせた第
１デコーダ８６を使用して、２クロツク（１ステツプ）
単位に１度行ない、１回のデコード処理で、０〜６バイ
トの命令コードを消費する（ＲＥＴ命令の復帰先アドレ
スを含むステップコードの出力処理などでは命令コード
を消費しない）１回のデコードでＡステージ２０３に対
してアドレス計算情報としてのＡコード２１３である制
御コードとアドレス修飾情報と、オペレーションコード
の中間デコード結果としてのＤコード２１２である制御
コードと８ビツトのリテラル情報とを出力する。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、ブリブランチ命令に対するブリブラ
ンチ処理、命令キュー８５からの命令コード出力処理を
も行う。

Ｄステージ２０２で検出するＢＩＴには、予約命令例外
及びプリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＰステージ２０１より転送されてきた各
種ＢＩＴはステップコード内にエンコードする処理をし
てＡステージ２０３に転送する。

（３，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（へステージ）２０
３は処理機能が大きく２つに分かれる。１つは命令デコ
ード部１０２の第２デコーダ８７を使用してオペレーシ
ョンコードの後段デコードを行う処理で、他方はオペラ
ンドアドレス計算部１０４でオペランドアドレスの計算
を行う処理である。

オペレーションコードの後段デコード処理はＤコード２
１２を入力とし、レジスタ、メモリの書き込み予約及び
マイクロプログラムのエントリアドレスとマイクロプロ
グラムに対するパラメータなどを含むＲコード２１４の
出力を行う。なお、レジスタあるいはメモリの書き込み
予約は、アドレス計算で参照したレジスタやメモリの内
容がパイプライン上を先行する命令で書き換えられるこ
とにより誤ったアドレス計算が行われるのを防ぐための
ものである。レジスタあるいはメモリの書き込み予約は
デッドロックを避けるため、ステップコード毎ではなく
命令毎に行う。レジスタ及びメモリへの書き込み予約に
ついては特願昭６２−１４４３９４号で詳しく述べられ
ている。

オペランドアドレス計算処理はＡコード２１３を入力と
し、Ａコード２１３に従いオペランドアドレス計算部１
０４で加算あるいはメモリ間接参照を組み合わせてアド
レス計算を行い、その計算結果をＦコード２１５として
出力する。この際、アドレス計算に伴うレジスタ及びメ
モリの読み出し時にコンフリクトチエツクを行い、先行
命令がレジスタあるいはメモリに書き込み処理を終了し
ていないためコンフリクトが指示されれば、先行命令が
Ｅステージ２０５で書き込み処理を終了するまで待つ。

また、オペランドアドレス及びメモリ間接参照のアドレ
スがメモリにマツプされたＩ１０領域に入るか否かのチ
エツクも行う。

Ａステージ２０３で検出するＢＩＴには予約命令例外、
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングの時のオペランドブレイクポ
イントヒツトによるデバッグトラツブがある。Ｄコード
２１２又はＡコード２１３自体がＩＥＩＴを起こしたこ
とを示していれば、Ａステージ２０３はそのコードに対
してアドレス計算処理をせず、そのＥＩＴをＲコード２
１４及びＦコード２１５に伝える。

（３，２，４）　　ｒマイクロＲＯ？ｌアクセスステー
ジ」オペランドフェッチステージ（Ｆステージ）２０４
も処理が大きく２つに分かれる。一方はマイクロＲＯＭ
のアクセス処理であり、特にＲステージ２０６と称する
。他方はオペランドプリフェッチ処理であり、特にＯＦ
ステージ２０７と称する。Ｒステージ２０６とＯＦステ
ージ２０７とは必ずしも同時に動作するわけではなく、
メモリアクセス権が獲得できるか否か等に依存して独立
に動作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステージ２０５
での実行に使用する実行制御コードであるＥコード２１
６を生成するためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード２１４に対す
る処理が２つ以上のマイクロプログラムステップに分解
される場合、マイクロＲＯＭはＥステージ２０５で使用
され、次のＲコード２１４はマイクロＲＯＭアクセス待
ちになる。Ｒコード２１４に対するマイクロＲＯＭアク
セスが行われるのは、その前のＥステージ２０５での最
後のマイクロ命令実行の時である０本発明のデータ処理
装置では、はとんどの基本命令は１マイクロプログラム
ステツプで行われるため、実際にはＲコード２１４に対
するマイクロＲＯＭアクセスが次々と行われることが多
い。

Ｒステージ２０６で新たに検出するＢＩＴはない。

Ｒコード２１４が命令処理再実行型のＥＩＴを示してい
る時は、そのＥ４Ｔ処理に対するマイクロプログラムが
実行されるので、Ｒステージ２０６はそのＲコード２１
４に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコード２１６
によって伝える。これはプリブランチに対するもので、
Ｅステージ２０５ではそのＥコード２１６で分岐が生じ
なければそのプリブランチを有効として奇数アドレスジ
ャンプトラップを発生する。

（３，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）２０７はＦ
ステージ２０４で行う上記の２つの処理の内のオペラン
ドプリフェッチ処理を行う。

オペランドプリフェッチはＦコード２１５を入力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４バイト以下のオペランドフェッチ
をｔ指定する。Ｆコード２１５にはオペランドのアクセ
スを行うか否かの指定も含まれており、Ａステージ２０
３で計算したオペランドアドレス自体あるいは即値をＥ
ステージ２０５に転送する場合にはオペランドプリフェ
ッチは行わず、Ｆコード２１５の内容をＳコード２１７
として転送する。プリフェッチしようとするオペランド
と、Ｅステージ２０５が書き込み処理を行おうとするオ
ペランドとが一致する場合は、オペランドプリフェッチ
はメモリから行わずバイパスして行う。また、Ｉ１０領
域に対してはオペランドプリフェッチを遅延させ、先行
命令がすべて完了するまで待ってオペランドフェッチを
行う。

ＯＦステージ２０７で検出されるＢＩＴには、バスアク
セス例外、アドレス変換例外、オペランドプリフェッチ
に対するブレイクポイントヒツトによるデバッグトラッ
プがある。Ｆコード２１５がデバッグトラップ以外のＢ
ＩＴを示している時は、それをＳコード２１７に転送し
、オペランドプリフェッチは行わない。Ｆコード２１５
がデバッグトラップを示している時は、そのＦコード２
１５に対してＢＩＴを示していない場合と同じ処理をす
ると共にデバッグトラップをＳコード２１７に伝える。

（３，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）２０５はＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ヴプ命令が実行されたり、あるいはＥＩＴ処理が起動さ
れたりした場合は、ＩＦステージ２０１からＦステージ
２０４までの処理は全て無効化される。Ｅステージ２０
５はマイクロプログラムにより制御され、Ｒコード２１
４に示されたマイクロプログラムのエントリアドレスか
らの一連のマイクロプログラムを実行することにより命
令を実行する。

マイクロＲＯＭの読み出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
できる。また、Ｅステージ２０５はデータ演算部１０６
にあるストアバッファを利用して、４バイト以内のオペ
ランドストアと次のマイクロ命令実行をパイプライン処
理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書き込み予約をオペランドの書
き込み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ２０５で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ２０５で検出されたＥＩＴは全てＥＩＴ処理
されるが、Ｅステージ以前のＩＦステージ２０１からＦ
ステージ２０４の間で検出され、Ｒコード２１４あるい
はＳコード２１７に反映されているＢＩＴは必ずしもＢ
ＩＴ処理されるとは限らない。ＩＦステージ２０１から
Ｆステージ２０４の間で検出されたが、先行の命令がＥ
ステージ２０５でジャンプ命令が実行されたなどの原因
でＥステージ２０５まで到達しなかったＢＩＴは全てキ
ャンセルされる。そのＢＩＴを起こした命令はそもそも
実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ２０
５に直接骨は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＢＩＴの処理はマイ
クロプログラムにより行われる。

（３，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ラッチと
を有し、他のステージとは独立に動作することを基本と
する。各ステージは１つ前に行った処理が終わり、その
処理結果を出力ランチから次のステージの入力ランチに
転送し、自分のステージの入力ランチに次の処理に必要
な入力ｆＢ号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージがら出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（大力持ら
）になる。出力ランチから次のステージの入力ラッチへ
の転送を行う場合には次のステージの入力ランチが空き
状態になっている必要があり、次のステージの入力ラン
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体が遅延する。

（４）「レジスタ番号指定フィールドの入換え」第２図
に示す本発明のデータ処理装置のパイプラインステージ
の概略構成のブロック図及び第１図に示す本発明のデー
タ処理装置の全体の構成のブロック図に従って以下に説
明する。

第１図の命令デコード部１０２は前述の如く２部構成で
あって、第１のデコード部としての第１デコーダ８６は
第２図に示すＤステージ２０２で制御され、第２のデコ
ード部としての第１デコーダ８７はＡステージ２０３で
制御される０例えば、Ｌ−ｆｏｒｍａｔ命令（前述の従
来例のＡフォーマット命令に相当）で、レジスタＲ１か
らレジスタ１１２への転送命令である“ＭＯＶ：Ｉ、　
　ＲＩ　　Ｒ２”命令に対しては第５図に示す命令コー
ドは“−００１ＯＲ１？−０１０００１”となり、Ｓ−
ｆｏｒｍａｔ命令（前述の従来例のＢフォーマット命令
に相当）で、レジスタＲ１からレジスタＲ２への転送命
令である“ＭＯＶ：Ｓ　　ＲＩ　　Ｒ２”命令に対して
は第５図に示す命令コードは“−０００１ＲＲｏｌ　　
００１０”　となる。ここで、両コードの最初の１−”
はＬ−ｆｏｒｍａｔ命令であるか５−ｆｏｒｖａａｔ命
令であるかを示すオペレーションコード、“０００１”
はＲ１“００１０”はＲ２，“Ｏｌ”はレジスタ直接を
それぞれ示す。

第３図に本発明データ処理装置のレジスタ番号指定フィ
ールド入換え機構を含む要部のブロック図を示す。

命令キュー８５から命令が読み出され、第１デコーダ８
６により上記Ｌ−ｆｏｒｍａｔ命令”ｌ’ｌＯＶ：Ｌ　
　ＲＩ　　Ｒ２’とＳ−ｆｏｒｍａｔ命令“？ｌＯシ：
Ｓ　　ｌ？１　１？２”　とは個別にデコードされ、デ
コードの中間結果として、Ｌ−ｆｏｒｍａｔについては
”！！　　００１０　　？？　　０００１　０’が、Ｓ
−ｆｏｒｍａむについては”！！　　０００１　　？？
　　００１０　１”がそれぞれ出力される。ここで“！
！”　”？？”はレジスタ番号指定フィールドを除く伯
のフィールド情報に対する第１のデコード結果である。

最後のビット情報（“１”または“０”）はレジスタ番
号指定フィールドの入換えを行うか否かを示し、このビ
ットが立っていれば、即ち“１″であればレジスタ番号
指定フィールドの入換えを行う。

これらのＬ−ｆｏｒｍａｔ及び５−ｆｏｒｎａｔの第１
のデコード結果が第２デコーダ８７によりデコードされ
、第１のデコード結果のレジスタ番号指定フィールドを
入換えるか否かを示すビット情報に従ってＳ−ｆ。

ｒｍａ　ｔに対してはレジスタ番号指定フィールド入換
え手段８８によりレジスタ番号指定フィールドの入換え
を行う。

そしてレジスタ番号指定フィールドの入換えを行うか否
かを示すビット情報は、この入換え処理のためのみに使
用され、実行機構９０に渡される第２のデコード結果に
は含まれない。このため、第２のデコード結果はＬ４ｏ
ｒｍａｔに対しては”、５００１０　　＋＋　　０００
１’、　　Ｓ−ｆｏｒｍａｔに対しては−，００１０柵
　０００１″となり、同一となる。従って、実行［ｆｉ
９０では、両命令に対して同一のマイクロプログラムに
よりレジスタＲ１からレジスタＲ２へのデータ転送が行
われることになる。つまり、Ｌ−ｆｏｒｎａｔ命令とＳ
−ｆｏｒｍａｔ命令の二つの命令に対して１つのマイク
ロプログラムで処理可能になる。

［発明の効果］ 以上のように本発明のデータ処理装置では、命令デコー
ド手段をを第１及び第２の命令デコード部に分割し、第
２の命令デコード部により一方のデータ転送命令のレジ
スタ番号を指定フィールドを入換えることにより、他方
の命令と同一のマイクロプログラムを使用することが可
能になるので、マイクロプログラムを削減することが可
能になり、マイクロＲＯＭのメモリ領域を有効利用出来
る。

【図面の簡単な説明】

第１図は本発明のデータ処理装置の全体構成を示すブロ
ック図、第２図は本発明のデータ処理装置のバイブライ
ンステージの概略を示すブロック図、第３図は本発明の
データ処理装置のし・ジスタ番号指定フィールド入換え
機構を含む要部の構成を示すブロック図、第４図は本発
明のデータ処理装置のメモリ七での命令の並び方を示す
模式図、第５図乃至第１３図は本発明のデータ処理装置
の命令フォーマットの模式図、第１４図乃至第２７図は
本発明のデータ処理装置のアドレッシングモードの説明
のための模式図、第２８図は本発明のデータ処理装置の
命令フォーマットの特徴を示す模式図、第２９図は従来
のデータ処理装置のパイプラインステージの構成の概要
を示すブロック図、第３０図及び第３１図は従来のデー
タ処理装置の命令フォーマットの模式図である。 ８６・・・第１デコーダ　　８７・・・第２デコーダ　
　８８・・・レジスタ番号指定フィールド入換えｔａｆ
ｊｉ　　１０１・・・命令フェッチ部　１０２・・・命
令デコード部　２０１・・・命令フェッチステージ　２
０２・・・命令デコードステージ　２０５・・・実行ス
テージ なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １、デスティネーションオペランド指定フィールド、ソ
   ースオペランド指定フィールドの順に記述されたフォー
   マットを有する第１のデータ転送命令と、ソースオペラ
   ンド指定フィールド、デスティネーションオペランド指
   定フィールドの順に記述された第２のデータ転送命令と
   を含む命令をフェッチする命令フェッチ手段と、該命令
   フェッチ手段がフェッチした命令をデコードする命令デ
   コード手段と、該命令デコード手段による命令のデコー
   ド結果に従って命令を実行する命令実行手段とを備えた
   パイプライン処理機構を有するデータ処理装置において
   、 前記命令デコード手段は、 前記命令フェッチ手段がフェッチした命令 をデコードして中間コードを生成する第１の命令デコー
   ド部と、 デコード対象の命令が前記第１（又は第２）のデータ転
   送命令であり且つそのデスティネーションオペランド指
   定フィールド及びソースオペランド指定フィールドが共
   にレジスタを指定している場合に、前記第１の命令デコ
   ード部が生成した中間コードに従って、それにパラメー
   タにてソースオペランド及びデスティネーションオペラ
   ンドとして指定されている２つのレジスタ番号を入れ換
   える手段を有する第２の命令デコード部と を備えたことを特徴とするデータ処理装置。