KR100314805B1 - 파이프라인제어프로세서를위한부팅회로 - Google Patents

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Abstract

본 발명은 프로세서 기술에 관한 것으로, 특히 파이프라인 제어 프로세서의 부팅 회로에 관한 것이며, 파워-온, 리셋 등과 같이 파이프라인 동작을 새로 시작하는 경우 파이프라인 제어 프로세서의 정확한 동작을 확보할 수 있는 파이프라인 제어 프로세서를 위한 부팅 회로를 제공하는데 그 목적이 있다. 본 발명에서는 파이프라인 제어 프로세서에서 최초로 파이프라인 동작이 시작될 때 PC나 IR과 같이 프로세서의 동작을 주도하는 레지스터들을 프로세서 리셋 시의 초기값으로 리셋시켜 더미 데이터가 IR과 타 레지스터들에 들어가지 못하도록 하고, 다시 파이프라인 상에서 이들이 정상적으로 동작해야 할 시점에서 리셋을 해제하도록 하였다.

Description

파이프라인 제어 프로세서를 위한 부팅 회로{A booting circuit for pipeline-controlled processor}
본 발명은 프로세서 기술에 관한 것으로, 특히 파이프라인 제어 프로세서의 부팅 회로에 관한 것이다.
순차 제어 프로세서(sequential controlled processor)는 프로그램 카운터(program counter, 이하 PC라 함)가 가리키는 명령어를 페치(fetch)하여 명령어 레지스터(instruction register, 이하 IR이라 함)에 저장하고, 다시 명령어 디코딩(decoding) 블록에서 그 명령어를 입력받아 어떠한 명령어인지 분석한 후 프로세서 내부의 실행 블록에서 명령어를 실행한다. 이러한 순차 제어 프로세서는 하나의 명령어를 IR로 가져와 실행한 후에 순차적으로 그 다음 명령어를 다시 IR로 가져와 수행하기 때문에 IR은 한 명령어가 수행되는 중에 한 번만 새로운 데이터를 받아들이면 된다. 이 경우, 새로운 데이터를 받아들이라는 제어 신호를 명령어마다 보내기 때문에 IR로 더미 데이터(dummy data)가 들어올 확률은 거의 없다.
이러한 순차 제어 프로세서와는 달리 파이프라인 제어 프로세서는 파이프라인 동작을 위해 1사이클마다 새로운 명령어를 계속 IR로 받아 들이고, 필요한 경우에 IR로 제어 신호를 보낸다. 즉, IR은 특별히 제어 신호를 보내지 않으면 자동으로 1사이클마다 새로운 데이터를 받아들인다.
그러나, 이러한 방법은 파이프라인 모드가 진행되는 중에는 문제가 되지 않지만, 프로세서를 재시작하는 경우 예컨대, 파워-온(power-on)이나 리셋(reset) 시에는 제어 특성상 PC에서 지정한 명령어가 미처 IR로 페치되기 전에 IR이 알 수 없는 데이터(unknown data) 또는 더미 데이터를 받아 들인다. 이런 잘못된 데이터가 디코딩 블록으로 들어가 수행되는 경우 프로세서의 동작을 예측할 수 없게 된다.
도 1은 파워-온 시 종래의 파이프라인 제어 프로세서의 타이밍 다이어그램을 도시한 것으로, 파이프라인이 3 스테이지(stage)로 구성되고, 명령어가 PC-IR-실행 블록의 순으로 진행되는 프로세서를 일례로 들어 설명한다. 1번째 클럭 구간(10)에서 PC는 명령어가 저장되어 있는 메모리의 0000h(hexa)번지부터 액세스하기 시작하고, 2번째 클럭 구간(12)에서는 PC에 의해 지정된 0000h 번지에 있는 명령어가 IR로 들어간다. 그런데, 파이프라인 제어의 특성상 IR 및 타 레지스터들도 1번째 클럭 구간(10)에서부터 무조건 명령어를 받아들이는데, 이때 받아들인 명령어는 알 수 없는 데이터로, 디코딩했을 때 다른 명령어로 해석되거나 기존의 명령어 코드에 존재하지 않을 경우 프로세서가 정지될 수 있다.
결론적으로, 종래의 파이프라인 제어 프로세서에서는 파워-온 또는 리셋 시 PC에 의해 지정된 명령어를 읽어오기 전에 IR 및 다른 레지스터들이 오류 데이터를 받아들임으로써 프로세서의 오동작을 야기하는 문제가 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로서, 파워-온, 리셋 등과 같이 파이프라인 동작을 새로 시작하는 경우 파이프라인 제어 프로세서의 정확한 동작을 확보할 수 있는 파이프라인 제어 프로세서를 위한 부팅 회로를 제공하는데 그 목적이 있다.
도 1은 파워-온 시 종래의 파이프라인 제어 프로세서의 타이밍 다이어그램.
도 2는 본 발명의 일 실시예에 따른 파이프라인 제어 프로세서를 위한 부팅 회로의 블록 구성도.
도 3은 스테이트 머신의 상태 천이도.
도 4는 본 실시예에 따른 부팅 회로의 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명
20 : 모드 8 카운터 22, 26 : 논리곱 게이트
24 : D-플립플롭 28 : 스테이트 머신
30 : 동기부 32 : 삼상 버퍼
상기의 기술적 과제를 달성하기 위하여 본 발명은, 파이프라인 제어 프로세서를 위한 부팅 회로에 있어서, 파이프라인 동작을 개시하는 경우 외부 클럭에 응답하여 카운팅 동작을 수행하며 예정된 사이클의 카운팅 값을 유지하기 위한 카운팅 수단; 상기 외부 클럭 및 상기 카운팅 수단으로부터 출력되는 카운팅 값에 응답하여 상태 천이 인에이블 신호를 출력하기 위한 상태 천이 인에이블 수단; 상기 외부 클럭 및 상기 상태 천이 인에이블 신호에 응답하여 프로그램 카운터, 명령어 레지스터 및 나머지 레지스터 각각에 대한 리셋을 제어하기 위한 제1, 제2 및 제3 리셋 신호를 인에이블/디스에이블시키기 위한 상태 천이 수단; 상기 외부 클럭을 입력으로 하여 상기 예정된 사이클의 카운팅 값이 유지되는 동안 프로세서의 내부 클럭을 생성하기 위한 내부 클럭 생성 수단; 및 상기 제1, 제2 및 제3 리셋 신호를 상기 내부 클럭에 동기시켜 프로세서 내부로 출력하기 위한 동기 수단을 구비한다.
즉, 본 발명에서는 파이프라인 제어 프로세서에서 최초로 파이프라인 동작이 시작될 때 PC나 IR과 같이 프로세서의 동작을 주도하는 레지스터들을 프로세서 리셋 시의 초기값으로 리셋시켜 더미 데이터가 IR과 타 레지스터들에 들어가지 못하도록 하고, 다시 파이프라인 상에서 이들이 정상적으로 동작해야 할 시점에서 리셋을 해제하도록 하였다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시에를 소개하기로 한다.
첨부된 도면 도 2는 본 발명의 일 실시예에 따른 파이프라인 제어 프로세서를 위한 부팅 회로의 블록 구성을 도시한 것으로, 본 실시예에 따른 부팅 회로는 외부 클럭에 동기되는 모드 8 카운터(20)와, 모드 8 카운터(20)의 3 비트 출력을 입력으로 하는 3-입력 논리곱 게이트(22)와, 외부 클럭과 3-입력 논리곱 게이트(22)의 출력을 입력 받아 스테이트 머신 인에이블 신호(ASM_enable)를 출력하는 스테이트 머신 인에이블부(21)와, 외부 클럭과 스테이트 머신 인에이블 신호(ASM_enable)를 입력으로 하는 스테이트 머신(state machine)(28)과, 3-입력 논리곱 게이트(22)의 출력에 제어 받아 외부 클럭을 버퍼링하여 내부 클럭으로 출력하는 삼상 버퍼(tri-state buffer)(32)와, 스테이트 머신(28)의 출력을 입력으로 하여 내부 클럭에 동기된 제1 내지 제3 리셋 신호를 출력하는 동기부(30)로 구성된다.
한편, 스테이트 머신 인에이블부(21)는 외부 클럭에 동기되어 3-입력 논리곱 게이트(22)의 출력을 래치하기 위한 D-플립플롭(D-FF)(24)과, D-플립플롭(D-FF)(24)의 출력의 반전 신호와 3-입력 논리곱 게이트(22)의 출력을 입력으로 하는 논리곱 게이트(26)로 구성된다.
여기서, 모드 8 카운터(20)는 "0"에서 "7"까지를 카운트하는 이진 카운터로서 프로세서가 파워-온 된 후 외부 클럭이 안정화될 때까지 기다리는 역할을 한다. "7"이 카운팅되면 논리곱 게이트(22)의 출력 신호가 "1"이 되고, 상기 "1"의 출력 신호가 모드 8 카운터(20)로 피드백되어 카운터는 "7"인 상태를 홀드(Hold)하여 계속 그 값을 유지한다.
스테이트 머신 인에이블부(21)는 모드 8 카운터(20)의 출력에 응답하여 스테이트 머신 인에이블 신호(ASM_enable)를 생성하되, 카운터가 "7"이 되는 그 사이클 동안만 "하이"상태로 유지하도록 구성된다.
스테이트 머신(28)은 외부 클럭 및 인에이블 신호(ASM_enable)에 응답하여 현재의 스테이트에서 다음 스테이트로 천이하는 기능을 가지는 것으로, 파이프라인 제어 프로세서의 PC, IR 및 다른 레지스터를 각각 리셋하는 제1, 제2 및 제3 리셋 신호를 출력한다.
삼상 버퍼(32)는 모드 8 카운터(20)의 출력에 응답하여 외부 클럭을 마이크로프로세서의 내부 클럭으로 전달한다. 즉, 카운터가 "7"을 유지하는 동안 인에이블 되어 외부 클럭을 내부 클럭으로 계속 전달한다.
동기부(30)는 제1, 제2 및 제3 리셋 신호를 내부 클럭에 동기시켜 출력한다. 이는 파이프라인 방식으로 동작하는 프로세서의 경우 대부분이 다중 위상(multi-phase)을 사용하기 때문에 각 레지스터가 동작하는 위상에 미리 맞추기 위한 것이다.
한편, 스테이트 머신(28)은 파이프라인 제어 프로세서에서 최초로 파이프라인 동작이 시작될 때 PC나 IR과 같이 프로세서의 동작을 주도하는 레지스터들을 프로세서가 리셋 시 가지는 초기값으로 리셋 되도록 하여 더미 데이터가 IR과 타 레지스터들에 들어가지 못하도록 하며, 다시 파이프라인 모드에서 이들이 정상적으로 동작해야 할 시점에 리셋을 해제하기 위해 스테이트 머신(28)은 내부 클럭이 인가되지 않을 때 PC, IR, 타 레지스터들이 모두 초기값을 가지게 하고, 1번째 내부 클럭에서 IR과 타 레지스터들만 초기값을 가지게 하고 PC는 정상 동작(즉, 명령어 액세스를 위한 유효한 주소를 가짐)을 하도록 리셋을 풀어주고, 2번째 내부 클럭에서 IR의 리셋을 해제하고 3번째 내부 클럭에서는 모든 레지스터의 리셋을 해제하도록 한다.
첨부된 도면 도 3은 스테이트 머신의 상태 천이도이다. 스테이트 머신(28)의 구체적인 상태 천이를 살펴보면, 제1 스테이트(40)는 유휴 스테이트(idle state)로, 파이프라인 제어 프로세서가 파워-온 된 후 아직 파이프라인 동작을 수행하기 이전이거나 파이프라인 동작을 시작하고 난 후 정상적으로 파이프라인 동작이 진행 중인 경우로서 부팅 회로가 별다른 동작을 수행하지 않는다. 제1 스테이트(40)에서 스테이트 머신 인에이블 신호(ASM_enable)가 "하이"로 입력되면 본격적인 부팅 회로의 동작을 시작하기 위해 제2 스테이트(42)로 천이한다. 제2 스테이트(42)에서는 제1, 제2 및 제3 리셋 신호를 모두 인에이블하여 PC, IR 및 타 레지스터들을 모두 리셋시킨다. 이때, 부팅회로를 통해 제2 스테이트(42)부터 내부 클럭이 인가되어진다. 제2 스테이트(42)로부터 내부 클럭에 동기되어 차례로 제3 및 제4 스테이트(44, 46)로 천이되며, 제3 스테이트(44)에서는 제1 리셋 신호를 디스에이블(disable)시켜 PC가 명령어 액세스를 위한 유효한 주소를 받아들일 수 있게 하고, 나머지 제2 및 제3 리셋 신호는 계속 인에이블 상태를 유지시켜 IR 및 타 레지스터들은 계속 리셋 상태를 유지하도록 한다. 제4 스테이트(46)에서는 제2 리셋 신호를 디스에이블시켜 IR에 페치한 명령어를 저장할 수 있게 한다. 제4 스테이트(46)에서 내부 클럭에 동기되어 제1 스테이트(40)로 천이하게 되고, 제3리셋 신호가 디스에이블되어 모든 레지스터들이 정상적으로 데이터를 받아들여 파이프라인 동작을 정상적으로 수행하도록 한다.
도 4는 본 실시예에 따른 부팅 회로의 타이밍 다이어그램을 도시한 것으로, 파워-온 후 본격적인 파이프라인 동작을 진행하기 이전이라 가정하고, 모드 8 카운터(20)에 의해 외부 클럭이 안정화될 때까지 카운팅 동작을 수행한다. 이때, 외부 클럭은 계속 클럭킹을 진행한다. 카운팅 결과가 "7"이 되었을 때, 비로소 삼상 버퍼(32)가 인에이블되어 외부 클럭이 내부 클럭으로 전달되어 내부 클럭의 클럭킹 동작을 진행하고, 논리곱 게이트(22)는 "하이" 신호를 출력한다. 그리고, 논리곱 게이트(26)는 D-플립플롭(24)의 "로우"신호("7"을 카운팅하는 사이클의 바로 이전 사이클에 의해 래치된 값)와 논리곱 게이트(22)의 "하이" 출력 신호에 응답하여 "하이"의 스테이트 머신 인에이블 신호(ASM_enable)를 스테이트 머신(28)으로 출력한다. 그에 따라, 스테이트 머신(28)은 제1 스테이트(40)에서 스테이트 머신 인에이블 신호(ASM_enable)에 의해 제2 스테이트(42)로 천이되어 제1, 제2 및 제3 리셋 신호를 "하이"로 인에이블시켜 PC, IR 및 타 레지스터를 초기값으로 리셋하여 더미 데이터의 유입을 차단한다.
외부 클럭 신호의 그 다음 사이클에서, D-플립플롭(24)은 "하이"신호("7"을 카운팅한 사이클에서 래치된 값)를 논리곱 게이트(26)로 출력하여 "로우"의 스테이트 머신 인에이블 신호(ASM_enable)를 출력한다. 그에 따라 스테이트 머신(28)은 제2 스테이트(42)에서 제3 스테이트(44)로 천이되어 제1 리셋 신호를 "로우"로 디스에이블시켜 PC로 데이터(0000h)를 받아들이게 한다. 여기서, 나머지 리셋 신호는계속 "하이"로 인에이블된 상태이므로 IR 및 타 레지스터는 초기값으로 리셋되어 더미 데이터의 유입은 차단된다.
외부 클럭 신호의 그 다음 사이클에서, 계속해서 "로우"의 스테이트 머신 인에이블 신호(ASM_enable)를 출력한다. 그에 따라 스테이트 머신(28)은 제3 스테이트(44)에서 제4 스테이트(46)로 천이되어 제2 리셋 신호를 "로우"로 디스에이블시켜 PC 및 IR로 데이터(0001h, 0000h)를 받아들이게 한다. 여기서, 제3 리셋 신호만 계속 "하이"로 인에이블된 상태이므로 타 레지스터는 초기값으로 리셋되어 더미 데이터의 유입은 차단된다.
그 다음 사이클에서, 외부 클럭 신호에 응답하여 스테이트 머신(28)은 제4 스테이트(46)에서 제1 스테이트(40)로 천이되어 제3 리셋 신호를 "로우"로 디스에이블시켜 PC, IR 및 타 레지스터로 데이터(0002h, 0001h, 0000h)를 받아들이게 한다. 여기서, 모든 리셋 신호가 디스에이블되어 본격적인 파이프라인 동작을 시작하게 된다.
전술한 바로부터 본 발명은 PC, IR 및 타 레지스터에 더미 데이터가 유입되는 것을 정확히 차단하고 있음을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 파이프라인 제어 마이크로프로세서에 채용되어 리셋시 혹은 파워-온 시 파이프라인 동작을 시작할 때의 더미 데이터를 차단하여 마이크로프로세서의 동작의 정확성을 보장해줄 수 있는 효과가 있다.

Claims (6)

  1. 파이프라인 제어 프로세서를 위한 부팅 회로에 있어서,
    파이프라인 동작을 개시하는 경우 외부 클럭에 응답하여 카운팅 동작을 수행하며 예정된 사이클의 카운팅 값을 유지하기 위한 카운팅 수단;
    상기 외부 클럭 및 상기 카운팅 수단으로부터 출력되는 카운팅 값에 응답하여 상태 천이 인에이블 신호를 출력하기 위한 상태 천이 인에이블 수단;
    상기 외부 클럭 및 상기 상태 천이 인에이블 신호에 응답하여 프로그램 카운터, 명령어 레지스터 및 나머지 레지스터 각각에 대한 리셋을 제어하기 위한 제1, 제2 및 제3 리셋 신호를 인에이블/디스에이블시키기 위한 상태 천이 수단;
    상기 외부 클럭을 입력으로 하여 상기 예정된 사이클의 카운팅 값이 유지되는 동안 프로세서의 내부 클럭을 생성하기 위한 내부 클럭 생성 수단; 및
    상기 제1, 제2 및 제3 리셋 신호를 상기 내부 클럭에 동기시켜 프로세서 내부로 출력하기 위한 동기 수단
    을 구비하는 파이프라인 제어 프로세서를 위한 부팅 회로.
  2. 제1항에 있어서,
    상기 카운팅 수단은,
    상기 외부 클럭을 입력으로 하여 3비트 카운팅 값을 출력하는 모드 8 카운터와, 상기 3비트 카운팅 값을 입력으로 하는 제1 논리곱 게이트를 구비하며, 상기 3비트 카운팅 값이 '7'(111)인 경우 그 값을 유지하는 것을 특징으로 하는 파이프라인 제어 프로세서를 위한 부팅 회로.
  3. 제2항에 있어서,
    상기 상태 천이 인에이블 수단은,
    상기 외부 클럭에 응답하여 상기 제1 논리곱 게이트의 출력을 래치하기 위한 래칭 수단와,
    상기 제1 논리곱 게이트의 출력과 상기 래칭 수단의 반전 출력을 입력으로 하는 제2 논리곱 게이트를 구비하는 것을 특징으로 하는 파이프라인 제어 프로세서를 위한 부팅 회로.
  4. 제2항에 있어서,
    상기 내부 클럭 생성 수단은,
    상기 제1 논리곱 게이트의 출력에 제어 받아 상기 내부 클럭을 출력하기 위한 삼상 버퍼를 구비하는 것을 특징으로 하는 파이프라인 제어 프로세서를 위한 부팅 회로.
  5. 제3항에 있어서,
    상기 상태 천이 수단은,
    상기 외부 클럭 및 상기 상태 천이 인에이블 신호에 응답하여 제1 내지 제4 스테이트로 천이하는 스테이트 머신을 구비하는 것을 특징으로 하는 파이프라인 제어 프로세서를 위한 부팅 회로.
  6. 제5항에 있어서,
    상기 스테이트 머신은,
    상기 제1 스테이트에서 상기 제1, 제2 및 제3 리셋 신호를 인에이블 상태로 출력하고, 상기 제2 스테이트에서 상기 제1 리셋 신호는 디스에이블, 상기 제2 및 제3 리셋 신호는 인에이블 상태로 출력하고, 상기 제3 스테이트에서 상기 제1 및 제2 리셋 신호는 디스에이블, 상기 제3 리셋 신호는 인에이블 상태로 출력하고, 상기 제4 스테이트에서 상기 제1, 제2 및 제3 리셋 신호를 모두 디스에이블 상태로 출력하고, 이후 정상적인 파이프라인 동작을 수행하도록 하는 것을 특징으로 하는 파이프라인 제어 프로세서를 위한 부팅 회로.
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