JPH05257751A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05257751A JPH05257751A JP3314983A JP31498391A JPH05257751A JP H05257751 A JPH05257751 A JP H05257751A JP 3314983 A JP3314983 A JP 3314983A JP 31498391 A JP31498391 A JP 31498391A JP H05257751 A JPH05257751 A JP H05257751A
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- stop
- signal
- control circuit
- watchdog timer
- instruction
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- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 プログラムの暴走があって、本来期待されな
いＳＴＯＰ命令が実行されてもウォッチドックタイマが
停止することなく、システムの異常を検出できるマイク
ロコンピュータを提供する。さらに、異常を検出した時
点で、システムの異常に対処できるマイクロコンピュー
タを提供する。 【構成】 ＣＰＵ１と、割込み制御回路２と、クロック
発生回路３と、スタンバイ制御回路５ａと、ウォッチド
ッグタイマ６とを有する。そして、ウォッチドッグタイ
マ６のカウント値をクリアする命令の直後にＳＴＯＰ命
令が実行されたことを記憶する記憶回路と、前記記憶回
路の内容とスタンバイ状態を起動させる信号とのレベル
を比較する手段と、前記比較手段の結果が一致するとき
はスタンバイ状態に入り、一致しないときは割込み処理
を要求する手段とを備えている。
いＳＴＯＰ命令が実行されてもウォッチドックタイマが
停止することなく、システムの異常を検出できるマイク
ロコンピュータを提供する。さらに、異常を検出した時
点で、システムの異常に対処できるマイクロコンピュー
タを提供する。 【構成】 ＣＰＵ１と、割込み制御回路２と、クロック
発生回路３と、スタンバイ制御回路５ａと、ウォッチド
ッグタイマ６とを有する。そして、ウォッチドッグタイ
マ６のカウント値をクリアする命令の直後にＳＴＯＰ命
令が実行されたことを記憶する記憶回路と、前記記憶回
路の内容とスタンバイ状態を起動させる信号とのレベル
を比較する手段と、前記比較手段の結果が一致するとき
はスタンバイ状態に入り、一致しないときは割込み処理
を要求する手段とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特にマイクロコンピュータのシステム異常を検
出するウォッチドッグタイマに関する。
に関し、特にマイクロコンピュータのシステム異常を検
出するウォッチドッグタイマに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータには、プロ
グラムの暴走及びシステムの異常等に対処するためのウ
ォッチドッグタイマを内蔵しているものがある。
グラムの暴走及びシステムの異常等に対処するためのウ
ォッチドッグタイマを内蔵しているものがある。
【０００３】ウォッチドッグタイマはカウント値のクリ
ア手段を備え、カウント値のオーバーフロー情報を出力
するカウンタにより構成される。ウォッチドッグタイマ
のカウンタスタート命令を実行してカウントをスタート
させ、カウント値がオーバーフローする前に、プログラ
ムの流れの中でウォッチドッグタイマのカウント値をク
リアする命令（以下ウォッチドッグタイマ・クリア命令
と記す）を実行することにより、ウォッチドッグタイマ
のカウント値をオーバーフローさせないことで、プログ
ラムが正常に動作していることを確認するものである。
プログラムの暴走及びシステムの異常等が発生し、ウォ
ッチドッグタイマ・クリア命令が実行されないときは、
カウント値のオーバーフローを生じ、マイクロコンピュ
ータの中央処理装置（以下、ＣＰＵと記す）がウォッチ
ドッグタイマのカウント値のオーバーフローを検出し、
異常等に対する処理ルーチンを実行することで、ユーザ
ーはマイクロコンピュータのシステム全体の信頼度を高
めることができる。
ア手段を備え、カウント値のオーバーフロー情報を出力
するカウンタにより構成される。ウォッチドッグタイマ
のカウンタスタート命令を実行してカウントをスタート
させ、カウント値がオーバーフローする前に、プログラ
ムの流れの中でウォッチドッグタイマのカウント値をク
リアする命令（以下ウォッチドッグタイマ・クリア命令
と記す）を実行することにより、ウォッチドッグタイマ
のカウント値をオーバーフローさせないことで、プログ
ラムが正常に動作していることを確認するものである。
プログラムの暴走及びシステムの異常等が発生し、ウォ
ッチドッグタイマ・クリア命令が実行されないときは、
カウント値のオーバーフローを生じ、マイクロコンピュ
ータの中央処理装置（以下、ＣＰＵと記す）がウォッチ
ドッグタイマのカウント値のオーバーフローを検出し、
異常等に対する処理ルーチンを実行することで、ユーザ
ーはマイクロコンピュータのシステム全体の信頼度を高
めることができる。
【０００４】更に、ウォッチドッグタイマ・クリア命令
は、プログラムの暴走によって不用意にカウント値のク
リアがかからないように、特殊なコード構成を取ってい
る場合がある。例えば、 ＲＳＴＷＤＴ ＃ｉｍｍ８（１），＃ｉｍｍ８
（２） という構成をとるウォッチドッグタイマ・クリア命令
は、２バイト命令で３バイト目と４バイト目のオペレー
ションコード、＃ｉｍｍ８（１）と＃ｉｍｍ８（２）が
お互いに補数であるときに、ウォッチドッグタイマのカ
ウント値をクリアする方法をとっている。プログラムの
暴走等により３バイト目と４バイト目のオペレーション
コードがお互に補数でない場合は、ソフトウェア割込み
が発生し、ＣＰＵが異常に対する処理ルーチンを実行す
る。
は、プログラムの暴走によって不用意にカウント値のク
リアがかからないように、特殊なコード構成を取ってい
る場合がある。例えば、 ＲＳＴＷＤＴ ＃ｉｍｍ８（１），＃ｉｍｍ８
（２） という構成をとるウォッチドッグタイマ・クリア命令
は、２バイト命令で３バイト目と４バイト目のオペレー
ションコード、＃ｉｍｍ８（１）と＃ｉｍｍ８（２）が
お互いに補数であるときに、ウォッチドッグタイマのカ
ウント値をクリアする方法をとっている。プログラムの
暴走等により３バイト目と４バイト目のオペレーション
コードがお互に補数でない場合は、ソフトウェア割込み
が発生し、ＣＰＵが異常に対する処理ルーチンを実行す
る。
【０００５】また、マイクロコンピュータは低消費電力
を図るスタンバイ機能として、システムクロックを停止
させるＳＴＯＰ状態がある。ＳＴＯＰ命令を実行するこ
とにより、全てのクロックが停止し、応用システム全体
が停止してＳＴＯＰ状態となる。ＳＴＯＰ状態に入った
ウォッチドッグタイマはカウントを停止する。
を図るスタンバイ機能として、システムクロックを停止
させるＳＴＯＰ状態がある。ＳＴＯＰ命令を実行するこ
とにより、全てのクロックが停止し、応用システム全体
が停止してＳＴＯＰ状態となる。ＳＴＯＰ状態に入った
ウォッチドッグタイマはカウントを停止する。
【０００６】図５は従来のマイクロコンピュータの構成
例を示すブロック図である。図５のマイクロコンピュー
タは、システム全体を制御するＣＰＵ１と、割込みを制
御する割込み制御回路２と、システムクロック３０を発
生するクロック発生回路３と、スタンバイ機能を制御す
るスタンバイ機能制御回路５ｂと、プログラムの異常を
検出するウォッチドッグタイマ６とを有する。
例を示すブロック図である。図５のマイクロコンピュー
タは、システム全体を制御するＣＰＵ１と、割込みを制
御する割込み制御回路２と、システムクロック３０を発
生するクロック発生回路３と、スタンバイ機能を制御す
るスタンバイ機能制御回路５ｂと、プログラムの異常を
検出するウォッチドッグタイマ６とを有する。
【０００７】ＣＰＵ１は、ＳＴＯＰ命令を実行すること
を示すＳＴＯＰオーダー３２をスタンバイ制御回路５ｂ
へ出力する。割込み制御回路２は割込みを受けて、ＣＰ
Ｕ１へ割込みが発生したことを知らせる割込み発生信号
３１を出力する。クロック発生回路３は、各機能ブロッ
クへシステムクロックを出力する。スタンバイ機能制御
回路５ｂは、ＳＴＯＰ状態を起動するＳＴＯＰ＿Ａ信号
３７をクロック発生回路３へ出力する。
を示すＳＴＯＰオーダー３２をスタンバイ制御回路５ｂ
へ出力する。割込み制御回路２は割込みを受けて、ＣＰ
Ｕ１へ割込みが発生したことを知らせる割込み発生信号
３１を出力する。クロック発生回路３は、各機能ブロッ
クへシステムクロックを出力する。スタンバイ機能制御
回路５ｂは、ＳＴＯＰ状態を起動するＳＴＯＰ＿Ａ信号
３７をクロック発生回路３へ出力する。
【０００８】マイクロコンピュータがＳＴＯＰ状態に入
る時は、ＣＰＵ１はＳＴＯＰ命令を解読して、ＳＴＯＰ
オーダ３２を”１”にする。ＳＴＯＰオーダ３２を入力
したスタンバイ制御回路５ｂは、ＳＴＯＰ＿Ａ信号３７
を”１”とする。ＳＴＯＰ＿Ａ信号３７を入力したクロ
ック発生回路３は、システムクロック３０を停止する。
システムクロック３０を入力してカウント動作をしてい
るウォッチドッグタイマ６は、カウントを停止する。
る時は、ＣＰＵ１はＳＴＯＰ命令を解読して、ＳＴＯＰ
オーダ３２を”１”にする。ＳＴＯＰオーダ３２を入力
したスタンバイ制御回路５ｂは、ＳＴＯＰ＿Ａ信号３７
を”１”とする。ＳＴＯＰ＿Ａ信号３７を入力したクロ
ック発生回路３は、システムクロック３０を停止する。
システムクロック３０を入力してカウント動作をしてい
るウォッチドッグタイマ６は、カウントを停止する。
【０００９】通常使用状態で、ＣＰＵ１がウォッチドッ
グタイマ・クリア命令を実行して、ウォッチドッグタイ
マ・クリア信号３７を”１”にすると、ウォッチドッグ
タイマ６のカウント値をクリアし、カウントを再開す
る。ＣＰＵ１がウォッチドッグタイマ・クリア命令を読
み出したときに、プログラムの暴走等により、命令コー
ドが特殊なコード構成をとることができないときは、ソ
フトウェア割込みが発生する。このソフトウェア割込み
によって、ＣＰＵ１がプログラムの異常に対処する。
グタイマ・クリア命令を実行して、ウォッチドッグタイ
マ・クリア信号３７を”１”にすると、ウォッチドッグ
タイマ６のカウント値をクリアし、カウントを再開す
る。ＣＰＵ１がウォッチドッグタイマ・クリア命令を読
み出したときに、プログラムの暴走等により、命令コー
ドが特殊なコード構成をとることができないときは、ソ
フトウェア割込みが発生する。このソフトウェア割込み
によって、ＣＰＵ１がプログラムの異常に対処する。
【００１０】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータでは、ウォッチドッグタイマのカウント
値がオーバーフローしないように、プログラム中に特殊
なプログラム構成をとるウォッチドッグタイマ・クリア
命令を挿入することで、ＣＰＵがプログラムの暴走に対
処できるようになっている。しかしながら、ウォッチド
ッグタイマ・クリア命令を実行する前に、プログラムの
暴走によりＳＴＯＰ命令が実行されてＳＴＯＰ状態に入
ると、ウォッチドッグタイマはカウントを停止してしま
うので、プログラムが正常に動作していないことをウォ
ッチドッグタイマのカウント値のオーバーフローによっ
て検出することができない。また、他の手段を用いて、
プログラムの暴走を検出することもできない。
ロコンピュータでは、ウォッチドッグタイマのカウント
値がオーバーフローしないように、プログラム中に特殊
なプログラム構成をとるウォッチドッグタイマ・クリア
命令を挿入することで、ＣＰＵがプログラムの暴走に対
処できるようになっている。しかしながら、ウォッチド
ッグタイマ・クリア命令を実行する前に、プログラムの
暴走によりＳＴＯＰ命令が実行されてＳＴＯＰ状態に入
ると、ウォッチドッグタイマはカウントを停止してしま
うので、プログラムが正常に動作していないことをウォ
ッチドッグタイマのカウント値のオーバーフローによっ
て検出することができない。また、他の手段を用いて、
プログラムの暴走を検出することもできない。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、プログラムの暴走等により本来期待されて
いないＳＴＯＰ命令が実行されてしまう前にＣＰＵがシ
ステムの異常を検出し、更に、前記プログラムの暴走等
に対処できるマイクロコンピュータを提供することを目
的とする。
のであって、プログラムの暴走等により本来期待されて
いないＳＴＯＰ命令が実行されてしまう前にＣＰＵがシ
ステムの異常を検出し、更に、前記プログラムの暴走等
に対処できるマイクロコンピュータを提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、中央処理装置と、割込みを制御する割込
み制御回路と、システム全体にシステムクロックを供給
するクロック発生回路と、低消費電力を実現するための
スタンバイ制御回路と、ウォッチドッグタイマを有する
マイクロコンピュータにおいて、ウォッチドッグタイマ
のカウント値をクリアする命令の直後にＳＴＯＰ命令が
実行したことを記憶する記憶回路と、前記記憶回路の内
容とスタンバイ状態を起動させる信号とのレベルを比較
する手段と、前記比較手段の結果が一致する時はスタン
バイ状態に入り、一致しない時は割込み処理を要求する
手段とを備えたことを特徴とする。
ンピュータは、中央処理装置と、割込みを制御する割込
み制御回路と、システム全体にシステムクロックを供給
するクロック発生回路と、低消費電力を実現するための
スタンバイ制御回路と、ウォッチドッグタイマを有する
マイクロコンピュータにおいて、ウォッチドッグタイマ
のカウント値をクリアする命令の直後にＳＴＯＰ命令が
実行したことを記憶する記憶回路と、前記記憶回路の内
容とスタンバイ状態を起動させる信号とのレベルを比較
する手段と、前記比較手段の結果が一致する時はスタン
バイ状態に入り、一致しない時は割込み処理を要求する
手段とを備えたことを特徴とする。
【００１３】
【作用】本発明のマイクロコンピュータにおいては、ス
タンバイ制御回路５ａは、ＳＴＯＰ命令でＳＴＯＰ状態
を起動するＳＴＯＰ＿Ａ信号３７を”１”にする。ウォ
ッチドッグタイマ・クリア命令とＳＴＯＰ命令が連続し
て実行されたときにＳＲフリップフロップ１３の出力
が”１”になる。ＳＲフリップフロップ１３とＳＴＯＰ
＿Ａ信号３７が共に”１”である場合は、ＳＴＯＰ＿Ｂ
信号３８を”１”にし、クロック発生回路３にシステム
クロックの発生を停止させる。ＳＲフリップフロップ１
３が”０”でＳＴＯＰ＿Ａ信号３７が”１”である場合
は、割込み要求信号３５ａが”１”となる。また、クロ
ック発生回路３がシステムクロックを停止しない。
タンバイ制御回路５ａは、ＳＴＯＰ命令でＳＴＯＰ状態
を起動するＳＴＯＰ＿Ａ信号３７を”１”にする。ウォ
ッチドッグタイマ・クリア命令とＳＴＯＰ命令が連続し
て実行されたときにＳＲフリップフロップ１３の出力
が”１”になる。ＳＲフリップフロップ１３とＳＴＯＰ
＿Ａ信号３７が共に”１”である場合は、ＳＴＯＰ＿Ｂ
信号３８を”１”にし、クロック発生回路３にシステム
クロックの発生を停止させる。ＳＲフリップフロップ１
３が”０”でＳＴＯＰ＿Ａ信号３７が”１”である場合
は、割込み要求信号３５ａが”１”となる。また、クロ
ック発生回路３がシステムクロックを停止しない。
【００１４】従って、本来期待されないＳＴＯＰ命令が
実行されてもウォッチドッグタイマが停止することな
く、ウォッチドッグタイマのカウント値のオーバーフロ
ーによってシステムの異常を検出することができる。
実行されてもウォッチドッグタイマが停止することな
く、ウォッチドッグタイマのカウント値のオーバーフロ
ーによってシステムの異常を検出することができる。
【００１５】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。
を参照して説明する。
【００１６】図１は、本発明の実施例に係るマイクロコ
ンピュータを示すブロック図である。図１に示すマイク
ロコンピュータは、システム全体を制御するＣＰＵ１
と、各割込みを処理する割込み制御回路２と、システム
クロック３０を発生するクロック発生回路３と、ウォッ
チドッグタイマ・クリア命令とＳＴＯＰ命令が連続して
実行されたことを検出するＳＴＯＰ信号制御回路４ａ
と、スタンバイ機能を制御するスタンバイ制御回路５ａ
とを有する。
ンピュータを示すブロック図である。図１に示すマイク
ロコンピュータは、システム全体を制御するＣＰＵ１
と、各割込みを処理する割込み制御回路２と、システム
クロック３０を発生するクロック発生回路３と、ウォッ
チドッグタイマ・クリア命令とＳＴＯＰ命令が連続して
実行されたことを検出するＳＴＯＰ信号制御回路４ａ
と、スタンバイ機能を制御するスタンバイ制御回路５ａ
とを有する。
【００１７】ＣＰＵ１は、ＳＴＯＰ信号制御回路４ａへ
ウォッチドッグタイマ・クリア信号３７と各実行命令の
終了を示すエンド信号３４と、ＳＴＯＰ信号制御回路４
ａの情報を初期化するリセット信号３３と、スタンバイ
制御回路５ａに対しＳＴＯＰ命令を実行することを示す
ＳＴＯＰオーダ３２とを出力し、また、スタンバイ制御
回路５ａへＳＴＯＰオーダ３２を出力している。割込み
制御回路２は、ＣＰＵ１へ割込み処理を要求する割込み
発生信号３１を出力している。クロック発生回路３は、
各機能へシステムクロック３０を出力している。ＳＴＯ
Ｐ信号制御回路４ａは、論理積ゲート（以下ＡＮＤゲー
トと記す）２４へＳＴＯＰ＿Ａ信号３７を制御するＳＴ
ＯＰ許可信号３６を出力する。ＡＮＤゲート２４は、ク
ロック発生回路３へＳＴＯＰ状態を起動させるＳＴＯＰ
＿Ｂ信号３８を出力し、また、スタンバイ制御回路５ａ
へＳＴＯＰ＿Ａ信号３７と比較するためにＳＴＯＰ＿Ｂ
信号３８を出力する。
ウォッチドッグタイマ・クリア信号３７と各実行命令の
終了を示すエンド信号３４と、ＳＴＯＰ信号制御回路４
ａの情報を初期化するリセット信号３３と、スタンバイ
制御回路５ａに対しＳＴＯＰ命令を実行することを示す
ＳＴＯＰオーダ３２とを出力し、また、スタンバイ制御
回路５ａへＳＴＯＰオーダ３２を出力している。割込み
制御回路２は、ＣＰＵ１へ割込み処理を要求する割込み
発生信号３１を出力している。クロック発生回路３は、
各機能へシステムクロック３０を出力している。ＳＴＯ
Ｐ信号制御回路４ａは、論理積ゲート（以下ＡＮＤゲー
トと記す）２４へＳＴＯＰ＿Ａ信号３７を制御するＳＴ
ＯＰ許可信号３６を出力する。ＡＮＤゲート２４は、ク
ロック発生回路３へＳＴＯＰ状態を起動させるＳＴＯＰ
＿Ｂ信号３８を出力し、また、スタンバイ制御回路５ａ
へＳＴＯＰ＿Ａ信号３７と比較するためにＳＴＯＰ＿Ｂ
信号３８を出力する。
【００１８】ＳＴＯＰ信号制御回路４ａの内部は、ウォ
ッチドッグタイマ６と、ＣＰＵ１が出力したウォッチド
ッグタイマ・クリア信号３７を入力するＳＲフリップフ
ロップ（以下ＳＲF/Fと記す）１１と、１命令実行毎の
終了タイミングを示すエンド信号３４とＳＲF/F１１の
出力を入力するＡＮＤゲート２１と、ＡＮＤゲート２１
の出力を入力するＳＲF/F１２と、ＳＲF/F１２の信号を
遅延させるディレイ回路２７と、エンド信号３４とディ
レイ回路２７の出力とリセット信号３３を入力するＡＮ
ＤＯＲゲート２２と、ＳＲF/F１２の出力とＳＴＯＰオ
ーダー３２を入力するＡＮＤゲート２３と、ＡＮＤゲー
ト２３の出力を入力するＳＲF/F１３で構成される。
ッチドッグタイマ６と、ＣＰＵ１が出力したウォッチド
ッグタイマ・クリア信号３７を入力するＳＲフリップフ
ロップ（以下ＳＲF/Fと記す）１１と、１命令実行毎の
終了タイミングを示すエンド信号３４とＳＲF/F１１の
出力を入力するＡＮＤゲート２１と、ＡＮＤゲート２１
の出力を入力するＳＲF/F１２と、ＳＲF/F１２の信号を
遅延させるディレイ回路２７と、エンド信号３４とディ
レイ回路２７の出力とリセット信号３３を入力するＡＮ
ＤＯＲゲート２２と、ＳＲF/F１２の出力とＳＴＯＰオ
ーダー３２を入力するＡＮＤゲート２３と、ＡＮＤゲー
ト２３の出力を入力するＳＲF/F１３で構成される。
【００１９】ＳＲF/F１３の出力であるＳＴＯＰ許可信
号３６はスタンバイ制御回路５ａが出力したＳＴＯＰ＿
Ａ信号３７と共にＡＮＤゲート２４に入力されている。
号３６はスタンバイ制御回路５ａが出力したＳＴＯＰ＿
Ａ信号３７と共にＡＮＤゲート２４に入力されている。
【００２０】スタンバイ制御回路５аは、ＳＴＯＰ＿Α
信号とＳＴＯＰ＿Β信号３８を比較して一致しない時は
割込み要求信号３５ａを″１″にする機能が従来のスタ
ンバイ制御回路５ｂに追加してある。ＳＴＯＰ＿Α信号
３７とＳＴＯＰ＿Β信号３８が一致するときは、スタン
バイ制御回路５ａは、割込み要求信号３５ａを″０″に
したままである。
信号とＳＴＯＰ＿Β信号３８を比較して一致しない時は
割込み要求信号３５ａを″１″にする機能が従来のスタ
ンバイ制御回路５ｂに追加してある。ＳＴＯＰ＿Α信号
３７とＳＴＯＰ＿Β信号３８が一致するときは、スタン
バイ制御回路５ａは、割込み要求信号３５ａを″０″に
したままである。
【００２１】図２及び図３は、プログラムの暴走がない
場合におけるウォッチドッグタイマ・クリア命令とＳＴ
ＯＰ命令を実行したときのタイミング図である。図２
は、ウォッチドッグタイマ・クリア 命令を実行した直
後にＳＴＯＰ命令を実行した場合で、ＳＴＯＰ状態に入
る条件である。これに対し、図３は、ウォッチドッグタ
イマ・クリア 命令を実行した直後にＳＴＯＰ以外の命
令（例としてＮＯＰ命令）を実行し、その後にＳＴＯＰ
命令を実行した場合で、ＳＴＯＰ状態に入れない条件で
ある。
場合におけるウォッチドッグタイマ・クリア命令とＳＴ
ＯＰ命令を実行したときのタイミング図である。図２
は、ウォッチドッグタイマ・クリア 命令を実行した直
後にＳＴＯＰ命令を実行した場合で、ＳＴＯＰ状態に入
る条件である。これに対し、図３は、ウォッチドッグタ
イマ・クリア 命令を実行した直後にＳＴＯＰ以外の命
令（例としてＮＯＰ命令）を実行し、その後にＳＴＯＰ
命令を実行した場合で、ＳＴＯＰ状態に入れない条件で
ある。
【００２２】図２及び図３におけるＷＤＴはウォッチド
ッグタイマ・クリア命令、ＳＴＯＰはＳＴＯＰ命令を表
わす。実行サイクルは各命令の実行期間を示す。
ッグタイマ・クリア命令、ＳＴＯＰはＳＴＯＰ命令を表
わす。実行サイクルは各命令の実行期間を示す。
【００２３】図１と図２を用いて、マイクロコンピュ−
タがＳＴＯＰ状態に入る場合について説明する。ＣＰＵ
１が予めリセット信号３３で初期化し、ＳＲF/F１１，
１２，１３の出力の初期値は、いずれも" ０" である。
ウォッチドッグタイマ・クリア 信号３７が" １" にな
ると、ＳＲF/F１１は" １" にセットされる。次にウォ
ッチドッグタイマ・クリア命令実行時のエンド信号３４
が”１”になると、ＡＮＤゲート２１の出力は”１”と
なり、ＳＲF/F１２を”１”にセットする。ＳＲF/F１２
の”１”である出力はディレイ回路２７によって遅延さ
れ、ＡＮＤＯＲゲート２２に入力する。ＳＴＯＰオーダ
ー３２が”１”になると、ＡＮＤゲート２３の出力は”
１”となって、ＳＲF/F１３を”１”にセットする。Ｓ
ＴＯＰ命令実行時にエンド信号３４が”１”になると、
ＡＮＤＯＲゲート２２の出力は”１”となって、ＳＲF/
F１１とＳＲF/F１２を”０”にリセットする。ＳＴＯＰ
＿Α信号３７が”１”になると、ＳＲF/F１３の出力で
あるＳＴＯＰ許可信号３６は”１”であるので、ＡＮＤ
ゲート２４の出力ＳＴＯＰ＿Ｂ信号３８が”１”とな
り、クロック発生回路３がシステムクロック３０の発生
を停止する。
タがＳＴＯＰ状態に入る場合について説明する。ＣＰＵ
１が予めリセット信号３３で初期化し、ＳＲF/F１１，
１２，１３の出力の初期値は、いずれも" ０" である。
ウォッチドッグタイマ・クリア 信号３７が" １" にな
ると、ＳＲF/F１１は" １" にセットされる。次にウォ
ッチドッグタイマ・クリア命令実行時のエンド信号３４
が”１”になると、ＡＮＤゲート２１の出力は”１”と
なり、ＳＲF/F１２を”１”にセットする。ＳＲF/F１２
の”１”である出力はディレイ回路２７によって遅延さ
れ、ＡＮＤＯＲゲート２２に入力する。ＳＴＯＰオーダ
ー３２が”１”になると、ＡＮＤゲート２３の出力は”
１”となって、ＳＲF/F１３を”１”にセットする。Ｓ
ＴＯＰ命令実行時にエンド信号３４が”１”になると、
ＡＮＤＯＲゲート２２の出力は”１”となって、ＳＲF/
F１１とＳＲF/F１２を”０”にリセットする。ＳＴＯＰ
＿Α信号３７が”１”になると、ＳＲF/F１３の出力で
あるＳＴＯＰ許可信号３６は”１”であるので、ＡＮＤ
ゲート２４の出力ＳＴＯＰ＿Ｂ信号３８が”１”とな
り、クロック発生回路３がシステムクロック３０の発生
を停止する。
【００２４】一方、スタンバイ制御回路５ａはＳＴＯＰ
＿Α信号３７とＳＴＯＰ＿Ｂ信号３８とを比較するが、
この場合両者が一致しているので、ＳＴＯＰ要求割込み
信号３５ａを”０”のままとする。従って、マイクロコ
ンピュータはＳＴＯＰ状態に入る。なお、ＳＴＯＰ状態
解除時に、ＣＰＵ１はリセット信号３３でＳＲF/F１３
を”０”にリセットする。
＿Α信号３７とＳＴＯＰ＿Ｂ信号３８とを比較するが、
この場合両者が一致しているので、ＳＴＯＰ要求割込み
信号３５ａを”０”のままとする。従って、マイクロコ
ンピュータはＳＴＯＰ状態に入る。なお、ＳＴＯＰ状態
解除時に、ＣＰＵ１はリセット信号３３でＳＲF/F１３
を”０”にリセットする。
【００２５】次に、図１と図３を用いてマイクロコンピ
ュータがＳＴＯＰ状態に入れない場合について説明す
る。ＣＰＵ１が予めリセット信号３３で初期化し、ＳＲ
F/F１１，１２，１３の出力の初期値はいずれも”０”
である。ウォッチドッグタイマ・クリア信号３７が”
１”になると、ＳＲF/F１１は”１”にセットされる。
次にウォッチドッグタイマ・クリア命令実行後のエンド
信号３４が”１”になると、ＡＮＤゲート２１は”１”
となり、ＳＲF/F１２を”１”にセットする。ＳＲF/F１
２の”１”である出力はディレイ回路２７によって遅延
され、ＡＮＤＯＲゲート２２に入力する。ＮＯＰ命令実
行時にエンド信号３４が”１”になると、ＡＮＤＯＲゲ
ート２２の出力は”１”となって、ＳＲF/F１１とＳＲF
/F１２を”０”にリセットする。ＳＴＯＰオーダ３２
が”１”になっても、ＳＲF/F１２の出力は”０”であ
るので、ＡＮＤゲート２３の出力は”０”となり、ＳＲ
F/F１３の出力であるＳＴＯＰ許可信号３６は”０”の
ままである。ＳＴＯＰ＿Α信号３７が”１”になっても
ＡＮＤゲート２４の出力であるＳＴＯＰ＿Ｂ信号３８
は”０”のままである。
ュータがＳＴＯＰ状態に入れない場合について説明す
る。ＣＰＵ１が予めリセット信号３３で初期化し、ＳＲ
F/F１１，１２，１３の出力の初期値はいずれも”０”
である。ウォッチドッグタイマ・クリア信号３７が”
１”になると、ＳＲF/F１１は”１”にセットされる。
次にウォッチドッグタイマ・クリア命令実行後のエンド
信号３４が”１”になると、ＡＮＤゲート２１は”１”
となり、ＳＲF/F１２を”１”にセットする。ＳＲF/F１
２の”１”である出力はディレイ回路２７によって遅延
され、ＡＮＤＯＲゲート２２に入力する。ＮＯＰ命令実
行時にエンド信号３４が”１”になると、ＡＮＤＯＲゲ
ート２２の出力は”１”となって、ＳＲF/F１１とＳＲF
/F１２を”０”にリセットする。ＳＴＯＰオーダ３２
が”１”になっても、ＳＲF/F１２の出力は”０”であ
るので、ＡＮＤゲート２３の出力は”０”となり、ＳＲ
F/F１３の出力であるＳＴＯＰ許可信号３６は”０”の
ままである。ＳＴＯＰ＿Α信号３７が”１”になっても
ＡＮＤゲート２４の出力であるＳＴＯＰ＿Ｂ信号３８
は”０”のままである。
【００２６】従って、クロック発生回路３はシステムク
ロックを発生し続け、マイクロコンピュ−タはＳＴＯＰ
状態に入れない。一方、スタンバイ制御回路は、ＳＴＯ
Ｐ＿Α信号３７とＳＴＯＰ＿Ｂ信号３８とを比較して一
致しないので、ＳＴＯＰ要求割込み信号３５ａを”１”
とする。
ロックを発生し続け、マイクロコンピュ−タはＳＴＯＰ
状態に入れない。一方、スタンバイ制御回路は、ＳＴＯ
Ｐ＿Α信号３７とＳＴＯＰ＿Ｂ信号３８とを比較して一
致しないので、ＳＴＯＰ要求割込み信号３５ａを”１”
とする。
【００２７】その後、割込み制御回路２からの割込み発
生信号３１によってＣＰＵ１は、正しくＳＴＯＰ命令が
実行されていないとして、割込み処理を行なう。
生信号３１によってＣＰＵ１は、正しくＳＴＯＰ命令が
実行されていないとして、割込み処理を行なう。
【００２８】次に、図４を参照して、本発明の第２の実
施例について説明する。
施例について説明する。
【００２９】先の第１の実施例では、割込み要求信号３
５аをスタンバイ制御回路５аから出力したが、第２の
実施例では、ＳＴＯＰ信号制御回路４ｂから割込み要求
信号３５ｂを出力する。第２の実施例のスタンバイ制御
回路５ｂは、従来のスタンバイ制御回路と同じである。
５аをスタンバイ制御回路５аから出力したが、第２の
実施例では、ＳＴＯＰ信号制御回路４ｂから割込み要求
信号３５ｂを出力する。第２の実施例のスタンバイ制御
回路５ｂは、従来のスタンバイ制御回路と同じである。
【００３０】一方、ＳＴＯＰ信号制御回路４ｂは、ＳＴ
ＯＰオ−ダ３２を入力するＳＲF/F１４とＳＲF/F１３の
出力を入力するインバ−タ２６と、インバ−タ２６の出
力とＳＲF/F１４の出力を入力するＡＮＤゲ−ト２５
と、ＡＮＤゲ−ト２５の出力を入力する割込み発生回路
１５が追加されている。割込み発生回路１５は、割込み
制御回路２へ、割込み要求信号３５ｂを割込み要求信号
３５аと同じ機能とタイミングで出力する。他の機能
は、ＳＴＯＰ信号制御回路４аと同じである。
ＯＰオ−ダ３２を入力するＳＲF/F１４とＳＲF/F１３の
出力を入力するインバ−タ２６と、インバ−タ２６の出
力とＳＲF/F１４の出力を入力するＡＮＤゲ−ト２５
と、ＡＮＤゲ−ト２５の出力を入力する割込み発生回路
１５が追加されている。割込み発生回路１５は、割込み
制御回路２へ、割込み要求信号３５ｂを割込み要求信号
３５аと同じ機能とタイミングで出力する。他の機能
は、ＳＴＯＰ信号制御回路４аと同じである。
【００３１】ＳＲF/F１１，１２，１３のタイミングは
第１の実施例と同じであるので、ＳＴＯＰ信号制御回路
４ｂより割込み要求信号３５ｂが出力される動作だけを
説明する。ＳＲF/F１４は、ＳＲF/F１１，１２，１３と
同様にリセット信号３３で″０″にリセットされるの
で、出力初期値は、″０″である。
第１の実施例と同じであるので、ＳＴＯＰ信号制御回路
４ｂより割込み要求信号３５ｂが出力される動作だけを
説明する。ＳＲF/F１４は、ＳＲF/F１１，１２，１３と
同様にリセット信号３３で″０″にリセットされるの
で、出力初期値は、″０″である。
【００３２】次に、図２を参照してＳＴＯＰ状態に入る
場合について説明する。ＳＴＯＰ命令実行時にＳＴＯＰ
オ−ダ３２が″１″となるとＳＲF/F１４は″１″にセ
ットされる。ＳＲF/F１３の出力であるＳＴＯＰ許可信
号３６は″１″であるから、インバ−タ２５の出力は″
０″となる。ＳＲF/F１４の出力とインバ−タ２６の出
力を入力したＡＮＤゲ−ト２５の出力は″０″となる。
ＡＮＤゲ−ト２５の出力を入力した割込み発生回路１５
は、ＳＴＯＰ許可信号３６が″１″で、かつＳＴＯＰオ
−ダ３２が″１″であるので、割込み要求信号３５ｂ
は″０″のままである。ＳＴＯＰ＿Β信号３８は、″
１″であるので、マイクロコンピュ−タはＳＴＯＰ状態
に入る。
場合について説明する。ＳＴＯＰ命令実行時にＳＴＯＰ
オ−ダ３２が″１″となるとＳＲF/F１４は″１″にセ
ットされる。ＳＲF/F１３の出力であるＳＴＯＰ許可信
号３６は″１″であるから、インバ−タ２５の出力は″
０″となる。ＳＲF/F１４の出力とインバ−タ２６の出
力を入力したＡＮＤゲ−ト２５の出力は″０″となる。
ＡＮＤゲ−ト２５の出力を入力した割込み発生回路１５
は、ＳＴＯＰ許可信号３６が″１″で、かつＳＴＯＰオ
−ダ３２が″１″であるので、割込み要求信号３５ｂ
は″０″のままである。ＳＴＯＰ＿Β信号３８は、″
１″であるので、マイクロコンピュ−タはＳＴＯＰ状態
に入る。
【００３３】次に、図３を参照してＳＴＯＰ状態に入れ
ない場合について説明する。ＳＴＯＰ命令実行時にＳＴ
ＯＰオ−ダが″１″となると、ＳＲF/F１４はＳＲF/F１
３と同じタイミングで″１″にセットされる。ＳＲF/F
１３の出力であるＳＴＯＰ許可信号３６は″０″である
から、インバ−タ２５の出力は″１″となり、ＡＮＤゲ
−ト２４の出力は″１″となる。割込み発生回路１５
は、ＳＴＯＰ許可信号３６が″０″で、かつＳＴＯＰオ
−ダ３２が″１″であるので、割込み要求信号３５ｂ
を″１″とする。このとき、ＳＴＯＰ＿Β信号３８は″
０″であるので、ＳＴＯＰ状態に入れない。
ない場合について説明する。ＳＴＯＰ命令実行時にＳＴ
ＯＰオ−ダが″１″となると、ＳＲF/F１４はＳＲF/F１
３と同じタイミングで″１″にセットされる。ＳＲF/F
１３の出力であるＳＴＯＰ許可信号３６は″０″である
から、インバ−タ２５の出力は″１″となり、ＡＮＤゲ
−ト２４の出力は″１″となる。割込み発生回路１５
は、ＳＴＯＰ許可信号３６が″０″で、かつＳＴＯＰオ
−ダ３２が″１″であるので、割込み要求信号３５ｂ
を″１″とする。このとき、ＳＴＯＰ＿Β信号３８は″
０″であるので、ＳＴＯＰ状態に入れない。
【００３４】第１の実施例と同様に割込み要求信号３５
ｂが″１″になると、割込み制御回路２は割込み発生信
号３１を″１″とし、ＣＰＵＩは割込み処理を行なう。
ｂが″１″になると、割込み制御回路２は割込み発生信
号３１を″１″とし、ＣＰＵＩは割込み処理を行なう。
【００３５】
【発明の効果】本発明のマイクロコンピュータによれ
ば、ウォッチドッグタイマ・クリア命令とＳＴＯＰ命令
を連続して実行してはじめて、ＳＴＯＰ状態に入る。従
って、プログラムの暴走等により本来期待されていない
ＳＴＯＰ命令が誤って実行されてしまう前にＣＰＵがシ
ステムの異常を検出できる。また、前記システムの異常
に対処する割込み処理を行なうことができる。これによ
り、システムの信頼度が高いマイクロコンピュータを提
供することができる。
ば、ウォッチドッグタイマ・クリア命令とＳＴＯＰ命令
を連続して実行してはじめて、ＳＴＯＰ状態に入る。従
って、プログラムの暴走等により本来期待されていない
ＳＴＯＰ命令が誤って実行されてしまう前にＣＰＵがシ
ステムの異常を検出できる。また、前記システムの異常
に対処する割込み処理を行なうことができる。これによ
り、システムの信頼度が高いマイクロコンピュータを提
供することができる。
【図１】本発明の第１の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】同じくそのマイクロコンピュータがＳＴＯＰ状
態に入る場合のタイミング図である。
態に入る場合のタイミング図である。
【図３】同じくそのマイクロコンピュータがＳＴＯＰ状
態に入れない場合のタイミング図である。
態に入れない場合のタイミング図である。
【図４】本発明の第２の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図５】従来のマイクロコンピュータの一例を示すブロ
ック図である。
ック図である。
１；ＣＰＵ ２；割込み制御回路 ３；クロック発生回路 ４；ＳＴＯＰ信号制御回路 ５ａ，５ｂ；スタンバイ制御回路 ６；ウォッチドッグタイマ １１，１２，１３，１４；ＳＲフリップフロップ １５；割込み発生回路 ２１，２３，２４，２５；ＡＮＤゲート ２２；ＡＮＤＯＲゲート ２６；インバータ ２７；ディレイ回路 ３０；システムクロック ３１；割込み発生信号 ３２；ＳＴＯＰオーダ ３３；リセット信号 ３４；エンド信号 ３５ａ，３５ｂ；割込み要求信号 ３６；ＳＴＯＰ許可信号 ３７；ＳＴＯＰ＿Ａ信号 ３８；ＳＴＯＰ＿Ｂ信号
Claims (1)
- 【請求項１】 中央処理装置と、割込みを制御する割込
み制御回路と、システム全体にシステムクロックを供給
するクロック発生回路と、低消費電力を実現するための
スタンバイ制御回路と、ウォッチドッグタイマとを有す
るマイクロコンピュータにおいて、ウォッチドッグタイ
マのカウント値をクリアする命令の直後にＳＴＯＰ命令
が実行したことを記憶する記憶回路と、前記記憶回路の
内容とスタンバイ状態を起動させる信号とのレベルを比
較する手段と、前記比較手段の結果が一致するときはス
タンバイ状態に入り、一致しないときは割込み処理を要
求する手段とを備えたことを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314983A JP2814800B2 (ja) | 1991-11-28 | 1991-11-28 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314983A JP2814800B2 (ja) | 1991-11-28 | 1991-11-28 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257751A true JPH05257751A (ja) | 1993-10-08 |
| JP2814800B2 JP2814800B2 (ja) | 1998-10-27 |
Family
ID=18060012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314983A Expired - Fee Related JP2814800B2 (ja) | 1991-11-28 | 1991-11-28 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814800B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7660975B2 (en) | 2004-11-29 | 2010-02-09 | Seiko Epson Corporation | Electronic apparatus and control method thereof |
| JP2014016840A (ja) * | 2012-07-10 | 2014-01-30 | Toyota Industries Corp | ウオッチドッグタイマ回路 |
-
1991
- 1991-11-28 JP JP3314983A patent/JP2814800B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7660975B2 (en) | 2004-11-29 | 2010-02-09 | Seiko Epson Corporation | Electronic apparatus and control method thereof |
| JP2014016840A (ja) * | 2012-07-10 | 2014-01-30 | Toyota Industries Corp | ウオッチドッグタイマ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814800B2 (ja) | 1998-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |