KR100204850B1 - 특정저장영역의 기입보호기능을 구비한 정보처리장치 및 그방법 - Google Patents

Abstract

타겟(targe) 저장 영역에 대한 기입(write)보호 기능을 갖춘 정보 처리 장치는 허가 데이터를 유지(hold)하기 위한 기입 허가 플래그로서의 유지부, 및 유지부가 허가 데이터를 유지하고 있을 때 타겟 저장 영역에 의도된 기입 동작을 허가하는 기입 제어부를 포함한다. 본 장치는 더미(dummy) 기입 명령이 커맨드 어드레스에 대해 수행될 때 유지부 내에 허가 데이터를 세트시키는 세팅부, 및 타겟 저장 영역으로의 의도된 기입 동작이 수행될 때 유지부 내에 허가 데이터를 리세트시키기 위한 리세팅부를 더 포함한다. 리세팅부는 더미 기입 명령 후에 소정 수의 명령들 또는 버스 사이클들이 수행된 때 유지부 내의 허가 데이터를 리세트시키는 부분을 더포함할 수 있다.

Description

특정 저장 영역의 기입 보호 기능을 구비한 정보 처리 장치 및 그 방법

제1도는 종래의 정보 처리 장치의 기입 보호 회로에 대한 블록도.

제2도는 제1도의 종래 정보 처리 장치에서 사용된 명령 포맷을 나타낸 도면.

제3도는 본 발명의 제1 실시예에 따른 정보 처리 장치의 기입 보호 회로에 대한 블록도.

제4a-4h도는 본 발명의 제1실시예에 따른 기입 보호 회로의 타이밍 차트.

제5도는 본 발명의 제2 실시예에 따른 정보 처리 장치의 기입 보호 회로에 대한 블록도

제6도는 본 발명의 제3 실시예에 따른 정보 처리 장치의 기입 보호 회로에 대한 블록도

제7a 및 7b도는 본 발명에서 사용되는 오브젝트 프로그램 코드들을 생성하는 컴파일 동작을 나타내는 다이어그램.

* 도면의 주요 부분에 대한 부호의 설명

1, 21 : 레지스터 2, 3, 4, 6, 7, 102 : AND 게이트

5 : 기입 허가/금지 플래그 8 : 지연 회로

9 : 데이터 버스 10 : 어드레스 버스

11 : 기입 허가 프래그 12 : 기입 신호

13 : 메모리 22 : 카운터

23 : OR 게이트

본 발명은 정보 처리 장치에 관한 것으로, 특히 특정 저장 영역 내에 기입 동작에 대한 보호 기능을 갖춘 정보 처리 장치에 관한 것이다.

마이크로컴퓨터 응용 시스템에 있어서, 시스템의 안전성을 확보하는 필요성이 커져가고 있다. 이것을 실현하기 위해서, 어떤 외적 요인에 의한 마이크로컴퓨터의 프로그램 실행에 있어서의 폭주(runaway)를 감시하여, 이것을 방지하는 여러 형태의 방식이 고안, 채용되고 있다. 프로그램 실행이 폭주한 경우에는 프로그램 실행의 시퀀스가 비정상적으로 되어 소망하는 동작을 실현할 수 없게 된다.

폭주 검출 장치로서는 일본국 공개 특허 평 4-241624호 공보에 기재된 워치독 타이머(watch dog timer)의 클리어 시퀀스에 의한 폭주 검출 방식이 알려져 있다. 이 장치에서, 소정 시간을 카운트하는 타이머가 설치되어 있고 이 타이머는 타이머 클리어 명령 수행에 응답하여 클리어된다. 이 타이머는 타이머가 오버플로(overflow)하여 타이머 클리어 명령이 수행되지 않을 때 프로그램 인터럽트를 발생한다. 이 장치에서는 타이머가 오버플로하기 전에 타이머를 클리어 시키도록 프로그램 중에 이 타이머를 클리어 하는 명령을 복수개 배치하도록 하고 있다. 프로그램이 정상인 동작을 계속하고 있는 경우는 반드시 타이머가 오버플로하기 전에 클리어 명령이 수행되도록 하고 있다. 한편, 어떤 요인, 예를 들면 무한 루프로 진입하는 경우에 의해 프로그램이 정상 상태로부터 폭주하게 될 때에는 타이머의 클리 명령이 실행되지 않는다. 결과적으로, 티이머가 오버플로하여 프로그램 인터럽트가 발생하므로, 프로그램 상에서 프로그램 폭주가 검출될 수 있다.

또한, 보다 심각한 문제로서, 마이크로컴퓨터 내부의 레지스터나 메모리가 예기치 못하게 재 기입되어, 시스템에 중대한 악 영향을 미치는 경우가 있다. 앞서 설명한 워치독 타이머를 사용하는 크리어 시퀀스 검출 장치에 있어서 타이머의 클리어 명령을 실행하고 있는 않을 경우에도, 타이머가 클리어되는 경우가 있다. 이 것은 주로 프로그램의 작성자가 프로그램을 잘못 작성하는 경우와 노이즈 등의 외적 요인이나 하드웨어 장치 자체의 고장에 의해, 다른 동작을 행하는 명령을 실행할 때에 오동작하는 경우에 발생한다. 예를 들면, 이경우는 명령 처리 자체가 이상 동작으로 됨을 검출하여 명령 수행이 방지되어야 할 필요가 있다. 이에 대하여는 일본국 공개 특허 평 3-230227호 공보에 기재된 에러 검출 장치로써, 명령 수행 유니트 내에 프로그램 폭주를 검출하는 수단을 설치하는 방법이 알려져 있다. 마이크로 컴퓨터 제어 방식의 마이크로프로세서에 있어서, 각 명령 처리가 복수의 마이크로 명령 스텝에 의해 실현됨에 착안하여, 해당 명령의 현재 실행 중의 마이크로 명령과 다음에 실행하는 마이크로 명령을 비교하여, 정하여진 시퀀스인지 아닌지를 판단한다. 시퀀스가 비정상인 경우에는 인터럽트를 발생하도록 하여 프로그램의 폭주를 방지하는 것이다.

또한, 다른 방법으로서, 소정의 조건에 있어서만 기입 동작을 허가함으로써, 의도되지 않은 기입 동작을 배제하는 방법이 있다. 이중 하나로, 일본국 공개 특허소 62-248047호 공보에 기재된 것으로, 명령 코드를 구성하는 필드의 일부를 사용하여 메모리로의 기입 동작을 금지하는 방법이다. 제1도에 이 종래의 프로세서에 있어서 기입 동작의 금지 제어를 위한 회로 구성을 도시되어 있으며, 이하 그 동작에 관해서 설명한다. 이 회로는 ROM(도시 없음)으로부터 독출된 명령을 일시적으로 저장하는 명령 레지스터(101), 명령의 타입을 식별하는 AND 게이트(102), 내장된 ROM(도시 없음)에의 기입을 금지하는 기입 금지 수단인 NAND 게이트(103), 기입 어드레스 오프셋을 저장시키기 위한 인텍스 레지스터(104), 및 기입 어드레스 생성용의 2입력 5비트 가산 회로(105)를 구비한다. AND 게이트(102)는 명령 레지스터 (101)의 출력 신호(A30, A31)를 입력받아 그 논리곱을 NAND 게이트(103)에 출력한다. NAND게이트(103)에는 명령 레지스터(101)의 출력신호(A0 내지 A29)와 AND게이트(102)의 출력이 직접 입력된다. NAND 게이트(103)는 입력된 신호들의 논리곱을 취해 그 반전 신호를 기입 금지 신호(S)로서 출력하는 회로이다. 인덱스 레지스터(104)는 인덱스를 위한 데이터를 일시적으로 저장한다. 가산 회로(105)는 명령 레지스터(101)의 출력신호 (A0 내지A4)와 인덱스 레지스터(104)의 출력 신호들을 가산하여 기입 어드레스 신호 (AD1 내지 Ad5)를 출려하는 회로이다.

제2도는 종래의 프로세서에 내장된 RAM(도시 없음)에 대하여 독출 및 기입이 가능한 단일 명령 구조를 도시한 도면이다. 제2도에 있어서 'TYP'는 명령의 형식을 지정하는 필드이고, 'Radd','Wadd'는 각각 내장 RAM의 독출 어드레스, 기입 어드레스를 생성하기 위해 사용되는 증분(increment)이다. 각각의 어드레스는 인덱스 레지스터(104)내에 저장된 오프셋과 상기 증분을 사용한 연산을 통해서 생성된다.

내장 RAM으로의 기입 동작은 다음과 같이 실행된다. 즉, 내장 RAM에 대한 기입 어드레스(AD1 내지 AD5)는 메모리 기입을 위한 증분 'Wadd'(A0 내지 A4)와 인덱스레지스터(104)의 오프셋을 가산 회로(105)에서 가산함으로써 생성된다. 여기서, 필드 TYP가 논리치들 1,1을 가지고 또한 명령 레지스터(101)의 출력 신호(A0 내지 A4) 모두가 논리치1을 가질 때, 기입 금지 신호(S)가 NAND게이트(103)에 의해 논리치 0으로 되어, 내장 RAM으로의 기입 동작이 금지된다. 한편, 신호들 (A0 내지 A4)중 어떤 것이 논리치 1 이 아닌경우에는, 기입 신호(S)는 논리치 1로 지정되고 내장 RAM으로의 기입이 허가된다. 이러한 방식으로, 명령 필드의 일부를 사용하여 소정의 조건을 생성하도록 하여, 명령의 실행 중에 내장 RAM에 재기입되지 않도록 하는 조건을 지정할 수 있게 된다.

상술한 종래의 프로세서는, 기입 동작에 대한 허가/금지 지정을 위한 명령 필드의 일부를 확보하여 두고 있다. 이것은 필연적으로 명령 코드의 코드 길이를 길게 한다. 특히, 프로그램 중에 메모리 또는 레지스터에 대한 독출 기입 명령의 출현 빈도가 일반적으로 높기 때문에 프로그램에 미치는 영향이 대단히 커서, 프로그램 전체의 코드 크기가 커지게 된다. 또한 특정 전용 명령이 마련되어야 하는 방법에 있어서는, 명령 디코더 및 타이밍 제어 회로과 같은 회로들이 복잡하게 되어, 동작 클럭 주파수의 증가가 저지된다.

이상과 같이 문제는 하나의 명령이 기본적으로 1클럭에 실행되는 RISC타입의 CPU를 갖는 마이크로컴퓨터에 있어서 치명적인 결점으로서 나타난다. 예를 들면, RISC 타입의 CPU에 대한 프로그램은 대부분 C등의 고급 언어로 프로그램되고 고급 언어용 컴파일러를 사용하여 컴파일된다. 이 경우, 최종적으로 실행될 오브젝트 코드의 스텝수가 일반적으로 CISC 타입의 CPU의 경우 어셈블리 언어로 된 프로그램의 오브젝트(object)코드에 비하여 2배 정도로 증가된다. 따라서, CPU가 기기내에 내장되어 기기의 제어를 위해 사용되는 경우, 디바이스에 내장된 메모리의 용량이 제한되기 때문에, 명령 코드의 코드 길이가 길어지게 되는 것은 치명적이다.

또한, RISC 타입의 CPU에 있어서, 명령 세트(instruction set)는 극히 단순한 처리를 행하는 명령군(group of instructions)으로 구성되어 있고, 명령수는 CISC타입의 CPU의 명령수에 비하여 1/2 내지 1/3로 매우 적다. 따라서 종래의 에러 검출을 달성하기 위해 RISC 타입의 CPU가 마이크로프로그램 시스템을 채용하는 것은 하나의 명령 실행에 필요한 클럭 수의 증대로 동작 클럭 주파수의 고속화의 어려움이 있어서 하드웨어 구성상의 메리트가 없다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위한 것으로, 저장 영역으로의 오기입 동작을 방지하기 위한 정보 처리 장치 및 그 방법을 제공하는 것을 목적으로 한다.

본 발명의 또 다른 목적은 소망하는 기입 동작의 허가를 표시하는 허가 데이터가 더미 기입 명령의 수행을 통해 플래그 내에 세트된 때, 소망의 기입 동작이 수행될 수 있는 정보 처리 장치 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 허가 데이터가 임의의 세트 타이밍에서 리세트될 수 있는 정보 처리 장치 및 방법을 제공하는 것이다.

본 발명의 한 특징으로 달성하기 위해서, 타겟(target) 저장 영역의 기입 보호 기능을 갖춘 정보 처리 장치는 적어도 기입 동작이 특정 저장 영역에 대해 수행됨을 나타내는 허가 데이터를 유지(holding)하기 위한 기입 금지/허가 플래그로서의 유지부, 및 상기 유지부가 상기 허가 데이터를 유지할 때, 타겟 저장 영역으로의 소망의 기입 동작을 호가하는 기입 제어부를 포함한다.

정보 처리 시스템은 상기 특정의 저장 영역으로의 기입 동작에 수반하는 더미 기입 명령이 수행될 때, 상기 유지부 내의 허가 데이터를 세팅하기 위한 세팅부, 및 상기 타겟저장 영역에의 소망의 기입 동작이 수행될 때 상기 유지부 내에 허가 데이터를 리세팅하는 리세팅부를 더 포함한다. 그러므로, 유지부는 타겟 저장 영역에의 소망의 기입동작이 수행되어 유지부가 허가 데이터를 해제할 때까지 계속하여 허가 데이터를 유지하고 있다. 세팅부는 어드레스 버스 상의 각각의 어드레스를 디코딩하기 위한 제1 어드레스 디코딩부를 포함하며, 리세팅부는 상기 어드레스 버스 상의 각각의 어드레스를 디코딩하기 위한 제2 어드레스 디코딩부를 포함한다. 제1 어드레스 디코딩부에 의해 디코드된 어드레스가 임의의 저장 영역이 할당되어 있지 않은 커맨드 어드레스로의 제1소정의 어드레스일 때, 더미 기입 동작이 수행되어 금지/허가 플래그를 세트시킨다.

리세팅부는 더미 기입 명령 후에 그리고 소망의 기입 명령 전에 소정 수의 명령들이 수행된 때, 유지부 내의 허가 데이터를 리세팅하는 부를 포함한다. 이 경우에, 명령의 소정 개수는 한 개의 것이 바람직하다. 즉, 소망의 기입 동작은 더미 기입 명령 직후에 수행되는 것이 바람직한 것이다. 임의의 인터럽트가 더미 기입 명령과 소망의 기입 여명간에 발생되면, 소망의 기입 명령은 성공적으로 수행되지 않는다. 그러므로, 소정 개수는 2이상 일 수도 있다.

기입 제어부는 바람직하게, 금지/허가 플래그로부터의 허가 데이터의 공급을 지연시키는 지연부를 포함하며, 이것은 허가 데이터를 명령 디코딩부로부터의 기입 신호에 동기시키기 위한 것이다.

본 발명의 또 다른 특징을 달성하기 위해서, 정보 처리 시스템에서, 오기입 동작으로부터 타겟 저장 영역을 보호하는 방법은 특정 저장 영역에 적어도 더미 기입 동작의 수행이 있으면 여하튼 그에 응답하여 허가 데이터를 유지하는 단계; 및 상기 허가 데이터가 유지될 때에만 타겟 저장 영역에 요구되는 기입 동작을 허가하는 단계를 포함한다.

소망의 기입 명령 및 더미 기입 명령은 사용자 프로그램 내의 소망이 기입 명령에 대응하는 문(statement)으로부터 컴파일러에 의해 자동으로 발생될 수 있다.

본 발명에 따른 마이크로컴퓨터 시스템과 같은 정보 처리 장치에 대해서 도면을 참조하여 이하 설명한다. 본 실시예에서는 정보 처리 장치의 기본 동작 조건을 지정하기 위한 데이터를 저장하는 레지스터나 또는 메모리를 의도되지 않은 기입 동작으로부터 보호(protect)하는 기능이 달성된다.

제3도는 제1 실시예의 정보 처리 장치에 따른 기입 보호 회로의 블록도이다. 본 실시예는 프로그램의 폭주 등에 의한 뜻밖의 원인으로 인해 기입되어서는 안되는 제지스터에 대한 기입 동작을 허가하는 경우에 커맨드 어드레스라고 불리는 특정의 어드레스에 대하여 더미 기입 동작이 우선적으로 행하여지고, 이 더미 기입 동작의 수행을 표시하는 데이터가 저장되어 그 후 상기 저장되어, 그 후 상기 저장된 데이터에 기초하여 기입 타겟의 레지스터에 대한 본래의 기입 동작을 수행하도록 한 것이다. 여기서, 더미 기입 동작이 행하여진 것을 표시하는 데이터가 저장되지 않은 경우에는 의도된 기입 동작이라도 허가되지 않는다.

제3도를 참조하여, 제1실시예에 따른 정보 처리 장치의 기입 보호 회로의 구조에 대해서 설명한다. 제3도에서, 레지스터(1)는 보호될 타겟 레지스터이며, 데이터 버스(9)를 통해 CPU(도시 없음)로부터 정보 처리 장치의 소망의 동작을 위한 데이터가 공급되며, 기입 인에이블신호가 상기 레지스터로 공급될 때 상기 데이터가 이 레지스터 내에 세트된다. 타겟 레지스터(1)내에 세트되는 데이터는 예를 들면 동작 클럭의 주파수 선택, 단자의 동작 모드의 선택, 저전력 소비 모드의 선택이다. 이들 선택 결과에 따라 마이크로컴퓨터 시스템의 기본 동작이 결정되며, 따라서, 시스템의 초기화에서 데이터가 세트된 후에 마이크로컴퓨터 시스템 동작으로 타겟 레지스터(1)내제 저장된 데이터가 재기입되지 말아야 하는 것이 보통인데, 이것은 재기입 시스템에 중대한 영향을 미칠 수 있기 때문이다.

AND게이트(3)는 어드레스 버스(10)에 접속되어, 커맨드 어드레스를 검출하기 위해 어드레스 버스(10)상의 어드레스들을 디코드하는 기능을 한다. 즉, 커맨드 어드레스로서의 소정의 어드레스가 어드레스 버스(10)상에 나타날 때, AND게이트(3)는 논리치 1일 출력한다. 여기서, 커맨드 어드레스는 오기입 동작으로부터 보호되어야 하는 타겟 레지스터(1)와 같은 레지스터에 대한 의도된 기입 동작이 수행되어야 할 때 미리 더미 기입 동작이 수행되어야 하는 어드레스이다. 커맨드 어드레스는 기입 동작이 수행되는 어떠한 레지스터나 메모리에도 할당되지 않는다. AND게이트(3) 의 출력이 AND게이트(4)에 공급된다. AND게이트(4)에는 AND게이트(3) 출력 이외도 버스 사이클 최종 타이밍 신호(11) 및 기입 신호(12)가 입력된다. CPU는 한 개 이상의 버스 사이클에 따른 각각의 명령을 수행하며, 신호(11)는 가 버스 사이클의 타이밍 신호들 중 최종 신호이다. 명령 디코더(도시 없음)가 각각의 명령들을 디코들 할 때, 디코드된 명령의 임의의 저장 영역으로의 기입 명령인 경우, 명령 디코더는 기입 신호(12)를 보낸다. AND게이트(4)는 두 개의 신호(11 및 12)가 논리치 1이며, AND 게이트(3)의 출력이 논리치 1일 때에만 논리 1을 출력한다. AND게이트(4)의 출력은 기입 허가/금지 플래그(5)를 구성하는 RS플립플롭의 S(세트)단자에 접속된다. 즉, AND게이트(4)는 플래그(5) 내에 허가 데이터를 세팅하기 위한 수단으로 작용한다.

AND게이트(2) 또한 어드레스 버스(10)에 접속되어 어드레스 버스(10)상의 어드레스들을 디코드하여 타겟 레지스터(1)에 할당된 어드레스를 검출하는 기능을 행한다. 즉, AND 게이트(2)는 타겟 레지스터(1)의 어드레스가 어드레스 버스(10)상에 나타날 때 논리치 1을 출력한다. AND게이트(2)의 출력은 AND 게이트(7)과 AND게이트(6)에 공급된다. AND 게이트(7)에는 AND 게이트(2) 출력 외에도 버스 사이클 최종 타이밍 신호(11) 및 기입 신호(12)가 입력된다. AND게이트(7)는 두 개의 신호(11 및 12)가 논리치 1이며, AND 게이트(2)의 출력이 논리치 1일 때에만 논리 1을 출력한다. AND게이트(7)의 출력은 기입 허가/금지 플래그(5)를 구성하는 RS 플립플롭의 R(리세트) 단자에 접속된다. 즉, AND게이트(7)는 플래그(5)내에 허가 데이터를 리세트하거나 플래그(5) 내에 금지 데이터를 세팅하기 위한 수단으로 기능한다.

허가 플래그(5)로서의 플립플롭은 세트 상태에서 단자(Q)로부터 논리치 1을 출력하고, 리세트 상태에서 논리치 0을 출력한다. 플래그(5)의 출력(Q)은 지연 회로(8)에 접속된다. 지연 회로(8)는 기입 허가 플래그(5)의 출력(Q)을 지연시켜, 의도된 기입 동작을 위한 기입 신호(12)가 액티브(논리치 1)인 동안의 구간과 상기 출력(Q)이 중첩되도록 하기 위한 것이다. AND게이트(6)에는 지연 회로(8)의 출력, 기입 신호(12), 및 AND 게이트(2)의 출력이 입력된다. AND 게이트(6)는 AND게이트(2)의 출력이 논리치 1일 때, 지연 회로 (8)의 출력이 액티브(논리치 1)일 때, 그리고 기입 신호(12)가 논리치 1일 때에만 기입 인에이블 신호로서 논리치 1을 출력한다. AND게이트(6)의 출력은 타겟 레지스터(1)에 접속되어, 기입 인에이블 신호로서 이것이 논리치 1일 대 데이터 버스(9)로부터의 데이터가 타겟 레지스터(1) 내로 기입된다. 즉, 타겟 레지스터(1)에 대한 기입 동작은 타겟 레지스터(1)로의 기입 신호(12)가 액티브인 조건에서 만일 기입 허가 플래그(5)가 논리 1로 세트된 때 의도된 기입 동작이 타겟 레지스터(1)에 수행된다면 허가된다. 여기서, 지연 회로 (8)는 커맨드 어드레스로의 더미 기입 동작이 실행되는 동안 기입 허가 플래그(5)를 논리치 1로 변화시킴으로써, AND 게이트(6)에 노이즈가 발생하지 않도록 한다. 또한, 지연회로(8)는 타겟 레지스터(1)로의 의도된 기입 동작 동안 기입 허가 플래그(5)가 논리치 0으로 변하여 AND게이트(6)엔서 기입 허가 조건이 만족되지 않기 때문에 의도된 기입 동작이 중단되는 것을 방지한다.

다음으로, 제 1실시예에 따른 기입 보호 회로의 동작에 대해서 기입 보호 회로에 있어서의 여러 신호들의 타이밍 차트를 나타낸 제1a도 내지 제4h도를 참조하여 이하 설명한다.

본 실시예에서, 더미 기입 명령은 타겟 레지스터(1)로의 의도된 기입 명령에 반드시 앞서서 배정된다. CPU(도시 없음)는 소정의 커맨드 어드레스를 사용하여 더미 기입 명령을 우선적으로 수행한다. CPU내의 명령 디코더(도시 없음)는 더미 기입 명령을 디코드하여 제4c도에 도시한 바와 같이 기입 신호(12)를 츨력한다. 동시에, 커맨드 어드레스 및 더미 데이터가 제4a도에 도시한 바와 같이, 어드레스 버스(10) 및 데이터 버스(9)을 각각 출력된다. 이 경우에, AND게이트(3)의 출력은 커맨드 어드레스에 의해서 논리치 1로 변하고, 이결과로서 AND게이트(4)의 출력이 또한 제4d도에 도시한 바와 같이, 플래그(5)내에 세트된다. 그러므로 기입 허가 데이터는 제4f도에 도시한 바와 같이, 플래그(5)내에 세트된다. 플래그(5)로부터의 출력은 제4g도와 같이 지연되어 기입 저에부로서의 AND게이트(6)에 공급된다.

그 다음, 타겟 레지스터(1)로의 의도된 기입 동작이 더미 기입 동작과 동일 방식으로 수행된다. 이 경우에, AND 게이트(2)의 출력은 논리치1로 되나, AND게이트 출력은 논리치0으로 유지된다. 따라서, AND 게이트(7)의 출력은 제4e도에 도시한 바와 같이 액티브가 되어 기입 허가 플래그(5)는 제4f도에 도시한 바와 같이 리세트된다. 이 경우에, 지연 회로(8)에 의해 지연된 기입 허가 플래그(5)로부터의 출력 및 기입 신호(12)는 제4c도 및 제4g도에 도시한 바와 같이, AND게이트(2)의 출력과 함께 AND 게이트(6)에 공급된다. 결과적으로, 기입 인에이블 신호는 제4h도에 도시한 바와 같이 타겟 레지스터(1)에 출력되어, 의도된 기입 명령이 수행될 때 데이터 버스(9)상에 공급된 데이터가 타겟 레지스터(1)에 기입될 수 있다.

상술한 바와 같이, 더미 기입 동작이 커맨드 어드레스에 대해서 미리 수행되지 않았을 경우에, 기입 허가 플래그(5)는 논리치 0의 금지 데이터를 유지(hold)한다. 이에 따라, 타겟 레지스터(1)로의 의도된 기입 동작이 수행된다고 하더라도, 의도된 기입 동작은 실제로 무시된다. 반대로, 더미 기입 동작이 미리 수행되었을 경우에는, 의도된 기입 명령 전에 임의의 명령이 수행되더라도 의도된 기입 동작이 수행될 수 있다.

비록 본 실시예에 따른 기입 보호 회로에 대한 상기 기술된 것은 보호될 레지스터가 하나일 경우에 대한 것이나, 두 개 이상의 레지스터를 보호해야 하는 경우라도, AND게이트(2)와 AND게이트(6)에 대응하는 복수의 회로 세트들을 제공함으로써 쉽게 구현될 수 있다.

다음으로, 본 발명의 제2실시예에 따른 정보 처리 장치 내의 기입 보호 회로에 대해서 제5도를 참조하여 설명한다. 제5도는 제2실시예에 따른 기입 보호 회로의 블록도이다. 제1실시예에서, 더미 기입 동작을 통해서 기입 허가 플래그(5)가 일단 세트되면, 기입 허가 플래그(5)는 의도된 기입 동작이 수행될 때까지 리세트되지 않는다. 한편, 제2 실시예에서, 기입 허가 플래그는 플래그가 세트된 후 소정 수의 버스 사이클들이 경과된 때에 리세트된다. 또한, 레지스터 대신 메모리 영역이 오기입 명령으로부터 보호된다.

제5도를 참조하여, 제2실시예에 따른 기입 보호 회로의 구조에 대해서 설명한다. 제5도에서, 메모리(13)는 보호될 타겟 메모리이다. 정보 처리 장치의 소망의 동작을 위한 데이터는 CPU(도시 없음)로부터 데이터 버스(9)를 통해 공급되며, 기입 인에이블 신호가 메모리에 공급될 때 상기 데이터는 메모리 시스템의 제어 정보, 파일 시스템(file system)의 제어 정보, 및 운영 시스템(OS; Operating System)내의 프로세서 동작 조건이다. 이들 정보는 마이크로컴퓨터 시스템의 기본 동작을 결정하며, 따라서, 타겟 메모리(13)내에 저장된 데이터는 OS 이외의 응용 프로그램에 의해 재기입 되지 않아야 한다. 왜냐하면, 이러한 재기입은 시스템에 약영향을 미칠 수 있기 때문이다.

AND 게이트(3)는 어드레스 버스(10)로부터 어드레스를 받아 수신된 어드레스를 디코드하여, 커맨드 어드레스가 어드레스 버스(10)상에 나타난 경우이면 논리치 1을 출력한다. AND 게이트(3)의 출력은 AND 게이트(4)에 공급된다. AND게이트(4)에는 제1실시예와 마찬가로, AND 게이트(3) 출력 이외에도 버스 사이클 최종 타이밍 신호(11) 및 기입 신호(12)가 입력된다. AND 게이트(4)는 두 개의 신호(11 및 12)가 논리치 1이며, AND 게이트(3)의 출력이 논리치 1을 출력한다. AND 게이트(4)의 출력은 기입 허가 플래그(5)로서의 RS플립플롭 내에 세트된다. 즉, AND 게이트(4)는 플래그(5)내에 허가 데이터를 세팅하기 위한 수단으로서 기능한다.

제2실시예에서는, AND게이트(7)가 생략되고 있고 레지스터(21)와 다운 카운터(22)가 대신 설치되어 있다. 레지스터(21)는 제1실시예에서의 레지스터(1)와 동일한 레지스터로서 어떤 값을 유지한다. 다운 카운터(22)는 기입 허가 플래그(5)의 출력(Q)에 접속되어, 기입 허가 플래그(5)가 세트될 때 액티브로 되어 레지스터(21)내에 저장된 값을 래치한다. 다운 카운터(22)는 기입 허가 플래그(5)의 출력이 인액티브(inactivd)일 때에는 논리치1을 출력하지 않는다. 카운터(22)의 다운 입력에는 버스 사이클 최종 타이밍 신호(11)가 공급된다. 이에 따라, 카운터(22)내에 래치된 값은 버스 사이클들 각각의 최종 타이밍 신호(11)에 응답하여 카운트 다운된다. 카운터(22)의 출력이 제로로 될 때, 논리치 1의 리세트 신호가 기입허가 플래그(5)의 R단자로 출력되어 이 플래그를 리세트시킨다. 이러한 방식으로, 본 실시예에서, 의도된 기입 동작의 어드레스는 기입 허가 플래그(5)를 리세트시키는 데 사용되지 않는다. 소정의 버스 사이클들이 경과된 때, 기입 허가 플래그(5)가 리세트된다. 레지스터(21) 내에 저장된 값은 항상 2이다. 이것은 의도된 기입 명령이 더미 기입 명령 직후에 수행되어야 함을 의미한다. 그러나, 그 값은 2보다 큰 값일수 있다. 더욱이, 본 실시예에서, 버스 사이클 최종 타이밍 신호(11)가 다운 카운터(22)에 공급된다. 그러나, 명령들의 디코딩을 나타내는 클럭 신호가 공급될 수도 있다. 즉, 명령 디코더(도시 없음)가 명령을 디코드할 때마다 액티브되는 클럭 신호가 공급될 수 있다. 이 경우, 레지스터(21)내에 저장된 값은 명령들 개수에 대응한다.

AND 게이트(2)는 어드레스 버스(10)상의 각각의 어드레스를 디코드하여, 디코드된 어드레스가 타겟 메모리(13)를 위한 것일 때 논리치1을 출력한다. 어드레스는 타겟 메모리(13)에 또한 공급된다. 허가 플래그(5)로서의 플립플롭은 세트 상태에서 Q 단자로부터 논리치 1을 출력하며 리세트 상태에서는 논리치 0을 출력한다. 플래그(5)의 출력(Q)은 지연 회로 (8)를 통해 AND게이트(6)에 접속된다. AND게이트(6)에는 지연회로(8)로부터의 출력, 기입 신호(12) 및 AND게이트(2)의 출력이 입력된다. AND 게이트(6)는 AND게이트(2)의 출력이 논리치 1이며, 지연 회로(8)의 출력이 액티브(논리치 1), 및 기입 신호(12)가 논리치 1일 대에만 기입 인에이블 신호로서 논리치 1을 출력한다. AND게이트(6)의 출력은 타겟 메모리(13)에 접속되며, 이 신호가 기입 인에이블 신호로서 논리치 1일 때, 데이터 버스(9) 상의 데이터가 타겟 메모리(13)에 기입된다. 즉, 타겟 메모리(13)로의 기입 동작은 기입 허가 플래그(5)가 논리치 1로 설정된 때, 의도된 기입 동작이 타겟 메모리(13)에 대해 수행되려는 경우, 타겟 메모리(13)로의 기입 신호(12)가 액티브인 조건에서 허가된다.

제2 실시예에 따른 기입 보호 회로의 동작은 제1 실시예와 유사하며, 당해 분야의 통상의 기술자는 그 동작을 이해할 수 있을 것이므로 그 설명은 생략한다.

상술한 바와 같이, 제2 실시예에서, 의도된 기입 명령들은 기입 허가 플래그(5)가 세트된 후 레지스터(21) 내에 세트된 값에 대응한 개수의 버스 사이클 또는 명령들 내에서만 수행될 수 있다.

다음에 본 발명의 제3 실시예에 따른 기입 보호 회로에 대해서 제6도를 참조하여 설명하다. 제 3 실시예에서는, 제1 실시예의 특징 및 제2 실시예의 특징이 포함된다.

제6도를 참조하여, 제3 실시예에 따른 기입 보호 회로의 구조를 설명한다. 제 6도에서, 메모리(13)는 보호될 타겟 메모리이다. AND게이트(3)는 어드레스 버스(10)로부터 어드레스를 수신하고 수신된 어드레스를 디코드하여 커맨드 어드레스가 어드레스 버스(10)상에 나타날 때 논리치 1을 출력한다. AND게이트(3)의 출력은 AND게이트(4)에 공급된다. AND게이트(4)에는 제1실시예와 같이, AND게이트(3)의 출력외에도 버스 사이클 최종 타이밍 신호(11)와 기입 신호(12)가 입력된다. AND게이트(4)는 두 개의 신호(11 및 12)가 논리치 1을 가지고, AND게이트(3)의 출력이 논리치 1을 가질 때에만 논리치 1을 출력한다. AND게이트(4)의 출력은 기입 허가 플래그(5)로서의 RS플립플롭을 세트한다. 즉, AND게이트(4)는 플래그(5)내에 허가 데이터를 세팅하기 위한 수단으로서 기능한다.

AND게이트(2)는 또한 어드레스 버스(10)로 부터의 어드레스들을 수신하여 이들 어드레스들을 디코드하여, 타겟 메모리 (13)의 어드레스가 어드레스 버스(10) 상에 나타날 때 논리치 1을 출력한다. AND게이트(2)의 출력은 AND게이트(6 및 7)로 공급된다. AND게이트(7)에는 AND게이트(2)의 출력 외에도 버스 사이클 최종 타이밍 신호(11)와 기입 신호(12)가 입력된다. AND게이트(7)는 제1실시예와 같이, 두 개의 신호(11 및 12)가 논리치 1을 가지고, AND게이트(2)의 출력 1의 논리치를 가질 때에만 1을 출력한다. AND게이트(7)을 출력은 OR 게이트(23)에 공급된다.

또한, 레지스터(21)와 다운카운터(22)가 제2실시예와 같이 설치된다. 레지스터(21)는 어떤 값을 유지하고 있다. 다운 카운터(22)는 기입허가 플래그(5)의 출력에 접속되어, 기입 허가 플래스(5)가 세트될 때 레지스터(21)내에 저장된 값을 래치하도록 액티브된다. 다운카운터(22)는 기입 허가 플래그(5)의 출력이 인액티브일때에는 논리치 1을 출력하지 않는다. 카운터(22)의 다운 입력에는 버스 사이클 최종 타이밍 신호(11)가 공급된다. 이에 따라 카운터(22)내에 래치된 값이 버스 사이클 각각의 최종 타이밍 신호(11)에 응답하여 카운트된다. 카운터(22)의 카운트 값이 제로로 될 때, 논리치 1의 리세트 신호가 OR회로(23)에 출력된다. OR게이트(23)의 출력은 기입 허가 플래그(5)의 R단자에 공급되어 이 플래그를 리세트시킨다. 이러한 방식으로, 제3 실시예에서, 기입 허가 플래그(5)는 의도된 기입이 수행될 때, 그리고 의도된 기입 명령이 수행되지 않은 경우라도 레지스토(21)내에 저장된 값에 대응하는 개수의 버스 사이클들 또는 명령들이 경과된 때 리세트된다.

어드레스 버스(10)상의 어드레스 또한 타겟 메모리(13)에 공급된다. 허가 플래그(5)로서의 플립플롭은 세트 상태에서 논리치 1은 Q단자로부터 출력하고, 리세트 상태에서 논리치 0을 출력한다. 플래그(5)의 출력(Q)은 지연 회로(8)를 통해 AND게이트(6)에 접속된다. AND게이트(6)에는 지연 회로 (8)의 출력, 기입 신호(12) 및 AND게이트(2)의 출력이 입력된다. AND게이트(6)는 AND게이트(2)의 출력이 논리치 1이며, 지연 회로(8)의 출력이 액티브(논리치 1)이고, 기입 신호(12)가 논리치 1일 때에만 기입 인에이블 신호로서 논리치 1을 출력한다. AND게이트(6)의 출력은 타겟 메모리(13)에 접속되고, 이 신호가 기입 인에이블 신호로서 논리치 1일 때, 데이터 버스(9) 상의 데이터가 타겟 메모리(13)에 기입된다. 즉, 타겟 메모리(12)로의 기입 동작의 허가에 있어서는 기입 허가 플래그(5)가 논리치 1로 세트된 때, 의도된 기입 동작이 타겟 메모리(13)에 대해 수행되려는 경우, 타겟 메모리(13)에의 기입 신호(12)가 액티브(논리치 1)인 조건에서 허가된다.

제3실시예에 따른 기입 보호 회로의 동작은 제1 및 제2 실시예와 유사하며, 당해 분야의 통상의 기술장면 그 동작을 이해할 수 있으므로, 동작 설명은 생략한다.

상술한 바와 같이, 제3실시예는 제1 및 제2실시예의 특징을 포함하다.

그 다음으로, 고급 언어로 된 응용 프로그램을 기입 보호 회로에 적합한 오브젝트 코드로 컴파일하는 방법에 대해서 제7a 및 7b도를 참조하여 설명한다. 이 방법에 사용된 컴파일러는 플래그(50)를 포함한다. 플래그(50)가 제7b도에 도시된바와 같이 세트된 때, 더미 기입 문(write statement)(54) 및 의도된 기입 문(55)이 프로그래머에 의해서 주의 깊게 그리고 의도적으로 작성되어, 더미 기입 명령 코드(56) 및 의도된 기입 명령 코드(57)로 각각 컴파일된다. 결과적으로, 타겟 레지스터나 메모리에 대한 특정 저장 영역으로의 오기입 동작이 방지될 수 있다. 프로그래밍에 문제가 없을 경우, 플래그(50)는 제7a도에 도시한 바와 같이 리세트된다. 그 결과, 단일 의도된 기입 문이 더미 기입 명령 코드(52)와 의도된 기입 명령 코드(53)로 컴파일된다. 이 이유로, 프로그래머의 로드가 경감될 수 있는 한편, 타겟 레지스터나 메모리가 오기입 동작으로부터 보호될 수 있다.

상술한 바와 같이, 본 발명에 따른 기입 보호 회로는 커맨드 어드레스로서 메모리 공간 내에 소정의 어드레스를 가지며, 더미 기입 동작은 보호될 레지스터나 메모리에 대한 기입 동작이 수행되는 경우, 실재 의도된 기입 동작 전에 수행된다. 시스템 내의 레지스터나 메모리가 할당되지 않은 공백 어드레스가 커맨드 어드레스로서 할당된다. 이에 따라, 기입 보호 회로를 달성함에 있어서 기입 금지/허가 전용 명령을 제공할 필요가 없으며, 명령 코드의 일부를 특정화할 필요도 없고, 그리고 프로세서의 구조를 복잡하게 하지 않아도 된다. 또한, 보다 복잡한 마이크로프로그램 시퀀스 시스템을 도입할 필요도 없다.

또한, 커맨드 어드레스용 레지스터와 같은 어떤 하드웨어를 설치할 필요가 없으므로, 본 발명은 간단한 디코더들과 복수의 플립플롭들로써 쉽게 달성될 수 있다. 또한, 본 발명은 전반적인 유용성 면에서 우수하기 때문에 , 어드레스 디코더들의 디코드 조건들을 선택함으로써 복수의 레지스터들을 위해서도 기입 보호 기능이 쉽게 달성될 수 있다.

Claims (12)

1. 일련의 명령들을 포함한 애플리케이션 프로그림의 실행 중에 타겟(target)저장 영역에 대한 오기입(errorneous write) 동작을 방지하기 위한 정보 처리 장치에 있어서, 상기한 명령들을 하나씩 디코드하여 상기 디코드된 명령이 임의 저장 영역에의 기입 명령일 때 기입 신호를 발송하는 명령 디코딩 수단; 어드레스 버스 상의 어드레스들 각각을 디코드하기 위한 제1 어드레스 디코딩 수단; 상기 어드레스 버스 상의 어드레스들 각각을 디코드하기 위한 제2 어드레스 디코딩 수단; 상기 타겟 저장 영역에의 기입이 허용되는지 또는 금지되는지를 나타내는 데이터를 유지하기 위한 기록 인에이블 플래그; 상기 명령 디코딩 수단에 의해 디코딩된 명령들 중 제1기입 명령이 특정한 자장 영역에의 기입 명령인 때 상기 제 1어드레스 디코딩 수단에 의해 디코드된 어드레스와 연관된 버스 사이클의 제1선정된 타이밍에서, 상기 기입이 허용됨을 나타내도록 상기 플래그를 세팅하기 위한 수단; 상기 명령 디코딩 수단에 의해 디코드된 명령들 중 제2기입 명령이 상기 타겟 저장영역에의 기입 명령인 대 상기 제2 어드레스 디코딩 수단에 의해 디코드된 어드레스와 연관된 버스 사이클의 제2선정된 타이밍에서, 상기 기입이 금지됨을 나타내도록 상기 플래그를 리세팅하기 위한 리세팅 수단; 및 상기 플래그가 상기 기입이 금지됨을 나타내는 데이터를 유지할 때 상기 타겟 저장 영역에의 상기 기입을 방지하고, 상기 플래그가 상기 기입이 허용됨을 나타내는 데이터를 유지할 때 상기 타겟 저장 영역에의 상기 기입을 허용하는 기입 동작 허용 수단을 포함하며, 상기 장치는 상기 제2기입 명령으로부터 초래되는 기입 동작의 완료에 응답하여 상기 타겟 저장 영역에의 상기 기입을 자동적으로 방지하게 되어 있고, 상기 리세팅 수단은 상기 플래그가 상기 기입이 허용됨을 나타내도록 세트된 때로부터 선정된 명령 개수 동안 상기 제2 기입 명령이 실행되지 않을 때 상기 기입이 방지됨을 나타내도록 상기 플래그를 리세팅하기 위한 수단을 더 포함하는 정보 처리 장치.
2. 제1항에 있어서, 상기 선정된 명령의 개수는 하나인 정보 처리 장치.
3. 제1항에 있어서, 상기 제1어드레스 디코딩 수단은 상기 어드레스 버스 상의 어드레스들 각각을 디코드하여 디코드된 어드레스가 상기 특정 저장 영역을 지정하는지를 판별하는 정보 처리 장치.
4. 제3항에 있어서, 상기 특정 저장 영역은 어떤 유닛도 할당되지 않는 공(empty) 어드레스에 의해 지정되는 정보 처리 장치.
5. 제1항에 있어서, 상기 기입 동작 허용 수단은 상기 플래그로부터의 데이터를 상기 명령 디코딩 수단으로부터의 기입 신호와 동기시키기 위해 상기 데이터의 공급을 지연하기 위한 지연 수단을 포함하는 정보 처리 장치.
6. 타겟 저장 영역에의 기입 보호 기능을 구비한 정보 처리 장치에 있어서, 상기 타겟 저장 영역에의 기입이 허용되고 특정한 저장 영역에 대해 적어도 하나의 기입 동작이 실행되었음을 나타내는 제1 상태를 갖는 데이터를 유지하기 위한 유지 수단; 상기 유지 수단이 상기 제1 상태를 갖는 상기 데이터를 유지할 때 상기 타겟 저장 영역에의 소망의 기입 동작을 허용하기 위한 기입 제어 수단; 상기 소망의 기입 동작의 완료에 응답하여, 상기기입이 금지됨을 나타내는 제2 상태로 상기 데이터를 리세팅하기 위한 제1리세팅 수단; 및 상기 특정 저장 영역에 대해 상기 기입 동작이 수행된 후, 선정된 갯수의 명령 동안 상기 소망의 기입 동작이 실행되지 않을 때 상기 데이터를 상기 제2상태로 리세팅하기 위한 제2 리세팅 수단을 포함하는 것을 특징으로 하는 정보 처리 장치.
7. 제6항에 있어서, 상기 선정된 명령 개수는 하나인 정보 처리 장치.
8. 제6항에 있어서, 상기 특정 저장 영역에의 상기 기입 동작을 수반하는 더미 기입 명령이 실행된 때 상기 유지 수단 내의 상기 데이터를 상기 제1상태로 세팅하기 위한 세팅 수단을 더 포함하는 정보 처리 장치.
9. 제6항에 있어서, 상기 소망의 기입 명령과 상기 더미 기입 명령은 사용자 프로그림 내의 상기 소망의 기입 명령에 대응하는 문(statement)으로부터 컴파일러에 의해 자동으로 생성되는 정보 처리 장치.
10. 정보 처리 장치에서 타켓(target) 저장 영역에 대한 오기입(errorneous write)동작을 방지하기 위한 방법에 있어서, 특정 저장 영역에의 적어도 하나의 더미 기입 동작의 실행에 응답하여, 상기 타겟 저장 영역에의 소망하는 기입 동작이 허용됨을 나타내는 데이터를 유지하는 단계; 상기 데이터가 유지될 때만 상기 타겟 저장 영역에의 상기 소망의 기입 동작을 허용하는 단계; 상기 소망의 기입 동작의 완료에 응답하여, 상기 타겟 저장 영역에의 기입이 금지됨을 나타내도록 상기 데이터를 리세팅하는 단계; 및 상기 데이터가 유지된 후 선정된 갯수의 명령이 수행되어도 상기 소망의 기입동작이 발생하지 않을때 상기 기입이 금지됨을 나타내도록 상기 데이터를 리세팅하는 단계를 포함하는 방법.
11. 제10항에 있어서, 상기 소망의 기입 명령은 어떠한 명령도 개재됨이 없이 상기 더미 기입 명령에 후속되는 방법.
12. 제10항에 있어서, 상기 소망의 기입 명령 및 상기 더미 기입 명령은 사용자 프로그램 내의 상기 소망의 기입 명령에 대응하는 문(statement)으로부터 컴파일러에 의해 자동으로 생성되는 방법.