JP3515337B2 - プログラム実行装置 - Google Patents
プログラム実行装置Info
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Devices For Executing Special Programs (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、処理の制御に用い
られるフラグを有したプログラム実行装置及びその装置
において実行可能な機械語に対応する命令を生成するプ
ログラム変換方法に関する。
られるフラグを有したプログラム実行装置及びその装置
において実行可能な機械語に対応する命令を生成するプ
ログラム変換方法に関する。
【０００２】
【従来の技術】本明細書において「プログラム実行装
置」とは、マイクロプロセッサなど、実行可能なデータ
形式に変換されたプログラム（すなわち機械語で表現さ
れた命令など）を実行してデータを処理する装置をい
う。マイクロプロセッサがその代表であるが、この装置
は必ずしも単一の素子である必要はない。
置」とは、マイクロプロセッサなど、実行可能なデータ
形式に変換されたプログラム（すなわち機械語で表現さ
れた命令など）を実行してデータを処理する装置をい
う。マイクロプロセッサがその代表であるが、この装置
は必ずしも単一の素子である必要はない。
【０００３】一方、プログラム変換方法とは、人間にと
って理解が容易な文法を有した「Ｃ」、「Ｆｏｒｔｒａ
ｎ」といった高級プログラミング言語から、プログラム
実行装置で実行可能なデータ形式に対応した命令列で記
述されたプログラムにプログラムを変換する方法をい
う。以降、変換前の高級プログラミング言語で記述され
たプログラムをソースプログラム、変換後のプログラム
をアセンブラプログラムと呼ぶ。また高級プログラミン
グ言語を記述する命令を高級命令とよぶ。これに対し、
低級命令とは、コンパイラが高級命令を解読して生成す
るもので、一般にはアセンブラ命令を指す。
って理解が容易な文法を有した「Ｃ」、「Ｆｏｒｔｒａ
ｎ」といった高級プログラミング言語から、プログラム
実行装置で実行可能なデータ形式に対応した命令列で記
述されたプログラムにプログラムを変換する方法をい
う。以降、変換前の高級プログラミング言語で記述され
たプログラムをソースプログラム、変換後のプログラム
をアセンブラプログラムと呼ぶ。また高級プログラミン
グ言語を記述する命令を高級命令とよぶ。これに対し、
低級命令とは、コンパイラが高級命令を解読して生成す
るもので、一般にはアセンブラ命令を指す。
【０００４】図２は、従来のプログラム実行装置の概略
のブロック構成図である。通常、高級命令プログラムは
コンパイラによってアセンブラ言語に翻訳され、アセン
ブラ言語はアセンブラによって機械語に翻訳される。メ
モリ４はこの機械語を格納しうる。アセンブラ命令はニ
ーモニックコードと呼ばれる記号で表記されている。こ
のニーモニックコードは、命令の機能（オペレーショ
ン）を理解しやすいように定められる。例えば、加算命
令には「ａｄｄ」、比較命令には「ｃｏｍｐ」、ビット
テスト命令には「ｔｓｔ」、分岐命令には「ｂｒ」とい
う記号が割り当てられる。１命令は、これらオペレーシ
ョンを表す記号に通常１または２個のオペランドが付加
されて構成される。この機械語の命令は基本的にこのア
センブラ命令に一対一に対応して生成される。命令フェ
ッチ部２は、メモリ４に格納されたバイナリ形式の機械
語で表現されたプログラムを構成する命令を順次フェッ
チするフェッチ手段である。
のブロック構成図である。通常、高級命令プログラムは
コンパイラによってアセンブラ言語に翻訳され、アセン
ブラ言語はアセンブラによって機械語に翻訳される。メ
モリ４はこの機械語を格納しうる。アセンブラ命令はニ
ーモニックコードと呼ばれる記号で表記されている。こ
のニーモニックコードは、命令の機能（オペレーショ
ン）を理解しやすいように定められる。例えば、加算命
令には「ａｄｄ」、比較命令には「ｃｏｍｐ」、ビット
テスト命令には「ｔｓｔ」、分岐命令には「ｂｒ」とい
う記号が割り当てられる。１命令は、これらオペレーシ
ョンを表す記号に通常１または２個のオペランドが付加
されて構成される。この機械語の命令は基本的にこのア
センブラ命令に一対一に対応して生成される。命令フェ
ッチ部２は、メモリ４に格納されたバイナリ形式の機械
語で表現されたプログラムを構成する命令を順次フェッ
チするフェッチ手段である。
【０００５】フェッチされた命令は命令デコード部６に
送られる。命令デコード部６はその命令のバイナリ形式
に応じて、レジスタ群８、算術論理演算部（ＡＬＵ：Ar
ithmetic Logic Unit）１０、データアクセス部１２、
フラグ１４の動作を制御する。例えば、命令にレジスタ
番号が指定されている場合には、レジスタ群８中の指定
されたレジスタから値が読み出されてＡＬＵ１０に送ら
れたり、逆に指定されたレジスタに値が格納されたりす
る。ＡＬＵ１０は、命令コードに応じた演算を行い、そ
の演算結果は、データアクセス部１２を介してレジスタ
群８やメモリ４に格納される。また、ＡＬＵ１０におい
てフラグに値を設定する処理が行われると、その値によ
ってフラグ１４の値が更新される。
送られる。命令デコード部６はその命令のバイナリ形式
に応じて、レジスタ群８、算術論理演算部（ＡＬＵ：Ar
ithmetic Logic Unit）１０、データアクセス部１２、
フラグ１４の動作を制御する。例えば、命令にレジスタ
番号が指定されている場合には、レジスタ群８中の指定
されたレジスタから値が読み出されてＡＬＵ１０に送ら
れたり、逆に指定されたレジスタに値が格納されたりす
る。ＡＬＵ１０は、命令コードに応じた演算を行い、そ
の演算結果は、データアクセス部１２を介してレジスタ
群８やメモリ４に格納される。また、ＡＬＵ１０におい
てフラグに値を設定する処理が行われると、その値によ
ってフラグ１４の値が更新される。
【０００６】上述したようにコンパイラがソースプログ
ラムからアセンブラプログラムへの変換を行う。コンパ
イラは高級言語の各命令を解釈して、それぞれの機能を
通常複数の低級命令に分解する。また、コンパイラは、
このように生成されたアセンブラプログラムを、より高
速な実行が可能なように最適化を行うこともできる。
ラムからアセンブラプログラムへの変換を行う。コンパ
イラは高級言語の各命令を解釈して、それぞれの機能を
通常複数の低級命令に分解する。また、コンパイラは、
このように生成されたアセンブラプログラムを、より高
速な実行が可能なように最適化を行うこともできる。
【０００７】この最適化は、具体的にはアセンブラ命令
の順序を入れ替えることにより行われる。このとき、コ
ンパイラは命令順序の交換によってプログラムの処理結
果が変化しないように、命令順序の依存関係の有無を考
慮する。例えば、コンパイラは２つのレジスタ“ｒｅｇ
０”、“ｒｅｇ１”それぞれの内容“Ｒ０”、“Ｒ１”
を比較し、Ｒ１＝Ｒ０のときプログラム上の所定箇所
“ＬＡＢＥＬ１”に分岐するという処理を行う命令列と
して以下のようなものを生成する。
の順序を入れ替えることにより行われる。このとき、コ
ンパイラは命令順序の交換によってプログラムの処理結
果が変化しないように、命令順序の依存関係の有無を考
慮する。例えば、コンパイラは２つのレジスタ“ｒｅｇ
０”、“ｒｅｇ１”それぞれの内容“Ｒ０”、“Ｒ１”
を比較し、Ｒ１＝Ｒ０のときプログラム上の所定箇所
“ＬＡＢＥＬ１”に分岐するという処理を行う命令列と
して以下のようなものを生成する。
【０００８】comp/eq reg0,reg1
br LABEL1
ここで“ｃｏｍｐ／ｅｑ”は上述したＲ１とＲ０との所
定の大小関係が満たされたときフラグＴに１を設定す
る。そして、次の命令 “ｂｒ”はフラグＴが１のとき
指定された分岐先“ＬＡＢＥＬ１”に分岐する。このよ
うな２つの命令の順序を交換することはできない。ま
た、それらの間に他の命令、または命令列を挿入するこ
とは、その命令列がフラグＴの値を変化させる可能性が
あるので避けるべきである。同様に依存関係を有する命
令列の他の例をいくつか示す。
定の大小関係が満たされたときフラグＴに１を設定す
る。そして、次の命令 “ｂｒ”はフラグＴが１のとき
指定された分岐先“ＬＡＢＥＬ１”に分岐する。このよ
うな２つの命令の順序を交換することはできない。ま
た、それらの間に他の命令、または命令列を挿入するこ
とは、その命令列がフラグＴの値を変化させる可能性が
あるので避けるべきである。同様に依存関係を有する命
令列の他の例をいくつか示す。
【０００９】comp/ge reg0,reg1
br LABEL1
これは、Ｒ１≧Ｒ０のときＬＡＢＥＬ１に分岐するもの
である。また別の例は、 comp/gt reg0,reg1 br LABEL1 という命令列である。これは、Ｒ１＞Ｒ０のときＬＡＢ
ＥＬ１に分岐するものである。これらは上記例と同様、
Ｒ１とＲ０の所定の大小関係が満たされたときに、フラ
グＴに１を設定する。
である。また別の例は、 comp/gt reg0,reg1 br LABEL1 という命令列である。これは、Ｒ１＞Ｒ０のときＬＡＢ
ＥＬ１に分岐するものである。これらは上記例と同様、
Ｒ１とＲ０の所定の大小関係が満たされたときに、フラ
グＴに１を設定する。
【００１０】もう一つの例は、
tst reg0,reg1
br LABEL1
という命令列である。オペレーション“ｔｓｔ”は、２
つのレジスタ“ｒｅｇ０”、“ｒｅｇ１”それぞれの内
容“Ｒ０”、“Ｒ１”の論理積を演算し、その結果が０
のとき、フラグＴに１を設定する。そして、命令“ｂ
ｒ”は上述したようにフラグＴをみてその値が１のとき
指定された分岐先“ＬＡＢＥＬ１”に分岐する。この場
合も２つの命令の順序に依存関係がある。ちなみに、命
令“ｔｓｔ”は、検査対象数値の所定のビットが０か１
かを判定するビットテストを行うものである。つまり、
Ｒ１を検査対象の数値とするとき、Ｒ０には判定したい
所定のビット位置が１である数値を指定する。論理和の
結果が０でないならば、Ｒ１の上記所定のビットは１で
あり、逆に論理和の結果が０ならばＲ１の上記所定のビ
ットは０であることが判明する。
つのレジスタ“ｒｅｇ０”、“ｒｅｇ１”それぞれの内
容“Ｒ０”、“Ｒ１”の論理積を演算し、その結果が０
のとき、フラグＴに１を設定する。そして、命令“ｂ
ｒ”は上述したようにフラグＴをみてその値が１のとき
指定された分岐先“ＬＡＢＥＬ１”に分岐する。この場
合も２つの命令の順序に依存関係がある。ちなみに、命
令“ｔｓｔ”は、検査対象数値の所定のビットが０か１
かを判定するビットテストを行うものである。つまり、
Ｒ１を検査対象の数値とするとき、Ｒ０には判定したい
所定のビット位置が１である数値を指定する。論理和の
結果が０でないならば、Ｒ１の上記所定のビットは１で
あり、逆に論理和の結果が０ならばＲ１の上記所定のビ
ットは０であることが判明する。
【００１１】コンパイラは最適化対象のアセンブラプロ
グラム中の命令が、“ｃｏｍｐ／ｅｑ”、“ｃｏｍｐ／
ｇｅ”、“ｃｏｍｐ／ｇｔ”、“ｔｓｔ”といったフラ
グ操作を伴うものであり、命令順序に依存関係を有する
ものであるか否かを逐一判断しながら最適化処理を進め
ていく。
グラム中の命令が、“ｃｏｍｐ／ｅｑ”、“ｃｏｍｐ／
ｇｅ”、“ｃｏｍｐ／ｇｔ”、“ｔｓｔ”といったフラ
グ操作を伴うものであり、命令順序に依存関係を有する
ものであるか否かを逐一判断しながら最適化処理を進め
ていく。
【００１２】
【発明が解決しようとする課題】従来のプログラム実行
装置では、演算処理はＡＬＵにおいて行われる。ここで
例えば“ｃｏｍｐ”と“ｔｓｔ”といった異なる種類の
演算処理に対しては、ＡＬＵがその種類を区別できる必
要があるため、異なる命令名（命令コード）を割り当て
なければならない。これに応じて、上述のようにフラグ
操作を伴い命令順序に依存関係を生じる命令に多くの種
類が存在する。このため、コンパイラで用いられるプロ
グラム変換方法において、命令順序に依存関係を有する
命令か否かの判断が複雑となる問題点があった。また、
一つのフラグを複数種類の命令で用いるということは、
命令順序の依存関係に対する制約が厳しくなるという問
題や、アセンブラによるプログラミングの生産性の低下
やアセンブラプログラムの可読性の低下という問題を招
いていた。
装置では、演算処理はＡＬＵにおいて行われる。ここで
例えば“ｃｏｍｐ”と“ｔｓｔ”といった異なる種類の
演算処理に対しては、ＡＬＵがその種類を区別できる必
要があるため、異なる命令名（命令コード）を割り当て
なければならない。これに応じて、上述のようにフラグ
操作を伴い命令順序に依存関係を生じる命令に多くの種
類が存在する。このため、コンパイラで用いられるプロ
グラム変換方法において、命令順序に依存関係を有する
命令か否かの判断が複雑となる問題点があった。また、
一つのフラグを複数種類の命令で用いるということは、
命令順序の依存関係に対する制約が厳しくなるという問
題や、アセンブラによるプログラミングの生産性の低下
やアセンブラプログラムの可読性の低下という問題を招
いていた。
【００１３】本発明は上記問題点を解消するためになさ
れたもので、コンパイラの処理を容易とし、またアセン
ブラによるプログラミングやアセンブラプログラムの読
解を容易とするプログラム実行装置及びプログラム変換
方法を提供することを目的とする。
れたもので、コンパイラの処理を容易とし、またアセン
ブラによるプログラミングやアセンブラプログラムの読
解を容易とするプログラム実行装置及びプログラム変換
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１のプログラム実
行装置は、命令を順次フェッチするフェッチ手段と、そ
の命令を解読する解読手段と、解読された命令を実行す
る演算実行手段と、複数種類のフラグを保持するフラグ
保持手段を有する。前記演算実行手段は、互いに共通の
前記被演算データが入力されそれぞれ所定の前記演算処
理を互いに並列して行い、互いに別個の前記フラグに対
し当該演算処理の結果に応じて操作を行う複数の演算回
路を含むことを特徴とする。
行装置は、命令を順次フェッチするフェッチ手段と、そ
の命令を解読する解読手段と、解読された命令を実行す
る演算実行手段と、複数種類のフラグを保持するフラグ
保持手段を有する。前記演算実行手段は、互いに共通の
前記被演算データが入力されそれぞれ所定の前記演算処
理を互いに並列して行い、互いに別個の前記フラグに対
し当該演算処理の結果に応じて操作を行う複数の演算回
路を含むことを特徴とする。
【００１５】請求項１のプログラム実行装置によれば、
演算実行手段は、複数の演算処理を１つの、つまり１種
類の命令で行うことができる。すなわち演算実行手段
は、１つの命令に従って１つ又は１組の被演算データが
入力されると、フラグを変化させる複数種類の演算処理
が行われる。これら演算処理は、演算実行手段に入力さ
れた１つ又は１組の被演算データを共通に用いて別個に
行われる。また、これら各演算処理は、互いに異なるフ
ラグを用いる。よって、フラグ保持手段には、入力され
た被演算データに対してここで行われるすべての演算処
理のフラグ操作結果が保持される。つまり、演算処理が
実行された後において、実行された任意の演算処理に対
応するフラグ操作結果を知ることができる。
演算実行手段は、複数の演算処理を１つの、つまり１種
類の命令で行うことができる。すなわち演算実行手段
は、１つの命令に従って１つ又は１組の被演算データが
入力されると、フラグを変化させる複数種類の演算処理
が行われる。これら演算処理は、演算実行手段に入力さ
れた１つ又は１組の被演算データを共通に用いて別個に
行われる。また、これら各演算処理は、互いに異なるフ
ラグを用いる。よって、フラグ保持手段には、入力され
た被演算データに対してここで行われるすべての演算処
理のフラグ操作結果が保持される。つまり、演算処理が
実行された後において、実行された任意の演算処理に対
応するフラグ操作結果を知ることができる。
【００１６】
【００１７】また、請求項１のプログラム実行装置で
は、フラグを使用する複数の演算処理に対してそれぞれ
演算回路が設けられ、これらが並列に動作して、入力さ
れた被演算データをそれぞれ演算処理する。そして、こ
れら演算回路はそれぞれ互いに異なるフラグに対し値の
設定を行う。
は、フラグを使用する複数の演算処理に対してそれぞれ
演算回路が設けられ、これらが並列に動作して、入力さ
れた被演算データをそれぞれ演算処理する。そして、こ
れら演算回路はそれぞれ互いに異なるフラグに対し値の
設定を行う。
【００１８】請求項２のプログラム実行装置は、請求項
１のプログラム実行装置であって、前記複数の演算回路
として算術論理演算回路と論理積回路とを含むものであ
る。算術論理演算回路は、例えば、入力された２つのデ
ータの大小比較を行うことができる。例えばその大小比
較は２つのデータの差を求め、大小比較結果はその差の
正負又は０か非零に応じてフラグを設定することにより
保持される。一方、論理積回路は入力された２つのデー
タの論理積を求めることができる。そしてその結果は例
えばそれが０か非零かに応じて、算術論理演算回路で用
いるのとは別のフラグを設定することにより保持され
る。
１のプログラム実行装置であって、前記複数の演算回路
として算術論理演算回路と論理積回路とを含むものであ
る。算術論理演算回路は、例えば、入力された２つのデ
ータの大小比較を行うことができる。例えばその大小比
較は２つのデータの差を求め、大小比較結果はその差の
正負又は０か非零に応じてフラグを設定することにより
保持される。一方、論理積回路は入力された２つのデー
タの論理積を求めることができる。そしてその結果は例
えばそれが０か非零かに応じて、算術論理演算回路で用
いるのとは別のフラグを設定することにより保持され
る。
【００１９】請求項３のプログラム実行装置は、請求項
１のプログラム実行装置であって、前記演算実行手段
は、前記フラグ保持手段に保持された前記フラグに基づ
いたフラグ依存処理を行うことを特徴とする。
１のプログラム実行装置であって、前記演算実行手段
は、前記フラグ保持手段に保持された前記フラグに基づ
いたフラグ依存処理を行うことを特徴とする。
【００２０】フラグ依存処理とは、所定のフラグの値に
応じて異なる動作をするものであり、例えば、フラグに
所定の値が設定されている場合にのみ指定分岐先に処理
を移行するといったものである。つまり本発明では、フ
ラグごとにその役割が異なり、プログラム実行装置上で
は、その役割はフラグ依存処理の違いによって容易に区
別される。
応じて異なる動作をするものであり、例えば、フラグに
所定の値が設定されている場合にのみ指定分岐先に処理
を移行するといったものである。つまり本発明では、フ
ラグごとにその役割が異なり、プログラム実行装置上で
は、その役割はフラグ依存処理の違いによって容易に区
別される。
【００２１】請求項４のプログラム実行装置は、請求項
３のプログラム実行装置であって、前記算術論理演算回
路は、２つの前記被演算データの大小関係を求め、当該
大小関係に応じて前記フラグ保持手段の前記フラグを設
定し、当該フラグの値に応じてプログラムの所定のアド
レスに分岐させることを特徴とする。
３のプログラム実行装置であって、前記算術論理演算回
路は、２つの前記被演算データの大小関係を求め、当該
大小関係に応じて前記フラグ保持手段の前記フラグを設
定し、当該フラグの値に応じてプログラムの所定のアド
レスに分岐させることを特徴とする。
【００２２】請求項５のプログラム実行装置は、請求項
３のプログラム実行装置であって、前記論理積回路は、
２つの前記被演算データの論理積を求め、当該論理積が
零か非零かに応じて前記フラグ保持手段の前記フラグを
設定し、当該フラグの値に応じてプログラムの所定のア
ドレスに分岐させることを特徴とする。
３のプログラム実行装置であって、前記論理積回路は、
２つの前記被演算データの論理積を求め、当該論理積が
零か非零かに応じて前記フラグ保持手段の前記フラグを
設定し、当該フラグの値に応じてプログラムの所定のア
ドレスに分岐させることを特徴とする。
【００２３】
【００２４】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は、本発明の実施形態で
あるプログラム実行装置の概略のブロック構成図であ
る。命令フェッチ部３２は、アセンブラプログラムの各
命令に対応して生成されメモリ３４に格納された機械語
命令を順次フェッチするフェッチ手段である。
図面を参照して説明する。図１は、本発明の実施形態で
あるプログラム実行装置の概略のブロック構成図であ
る。命令フェッチ部３２は、アセンブラプログラムの各
命令に対応して生成されメモリ３４に格納された機械語
命令を順次フェッチするフェッチ手段である。
【００２５】フェッチされた命令は命令デコード部３６
に送られる。命令デコード部３６はその命令のバイナリ
形式に応じて、レジスタ群３８、ＡＬＵ４０、論理積演
算部（論理積回路）４２、データアクセス部４４、フラ
グ群４６（フラグ保持手段）の動作を制御する。例え
ば、命令にレジスタ番号が指定されている場合には、レ
ジスタ群３８中の指定されたレジスタから値が読み出さ
れてＡＬＵ４０及び論理積演算部４２に送られたり、逆
に指定されたレジスタに値が格納されたりする。一方、
命令のオペランドに即値が指定されている場合には、そ
の値を用いてＡＬＵ４０及び論理積演算部４２での演算
が行われる。
に送られる。命令デコード部３６はその命令のバイナリ
形式に応じて、レジスタ群３８、ＡＬＵ４０、論理積演
算部（論理積回路）４２、データアクセス部４４、フラ
グ群４６（フラグ保持手段）の動作を制御する。例え
ば、命令にレジスタ番号が指定されている場合には、レ
ジスタ群３８中の指定されたレジスタから値が読み出さ
れてＡＬＵ４０及び論理積演算部４２に送られたり、逆
に指定されたレジスタに値が格納されたりする。一方、
命令のオペランドに即値が指定されている場合には、そ
の値を用いてＡＬＵ４０及び論理積演算部４２での演算
が行われる。
【００２６】さて、本装置の特徴の一つは、演算実行手
段としてＡＬＵ４０と論理積演算部４２という２つの異
なる演算回路の並列構成をとる点である。つまり、演算
実行手段に入力されるレジスタからの値、又は即値は、
ＡＬＵ４０と論理積演算部４２に並列に入力される。
段としてＡＬＵ４０と論理積演算部４２という２つの異
なる演算回路の並列構成をとる点である。つまり、演算
実行手段に入力されるレジスタからの値、又は即値は、
ＡＬＵ４０と論理積演算部４２に並列に入力される。
【００２７】ＡＬＵ４０は、加算、減算といった命令コ
ードに応じた演算を行い、その演算結果は、データアク
セス部４４を介してレジスタ群３８やメモリ３４に格納
される。また、ＡＬＵ４０において所定のフラグに値を
設定する処理が行われると、その値によってフラグ群４
６中の当該所定のフラグの値が更新される。
ードに応じた演算を行い、その演算結果は、データアク
セス部４４を介してレジスタ群３８やメモリ３４に格納
される。また、ＡＬＵ４０において所定のフラグに値を
設定する処理が行われると、その値によってフラグ群４
６中の当該所定のフラグの値が更新される。
【００２８】一方、論理積演算部４２は、レジスタ群３
８中の指定されたレジスタから読み出された値や命令語
に指定された即値などの２つのデータを入力され、それ
ら２つのデータの論理積を求める。本装置では論理積演
算部４２には２つのデータが入力され、その一つをマス
クデータとして用い、もう一方の入力データである被検
査データがそのマスクデータに合致したビットパターン
を有するか否かを検査するビットテストに用いられる。
なお、マスクデータは検査対象とする所定の１又は複数
のビットだけが“１”であり、このマスクデータの
“１”であるビット位置を「関心ビット」と呼ぶことに
する。論理積演算部４２は例えばＡＮＤ回路を含んで、
被検査データとマスクデータとの論理積を求め、それが
０に等しいときフラグ群４６中のフラグＴを“１”にセ
ットし、論理積が０とならないとき、フラグＴをリセッ
トする、つまり“０”とする。これにより、被検査デー
タの関心ビットのいずれかが“１”である場合には、フ
ラグＴ＝０、一方関心ビットのすべてが“０”である場
合にフラグＴ＝１が設定される。
８中の指定されたレジスタから読み出された値や命令語
に指定された即値などの２つのデータを入力され、それ
ら２つのデータの論理積を求める。本装置では論理積演
算部４２には２つのデータが入力され、その一つをマス
クデータとして用い、もう一方の入力データである被検
査データがそのマスクデータに合致したビットパターン
を有するか否かを検査するビットテストに用いられる。
なお、マスクデータは検査対象とする所定の１又は複数
のビットだけが“１”であり、このマスクデータの
“１”であるビット位置を「関心ビット」と呼ぶことに
する。論理積演算部４２は例えばＡＮＤ回路を含んで、
被検査データとマスクデータとの論理積を求め、それが
０に等しいときフラグ群４６中のフラグＴを“１”にセ
ットし、論理積が０とならないとき、フラグＴをリセッ
トする、つまり“０”とする。これにより、被検査デー
タの関心ビットのいずれかが“１”である場合には、フ
ラグＴ＝０、一方関心ビットのすべてが“０”である場
合にフラグＴ＝１が設定される。
【００２９】また、論理積演算部４２としては、関心ビ
ットのすべてが“１”であるかどうかを検査する構成も
可能である。その場合には、例えば、論理積演算部４２
は、入力されたマスクデータと被検査データとで対応す
るビット同士の論理積を求めるＡＮＤ回路と、ＡＮＤ回
路から出力された論理積とマスクデータとで対応するビ
ット同士の排他的論理和を求めるＸＯＲ回路とを含んで
構成される。この構成では、まずＡＮＤ回路は、被検査
データのビットのうち関心ビットのみをそのまま残し、
他のビットを“０”とした値を出力する。この値とマス
クデータとの排他的論理和は、被検査データの関心ビッ
トがすべて“１”である場合にのみ、すべての桁が
“０”となる。そして、例えばＸＯＲ回路の出力が０の
場合にフラグＴ＝０、一方、ＸＯＲ回路の出力が非零の
場合にフラグＴ＝１に設定する。
ットのすべてが“１”であるかどうかを検査する構成も
可能である。その場合には、例えば、論理積演算部４２
は、入力されたマスクデータと被検査データとで対応す
るビット同士の論理積を求めるＡＮＤ回路と、ＡＮＤ回
路から出力された論理積とマスクデータとで対応するビ
ット同士の排他的論理和を求めるＸＯＲ回路とを含んで
構成される。この構成では、まずＡＮＤ回路は、被検査
データのビットのうち関心ビットのみをそのまま残し、
他のビットを“０”とした値を出力する。この値とマス
クデータとの排他的論理和は、被検査データの関心ビッ
トがすべて“１”である場合にのみ、すべての桁が
“０”となる。そして、例えばＸＯＲ回路の出力が０の
場合にフラグＴ＝０、一方、ＸＯＲ回路の出力が非零の
場合にフラグＴ＝１に設定する。
【００３０】フラグ群４６には、フラグＴのほかに、例
えばＺ、Ｎ、Ｖ、Ｃといったフラグが含まれるが、論理
積演算部４２はフラグＴしか操作しない。一方、ＡＬＵ
４０はフラグＴを操作することはなく、残りのフラグ
Ｚ、Ｎ、Ｖ、Ｃだけを操作する。なお、フラグＴは上述
したようにビットテストの結果を表すもので、ここでは
テスト・フラグと呼ぶものである。また、フラグＺはゼ
ロ・フラグと称するものであり、ＡＬＵ４０での演算処
理結果が０であれば“１”が設定され、非零の場合、
“０”にリセットされる。フラグＮはネガティブ・フラ
グと称するものであり、ＡＬＵ４０での演算処理結果が
負であれば“１”が設定され、正又は０であれば“０”
にリセットされる。フラグＶはオーバーフロー・フラグ
と称するものであり、ＡＬＵ４０での演算処理により符
号ビットへのオーバーフローが生じたときに“１”が設
定され、符号ビットへのオーバーフローが生じなければ
“０”にリセットされる。またフラグＣはキャリー・フ
ラグと称するものであり、ＡＬＵ４０での演算処理によ
りキャリーが発生したときに“１”が設定され、キャリ
ーが発生しない場合には“０”にリセットされる。
えばＺ、Ｎ、Ｖ、Ｃといったフラグが含まれるが、論理
積演算部４２はフラグＴしか操作しない。一方、ＡＬＵ
４０はフラグＴを操作することはなく、残りのフラグ
Ｚ、Ｎ、Ｖ、Ｃだけを操作する。なお、フラグＴは上述
したようにビットテストの結果を表すもので、ここでは
テスト・フラグと呼ぶものである。また、フラグＺはゼ
ロ・フラグと称するものであり、ＡＬＵ４０での演算処
理結果が０であれば“１”が設定され、非零の場合、
“０”にリセットされる。フラグＮはネガティブ・フラ
グと称するものであり、ＡＬＵ４０での演算処理結果が
負であれば“１”が設定され、正又は０であれば“０”
にリセットされる。フラグＶはオーバーフロー・フラグ
と称するものであり、ＡＬＵ４０での演算処理により符
号ビットへのオーバーフローが生じたときに“１”が設
定され、符号ビットへのオーバーフローが生じなければ
“０”にリセットされる。またフラグＣはキャリー・フ
ラグと称するものであり、ＡＬＵ４０での演算処理によ
りキャリーが発生したときに“１”が設定され、キャリ
ーが発生しない場合には“０”にリセットされる。
【００３１】本装置の構成によれば、あるアセンブラ命
令に対応して生成された機械語に対して、その本来の演
算処理がＡＬＵ４０にて行われるばかりでなく、その命
令に指定される２つのオペランドに対する論理積演算が
論理積演算部４２にて並列に行われる。論理積演算部４
２がその結果の保持に用いるフラグＴは、ＡＬＵ４０で
用いられるフラグと異なるものであるので、ＡＬＵ４０
の演算結果と論理積演算部４２の演算結果とが互いに干
渉しあうことはない。よって、プログラムにおいて、こ
れら２つの演算回路から結果のいずれか又は両方を任意
に選択して利用することができる。
令に対応して生成された機械語に対して、その本来の演
算処理がＡＬＵ４０にて行われるばかりでなく、その命
令に指定される２つのオペランドに対する論理積演算が
論理積演算部４２にて並列に行われる。論理積演算部４
２がその結果の保持に用いるフラグＴは、ＡＬＵ４０で
用いられるフラグと異なるものであるので、ＡＬＵ４０
の演算結果と論理積演算部４２の演算結果とが互いに干
渉しあうことはない。よって、プログラムにおいて、こ
れら２つの演算回路から結果のいずれか又は両方を任意
に選択して利用することができる。
【００３２】なお、上述の構成では、演算実行手段とし
て複数の異なる種類の演算回路を設け、各演算処理を並
列に行う構成としたが、ＡＬＵ４０のみで、同一の入力
データに対し複数の異なる演算処理、例えば上述の例に
即して述べれば、フラグＴの操作を伴う論理積演算と、
その他のフラグの操作を伴う他の種類の演算とを順次行
う構成とすることもできる。この場合も、それぞれの演
算結果によるフラグの値は異なる演算処理間で干渉する
ことがない。また、上述の構成では、演算回路はＡＬＵ
４０と論理積演算部４２との２種類としたが、互いに異
なるフラグを操作する３つ以上の演算回路を設け、それ
らにより演算処理を並列に行う構成とすることも可能で
ある。もちろん、フラグは上述の定義の５つに限られる
必要はない。
て複数の異なる種類の演算回路を設け、各演算処理を並
列に行う構成としたが、ＡＬＵ４０のみで、同一の入力
データに対し複数の異なる演算処理、例えば上述の例に
即して述べれば、フラグＴの操作を伴う論理積演算と、
その他のフラグの操作を伴う他の種類の演算とを順次行
う構成とすることもできる。この場合も、それぞれの演
算結果によるフラグの値は異なる演算処理間で干渉する
ことがない。また、上述の構成では、演算回路はＡＬＵ
４０と論理積演算部４２との２種類としたが、互いに異
なるフラグを操作する３つ以上の演算回路を設け、それ
らにより演算処理を並列に行う構成とすることも可能で
ある。もちろん、フラグは上述の定義の５つに限られる
必要はない。
【００３３】次に、人間にとって理解が容易な文法を有
した「Ｃ」、「Ｆｏｒｔｒａｎ」といった高級プログラ
ミング言語を変換して、上記本装置にて実行可能な機械
語に対応するアセンブラ命令を生成するプログラム変換
方法を説明する。以下、本方法を採用した実施形態であ
るコンパイラについて説明する。
した「Ｃ」、「Ｆｏｒｔｒａｎ」といった高級プログラ
ミング言語を変換して、上記本装置にて実行可能な機械
語に対応するアセンブラ命令を生成するプログラム変換
方法を説明する。以下、本方法を採用した実施形態であ
るコンパイラについて説明する。
【００３４】高級プログラミング言語の命令には、演算
結果に応じてフラグを操作し、さらにそのフラグの値に
基づいた処理を行うもの（フラグ利用高級命令）が一般
には複数存在する。例えば、２つの値“Ａ”、“Ｂ”と
プログラムの行番号やラベルといった分岐先“ＬＡＢＥ
Ｌ１”とを指定したフラグ利用高級命令として次のよう
なものがある。
結果に応じてフラグを操作し、さらにそのフラグの値に
基づいた処理を行うもの（フラグ利用高級命令）が一般
には複数存在する。例えば、２つの値“Ａ”、“Ｂ”と
プログラムの行番号やラベルといった分岐先“ＬＡＢＥ
Ｌ１”とを指定したフラグ利用高級命令として次のよう
なものがある。
【００３５】
（ｉ） 「Ａ＞Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（ii） 「Ａ≧Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（iii）「Ａ＜Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（iv） 「Ａ≦Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（ｖ） 「Ａ＝Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（vi） 「Ａ≠Ｂならば、ＬＡＢＥＬ１にジャンプしろ。」
（vii）「論理積Ａ・Ｂ＝０ならば、ＬＡＢＥＬ１にジ
ャンプしろ。」これらのうち、（ｉ）〜（vi）は、基本
的にはＡ、Ｂの大小関係に応じて分岐するか否かを決定
する大小比較分岐命令である。また（vii）は、ビット
テスト結果の合否に応じて分岐するか否かを決定するビ
ットパターン比較分岐命令である。これら（ｉ）〜（vi
i）の高級命令は、アセンブラに変換するとＡ、Ｂに基
づいて所定の演算処理を行いその結果に応じてフラグに
値を設定し、そしてそのフラグの値に基づいて分岐する
か否かを決定するという命令列となる。つまり、一般に
演算回路にＡ、Ｂについての演算処理を行わせフラグを
設定する演算処理命令と、フラグの値に依存して分岐を
行うフラグ依存命令である分岐命令とを含んだアセンブ
ラの命令列に変換される。
ャンプしろ。」これらのうち、（ｉ）〜（vi）は、基本
的にはＡ、Ｂの大小関係に応じて分岐するか否かを決定
する大小比較分岐命令である。また（vii）は、ビット
テスト結果の合否に応じて分岐するか否かを決定するビ
ットパターン比較分岐命令である。これら（ｉ）〜（vi
i）の高級命令は、アセンブラに変換するとＡ、Ｂに基
づいて所定の演算処理を行いその結果に応じてフラグに
値を設定し、そしてそのフラグの値に基づいて分岐する
か否かを決定するという命令列となる。つまり、一般に
演算回路にＡ、Ｂについての演算処理を行わせフラグを
設定する演算処理命令と、フラグの値に依存して分岐を
行うフラグ依存命令である分岐命令とを含んだアセンブ
ラの命令列に変換される。
【００３６】本コンパイラは、上記（ｉ）〜（vii）の
演算処理命令に対して、同一の命令コード「ｃｏｍｐ」
を生成する。また、（ｉ）〜（vii）に対して分岐命令
としてそれぞれ「ｂｒ．ｇｔ」、「ｂｒ．ｇｅ」、「ｂ
ｒ．ｌｔ」、「ｂｒ．ｌｅ」、「ｂｒ．ｅｑ」、「ｂ
ｒ．ｎｅｑ」、「ｂｒ．ｔ」を生成する。これら分岐命
令は、互いに本発明のプログラム実行装置に設けられた
フラグ群４６に設定されるフラグの値の異なるパターン
に対応して分岐を実行する。
演算処理命令に対して、同一の命令コード「ｃｏｍｐ」
を生成する。また、（ｉ）〜（vii）に対して分岐命令
としてそれぞれ「ｂｒ．ｇｔ」、「ｂｒ．ｇｅ」、「ｂ
ｒ．ｌｔ」、「ｂｒ．ｌｅ」、「ｂｒ．ｅｑ」、「ｂ
ｒ．ｎｅｑ」、「ｂｒ．ｔ」を生成する。これら分岐命
令は、互いに本発明のプログラム実行装置に設けられた
フラグ群４６に設定されるフラグの値の異なるパターン
に対応して分岐を実行する。
【００３７】よって、例えば、命令（ｉ）に対して生成
されるアセンブラ命令列は、基本的には次のようなもの
である。
されるアセンブラ命令列は、基本的には次のようなもの
である。
【００３８】comp A,B
br.gt LABEL1
残りの命令（ii）〜（vii）についても同様に、「ｃｏ
ｍｐ」命令といずれかの「ｂｒ」命令との並びに変換さ
れる。
ｍｐ」命令といずれかの「ｂｒ」命令との並びに変換さ
れる。
【００３９】以下、本プログラム実行装置において、上
記フラグ利用高級命令に対し本コンパイラが生成したア
センブラ命令がどのように実行されるかを説明する。
記フラグ利用高級命令に対し本コンパイラが生成したア
センブラ命令がどのように実行されるかを説明する。
【００４０】上述したように（ｉ）〜（vii）の高級命
令に対して生成される共通の「ｃｏｍｐ」命令は、ＡＬ
Ｕ４０と論理積演算部４２とでそれぞれ演算処理を行わ
れる。ＡＬＵ４０は「ｃｏｍｐ」命令に対して、その２
つのオペランドＡ、Ｂの差“Ａ−Ｂ”を求める演算処理
を行い、その結果が、Ａ−Ｂ＜０であればフラグＮ＝１
とし、Ａ−Ｂ＝０であればフラグＺ＝１とする。一方、
このＡＬＵ４０での演算処理と並行して、論理積演算部
４２は「ｃｏｍｐ」命令に対してＡ、Ｂの論理積を生成
し、それが０であればフラグＴ＝１とする。このよう
に、「ｃｏｍｐ」命令が実行されることにより、フラグ
Ｎ、Ｚ、Ｔが設定される可能性がある。
令に対して生成される共通の「ｃｏｍｐ」命令は、ＡＬ
Ｕ４０と論理積演算部４２とでそれぞれ演算処理を行わ
れる。ＡＬＵ４０は「ｃｏｍｐ」命令に対して、その２
つのオペランドＡ、Ｂの差“Ａ−Ｂ”を求める演算処理
を行い、その結果が、Ａ−Ｂ＜０であればフラグＮ＝１
とし、Ａ−Ｂ＝０であればフラグＺ＝１とする。一方、
このＡＬＵ４０での演算処理と並行して、論理積演算部
４２は「ｃｏｍｐ」命令に対してＡ、Ｂの論理積を生成
し、それが０であればフラグＴ＝１とする。このよう
に、「ｃｏｍｐ」命令が実行されることにより、フラグ
Ｎ、Ｚ、Ｔが設定される可能性がある。
【００４１】次に（ｉ）〜（vii）の各命令に対して
は、それぞれ異なる分岐命令が生成される。命令（ｉ）
に対して生成される「ｂｒ．ｇｔ」は、フラグＮ＝０か
つフラグＺ＝０の場合に分岐処理を実行する。ここでフ
ラグＴの値は参照されない。
は、それぞれ異なる分岐命令が生成される。命令（ｉ）
に対して生成される「ｂｒ．ｇｔ」は、フラグＮ＝０か
つフラグＺ＝０の場合に分岐処理を実行する。ここでフ
ラグＴの値は参照されない。
【００４２】命令（ii）に対して生成される「ｂｒ．ｇ
ｅ」は、フラグＮ＝０の場合に分岐処理を実行する。こ
こでフラグＺ、Ｔの値は参照されない。
ｅ」は、フラグＮ＝０の場合に分岐処理を実行する。こ
こでフラグＺ、Ｔの値は参照されない。
【００４３】命令（iii）に対して生成される「ｂｒ．
ｌｔ」は、フラグＮ＝１かつフラグＺ＝０の場合に分岐
処理を実行する。ここでフラグＴの値は参照されない。
ｌｔ」は、フラグＮ＝１かつフラグＺ＝０の場合に分岐
処理を実行する。ここでフラグＴの値は参照されない。
【００４４】命令（iv）に対して生成される「ｂｒ．ｌ
ｅ」は、フラグＮ＝１又はＺ＝１の場合に分岐処理を実
行する。ここでフラグＴの値は参照されない。
ｅ」は、フラグＮ＝１又はＺ＝１の場合に分岐処理を実
行する。ここでフラグＴの値は参照されない。
【００４５】命令（ｖ）に対して生成される「ｂｒ．ｅ
ｑ」は、フラグＺ＝１の場合に分岐処理を実行する。こ
こでフラグＮ、Ｔの値は参照されない。
ｑ」は、フラグＺ＝１の場合に分岐処理を実行する。こ
こでフラグＮ、Ｔの値は参照されない。
【００４６】命令（vi）に対して生成される「ｂｒ．ｎ
ｅｑ」は、フラグＺ＝０の場合に分岐処理を実行する。
ここでフラグＮ、Ｔの値は参照されない。
ｅｑ」は、フラグＺ＝０の場合に分岐処理を実行する。
ここでフラグＮ、Ｔの値は参照されない。
【００４７】最後に命令（vii）に対して生成される
「ｂｒ．ｔ」は、フラグＴ＝１の場合に分岐処理を実行
する。ここでフラグＮ、Ｚの値は参照されない。
「ｂｒ．ｔ」は、フラグＴ＝１の場合に分岐処理を実行
する。ここでフラグＮ、Ｚの値は参照されない。
【００４８】このように、各種分岐命令は、それぞれ固
有のフラグパターンを検知して、分岐処理を行う。つま
り、本プログラム実行装置では各演算回路が互いに異な
るフラグを操作する構成としているので、各分岐命令
は、自分が参照するフラグの操作を行うもの以外の演算
回路において行われる「ｃｏｍｐ」命令の実行内容につ
いては関知する必要がない。
有のフラグパターンを検知して、分岐処理を行う。つま
り、本プログラム実行装置では各演算回路が互いに異な
るフラグを操作する構成としているので、各分岐命令
は、自分が参照するフラグの操作を行うもの以外の演算
回路において行われる「ｃｏｍｐ」命令の実行内容につ
いては関知する必要がない。
【００４９】上述したように、本プログラム実行装置で
は、フラグ操作を伴う大小比較処理とビットテスト処理
といった各種の高級言語命令に対し、演算処理命令を統
合することができる。コンパイラは、アセンブラプログ
ラムの最適化処理を行う場合、フラグ操作を行う演算処
理命令とそのフラグを用いた分岐命令との間において、
当該フラグを操作する他の命令が挿入されないようにす
る。具体的には、コンパイラは、例えばアセンブラプロ
グラム中の各命令がフラグ操作を行う演算処理命令であ
るか否かを逐一判断し、もしフラグ操作を行う演算処理
命令であれば、それとそれに続く分岐命令とはひとかた
まりにして取り扱い最適化処理を行う。本発明によれ
ば、フラグ操作を行う演算処理命令の種類が減少するの
で、コンパイラにおける上記フラグ操作を行う演算処理
命令の判定処理が簡素化される。
は、フラグ操作を伴う大小比較処理とビットテスト処理
といった各種の高級言語命令に対し、演算処理命令を統
合することができる。コンパイラは、アセンブラプログ
ラムの最適化処理を行う場合、フラグ操作を行う演算処
理命令とそのフラグを用いた分岐命令との間において、
当該フラグを操作する他の命令が挿入されないようにす
る。具体的には、コンパイラは、例えばアセンブラプロ
グラム中の各命令がフラグ操作を行う演算処理命令であ
るか否かを逐一判断し、もしフラグ操作を行う演算処理
命令であれば、それとそれに続く分岐命令とはひとかた
まりにして取り扱い最適化処理を行う。本発明によれ
ば、フラグ操作を行う演算処理命令の種類が減少するの
で、コンパイラにおける上記フラグ操作を行う演算処理
命令の判定処理が簡素化される。
【００５０】
【発明の効果】本発明のプログラム実行装置によれば、
フラグ操作を行う複数種類の演算処理に対応して複数の
フラグを用意し、演算命令の種類に関係なくフラグ操作
を行う複数種類の演算処理がそれぞれ実行される。つま
り、フラグ操作を行う演算処理に対して共通の演算命令
を用いることができる。これにより、コンパイラが行う
アセンブラプログラムの最適化処理における、フラグ操
作を行う演算命令であるか否かを判断する処理が容易と
なり、コンパイラのサイズの縮小及び処理負荷の軽減が
図られるという効果が得られる。また、異なる演算処理
に対しては異なるフラグが操作され、異なる演算処理間
でフラグ操作の干渉が回避されるので、アセンブラによ
るプログラミングやアセンブラプログラムの読解が容易
となるという効果が得られる。
フラグ操作を行う複数種類の演算処理に対応して複数の
フラグを用意し、演算命令の種類に関係なくフラグ操作
を行う複数種類の演算処理がそれぞれ実行される。つま
り、フラグ操作を行う演算処理に対して共通の演算命令
を用いることができる。これにより、コンパイラが行う
アセンブラプログラムの最適化処理における、フラグ操
作を行う演算命令であるか否かを判断する処理が容易と
なり、コンパイラのサイズの縮小及び処理負荷の軽減が
図られるという効果が得られる。また、異なる演算処理
に対しては異なるフラグが操作され、異なる演算処理間
でフラグ操作の干渉が回避されるので、アセンブラによ
るプログラミングやアセンブラプログラムの読解が容易
となるという効果が得られる。
【００５１】本発明のプログラム変換方法によれば、上
記プログラム実行装置に対応して、フラグ操作を行う演
算処理に対し共通の演算命令を用いたアセンブラプログ
ラムが生成される。これにより、コンパイラが行うアセ
ンブラプログラムの最適化処理における、フラグ操作を
行う演算命令であるか否かを判断する処理が容易とな
り、コンパイラのサイズの縮小及び処理負荷の軽減が図
られるという効果が得られる。また、異なる演算処理に
対しては異なるフラグが操作され、異なる演算処理間で
フラグ操作の干渉が回避されるので、アセンブラによる
プログラミングやアセンブラプログラムの読解が容易と
なるという効果が得られる。
記プログラム実行装置に対応して、フラグ操作を行う演
算処理に対し共通の演算命令を用いたアセンブラプログ
ラムが生成される。これにより、コンパイラが行うアセ
ンブラプログラムの最適化処理における、フラグ操作を
行う演算命令であるか否かを判断する処理が容易とな
り、コンパイラのサイズの縮小及び処理負荷の軽減が図
られるという効果が得られる。また、異なる演算処理に
対しては異なるフラグが操作され、異なる演算処理間で
フラグ操作の干渉が回避されるので、アセンブラによる
プログラミングやアセンブラプログラムの読解が容易と
なるという効果が得られる。
【図１】 本発明の実施形態であるプログラム実行装置
の概略のブロック構成図である。
の概略のブロック構成図である。
【図２】 従来のプログラム実行装置の概略のブロック
構成図である。
構成図である。
３２ 命令フェッチ部、３４ メモリ、３６ 命令デコ
ード部、３８ レジスタ群、４０ 算術論理演算部（Ａ
ＬＵ）、４２ 論理積演算部、４４ データアクセス
部、４６ フラグ群。
ード部、３８ レジスタ群、４０ 算術論理演算部（Ａ
ＬＵ）、４２ 論理積演算部、４４ データアクセス
部、４６ フラグ群。
フロントページの続き
(56)参考文献 特開 平５−61669（ＪＰ，Ａ)
特開 平４−271431（ＪＰ，Ａ)
特開 平３−33930（ＪＰ，Ａ)
特開 平２−148140（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/38
Claims (5)
- 【請求項１】 命令を順次フェッチするフェッチ手段
と、 その命令を解読する解読手段と、 解読された命令を実行する演算実行手段と、 複数種類のフラグを保持するフラグ保持手段を有し、 前記演算実行手段は、互いに共通の前記被演算データが
入力されそれぞれ所定の前記演算処理を互いに並列して
行い、互いに別個の前記フラグに対し当該演算処理の結
果に応じて操作を行う複数の演算回路を含むこと、 を特徴とするプログラム実行装置。 - 【請求項２】 請求項１記載のプログラム実行装置にお
いて、 前記複数の演算回路として、 算術論理演算回路と、 論理積回路と、 を含むことを特徴とするプログラム実行装置。 - 【請求項３】請求項１記載のプログラム実行装置におい
て、 前記演算実行手段は、前記フラグ保持手段に保持された
フラグの値に基づいたフラグ依存処理を行うことを特徴
とするプログラム実行装置。 - 【請求項４】請求項２記載のプログラム実行装置におい
て、 前記算術論理演算回路は、２つの前記被演算データの大
小関係を求め、当該大小関係に応じて前記フラグ保持手
段のフラグを設定し、当該フラグの値に応じてプログラ
ムの所定のアドレスに分岐させることを特徴としたプロ
グラム実行装置。 - 【請求項５】請求項２記載のプログラム実行装置におい
て、 前記論理積回路は、２つの前記被演算データの論理積を
求め、当該論理積が零か非零かに応じて前記フラグ保持
手段のフラグを設定し、当該フラグの値に応じてプログ
ラムの所定のアドレスに分岐させることを特徴としたプ
ログラム実行装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25631397A JP3515337B2 (ja) | 1997-09-22 | 1997-09-22 | プログラム実行装置 |
| US09/157,811 US6324641B1 (en) | 1997-09-22 | 1998-09-18 | Program executing apparatus and program converting method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25631397A JP3515337B2 (ja) | 1997-09-22 | 1997-09-22 | プログラム実行装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196001A JPH1196001A (ja) | 1999-04-09 |
| JP3515337B2 true JP3515337B2 (ja) | 2004-04-05 |
Family
ID=17290938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25631397A Expired - Fee Related JP3515337B2 (ja) | 1997-09-22 | 1997-09-22 | プログラム実行装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6324641B1 (ja) |
| JP (1) | JP3515337B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7114063B1 (en) * | 2000-12-01 | 2006-09-26 | Unisys Corporation | Condition indicator for use by a conditional branch instruction |
| US20080222388A1 (en) * | 2007-03-05 | 2008-09-11 | Microsoft Corporation | Simulation of processor status flags |
| US20090172348A1 (en) * | 2007-12-26 | 2009-07-02 | Robert Cavin | Methods, apparatus, and instructions for processing vector data |
| US20210255861A1 (en) * | 2020-02-07 | 2021-08-19 | Micron Technology, Inc. | Arithmetic logic unit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0199009A3 (en) * | 1985-02-28 | 1989-05-31 | Kabushiki Kaisha Toshiba | Path coverage measuring system in a programme |
| US4947315A (en) * | 1986-12-03 | 1990-08-07 | Finnigan Corporation | System for controlling instrument using a levels data structure and concurrently running compiler task and operator task |
| JP2786574B2 (ja) * | 1992-05-06 | 1998-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータ・システムにおける順不同ロード動作の性能を改善する方法と装置 |
| EP1229440B1 (en) * | 1993-05-27 | 2007-05-02 | Matsushita Electric Industrial Co., Ltd. | Program converting unit and processor improved in address management |
| JP3202497B2 (ja) * | 1994-09-09 | 2001-08-27 | 日本電気株式会社 | 情報処理装置 |
| US5896292A (en) * | 1995-06-05 | 1999-04-20 | Canon Kabushiki Kaisha | Automated system for production facility |
| US5761524A (en) * | 1996-03-15 | 1998-06-02 | Renditon, Inc. | Method and apparatus for performing and operation multiple times in response to a single instruction |
| WO1998006038A1 (en) * | 1996-08-07 | 1998-02-12 | Sun Microsystems, Inc. | Architectural support for software pipelining of loops |
| US5943250A (en) * | 1996-10-21 | 1999-08-24 | Samsung Electronics Co., Ltd. | Parallel multiplier that supports multiple numbers with different bit lengths |
| US6012836A (en) * | 1996-12-05 | 2000-01-11 | Hewlett-Packard Company | Method of reducing boolean complements in code generated by a circuit compiler |
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