JP3202497B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Security & Cryptography (AREA)
- Storage Device Security (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に記憶領域に対する書き換え保護機能を有する情報処
理装置に関する。
特に記憶領域に対する書き換え保護機能を有する情報処
理装置に関する。
【０００２】
【従来の技術】マイクロコンピュータの応用システムに
おいて、近年のＰＬ（ＰｒｏｄｕｃｔＬｉａｂｉｌｉｔ
ｙ）法等を始めとする利用者保護の重要性が高まる中、
システムの安全性を確保することの必要性が増してい
る。これを実現するものの一つとして、何らかの外因に
よるマイクロコンピュータのプログラム実行における暴
走を監視し、これを防ぐための方式が考案，採用されて
いる。
おいて、近年のＰＬ（ＰｒｏｄｕｃｔＬｉａｂｉｌｉｔ
ｙ）法等を始めとする利用者保護の重要性が高まる中、
システムの安全性を確保することの必要性が増してい
る。これを実現するものの一つとして、何らかの外因に
よるマイクロコンピュータのプログラム実行における暴
走を監視し、これを防ぐための方式が考案，採用されて
いる。
【０００３】一般に、プログラム実行が暴走した場合に
は、プログラム実行のシーケンスが異常となり所望の動
作を実現しないという問題が発生するが、この場合は公
開特許公報「特開平４−２４１６４２号」に記載の暴走
検出方式としてウォッチドッグタイマのクリアシーケン
スによる検出方式が知られている。この方式は、命令実
行によりクリア動作可能でかつ所定の時間分のカウント
動作を行いオーバーフローするとプログラム割り込みを
発生するタイマを用意しておき、プログラム中にこのタ
イマをクリアする命令を複数箇所に配置するようにした
ものである。プログラムが正常な動作を継続している場
合は必ずタイマがオーバーフローする以前にクリア命令
を通るようになる。一方、何らかの要因によりプログラ
ムが暴走し、例えば無限ループに陥った場合などにはタ
イマのクリア命令が実行されず、やがてオーバーフロー
してプログラム割り込みが発生し、プログラムで以上を
検出することができる。
は、プログラム実行のシーケンスが異常となり所望の動
作を実現しないという問題が発生するが、この場合は公
開特許公報「特開平４−２４１６４２号」に記載の暴走
検出方式としてウォッチドッグタイマのクリアシーケン
スによる検出方式が知られている。この方式は、命令実
行によりクリア動作可能でかつ所定の時間分のカウント
動作を行いオーバーフローするとプログラム割り込みを
発生するタイマを用意しておき、プログラム中にこのタ
イマをクリアする命令を複数箇所に配置するようにした
ものである。プログラムが正常な動作を継続している場
合は必ずタイマがオーバーフローする以前にクリア命令
を通るようになる。一方、何らかの要因によりプログラ
ムが暴走し、例えば無限ループに陥った場合などにはタ
イマのクリア命令が実行されず、やがてオーバーフロー
してプログラム割り込みが発生し、プログラムで以上を
検出することができる。
【０００４】また、より深刻な問題として、プログラム
の暴走によりマイクロコンピュータ内部の予期しないレ
ジスタやメモリが不用意に書き換えられると、システム
に重大な悪影響を及ぼす場合がある。先に説明したウォ
ッチドッグタイマのクリアシーケンスによる検出方式に
おいて、タイマのクリア命令を実行していないのにも関
わらず、タイマがクリアされる場合である。これは主と
してプログラムの作成者がプログラムを誤って作成する
場合とノイズ等の外因やハードウェア装置自体の故障に
より、他の動作を行う命令を実行する際に誤動作してタ
イマをクリアする動作を行ってしまう場合である。例え
ば、この場合は、命令処理自体が異常動作となることを
検出，防止しなければならない。
の暴走によりマイクロコンピュータ内部の予期しないレ
ジスタやメモリが不用意に書き換えられると、システム
に重大な悪影響を及ぼす場合がある。先に説明したウォ
ッチドッグタイマのクリアシーケンスによる検出方式に
おいて、タイマのクリア命令を実行していないのにも関
わらず、タイマがクリアされる場合である。これは主と
してプログラムの作成者がプログラムを誤って作成する
場合とノイズ等の外因やハードウェア装置自体の故障に
より、他の動作を行う命令を実行する際に誤動作してタ
イマをクリアする動作を行ってしまう場合である。例え
ば、この場合は、命令処理自体が異常動作となることを
検出，防止しなければならない。
【０００５】これに対しては、公開特許公報「特開平３
−２３０２２７号」に記載のエラー検出装置といて命令
処理自体に暴走を検出する手段を設ける方法が知られて
いる。この装置は、マイクロプログラム制御方式のマイ
クロプロセッサにおいて、各命令処理が複数のマイクロ
命令ステップにより実現されることに着目し、当該命令
の現在実行中のマイクロ命令と次に実行するマイクロ命
令とを比較機構により比較し、定められたシーケンスか
否かを診断する。シーケンスが異常であった場合には、
割り込みを発生するようにしてプログラムの暴走を防止
するものである。
−２３０２２７号」に記載のエラー検出装置といて命令
処理自体に暴走を検出する手段を設ける方法が知られて
いる。この装置は、マイクロプログラム制御方式のマイ
クロプロセッサにおいて、各命令処理が複数のマイクロ
命令ステップにより実現されることに着目し、当該命令
の現在実行中のマイクロ命令と次に実行するマイクロ命
令とを比較機構により比較し、定められたシーケンスか
否かを診断する。シーケンスが異常であった場合には、
割り込みを発生するようにしてプログラムの暴走を防止
するものである。
【０００６】さらに、別な方法として、所定の条件にお
いてのみ書き換え動作を許可することにより、不用意な
書き換え動作を排除する方法が考えられる。この一つ
に、公開特許公報「特開昭６２−２４８０４７号」に記
載のプロセッサとして、命令コードを構成するフィール
ドの一部を用いてメモリへの書き込み動作を禁止する方
法が知られている。
いてのみ書き換え動作を許可することにより、不用意な
書き換え動作を排除する方法が考えられる。この一つ
に、公開特許公報「特開昭６２−２４８０４７号」に記
載のプロセッサとして、命令コードを構成するフィール
ドの一部を用いてメモリへの書き込み動作を禁止する方
法が知られている。
【０００７】図４にこの従来のプロセッサにおける書き
込み動作の禁止制御のための回路構成を示し、その動作
について説明する。この回路は、不図示のＲＯＭ等から
読み出された命令を一時的に記憶する命令レジスタ１０
１，命令のタイプを指定するタイプ識別用のＡＮＤゲー
ト１０２，不図示の内蔵ＲＡＭの書き込みを禁止する書
き込み禁止手段であるＮＡＮＤゲート１０３，ライトア
ドレス用のインデックスレジスタ１０４，およびライト
アドレス生成用の２入力５ビット加算回路１０５を備え
ている。ＡＮＤゲート１０２は命令レジスタ１０１の出
力信号Ａ３０，Ａ３１を入力してその論理積を出力する
回路、ＮＡＮＤゲート１０３は命令レジスタ１０１の出
力信号Ａ０〜Ａ２９とＡＮＤゲート１０２の出力との論
理積をとりその反転信号である書き込み禁止信号Ｓを出
力する回路である。インデックスレジスタ０４は、イン
デックス用のデータを一時的に記憶する回路である。加
算回路１０５は、命令レジスタ１０１の出力信号Ａ０〜
Ａ４とインデックスレジスタ１０４の出力とを加算して
ライトアドレス信号ＡＤ１〜ＡＤ５を出力する回路であ
る。
込み動作の禁止制御のための回路構成を示し、その動作
について説明する。この回路は、不図示のＲＯＭ等から
読み出された命令を一時的に記憶する命令レジスタ１０
１，命令のタイプを指定するタイプ識別用のＡＮＤゲー
ト１０２，不図示の内蔵ＲＡＭの書き込みを禁止する書
き込み禁止手段であるＮＡＮＤゲート１０３，ライトア
ドレス用のインデックスレジスタ１０４，およびライト
アドレス生成用の２入力５ビット加算回路１０５を備え
ている。ＡＮＤゲート１０２は命令レジスタ１０１の出
力信号Ａ３０，Ａ３１を入力してその論理積を出力する
回路、ＮＡＮＤゲート１０３は命令レジスタ１０１の出
力信号Ａ０〜Ａ２９とＡＮＤゲート１０２の出力との論
理積をとりその反転信号である書き込み禁止信号Ｓを出
力する回路である。インデックスレジスタ０４は、イン
デックス用のデータを一時的に記憶する回路である。加
算回路１０５は、命令レジスタ１０１の出力信号Ａ０〜
Ａ４とインデックスレジスタ１０４の出力とを加算して
ライトアドレス信号ＡＤ１〜ＡＤ５を出力する回路であ
る。
【０００８】図５はこの従来のプロセッサが備え、不図
示の内蔵ＲＡＭに対して１命令で読み書きする命令の構
成を示した図である。図５において「ＴＹＰ」は命令の
形式を指定するフィールド，「Ｒａｄｄ」，「Ｗａｄ
ｄ」はそれぞれ内蔵ＲＡＭのリードアドレス，ライトア
ドレスを生成するためのオフセットである。各アドレス
は、それぞれのオフセットを演算することで生成され
る。
示の内蔵ＲＡＭに対して１命令で読み書きする命令の構
成を示した図である。図５において「ＴＹＰ」は命令の
形式を指定するフィールド，「Ｒａｄｄ」，「Ｗａｄ
ｄ」はそれぞれ内蔵ＲＡＭのリードアドレス，ライトア
ドレスを生成するためのオフセットである。各アドレス
は、それぞれのオフセットを演算することで生成され
る。
【０００９】内蔵ＲＡＭへの書き込み動作は、以下のよ
うにして行われる。
うにして行われる。
【００１０】内蔵ＲＡＭのライトアドレス信号ＡＤ１〜
ＡＤ５は、メモリライト用オフセット「Ｗａｄｄ」（Ａ
０〜Ａ４）とインデックスレジスタ１０４の内容を加算
回路１０５で加算することにより生成される。ここで、
フィールド「ＴＹＰ」が論理値１，１でかつ命令レジス
タ１０１の出力信号Ａ０〜Ａ４が論理値１〜１を示した
時、ＮＡＮＤゲート１０３により書き込み禁止信号Ｓが
論理値０になり、内蔵ＲＡＭへの書き込みが禁止され
る。一方、Ａ０〜Ａ４が論理値１〜１以外の場合は書き
込み信号Ｓは論理値１になり、内蔵ＲＡＭへの書き込み
が許可される。このように、命令フィールドの一部を用
いて所定の条件を生成するようにして、命令処理におい
て内蔵ＲＡＭを書き換えないように指定することができ
る。
ＡＤ５は、メモリライト用オフセット「Ｗａｄｄ」（Ａ
０〜Ａ４）とインデックスレジスタ１０４の内容を加算
回路１０５で加算することにより生成される。ここで、
フィールド「ＴＹＰ」が論理値１，１でかつ命令レジス
タ１０１の出力信号Ａ０〜Ａ４が論理値１〜１を示した
時、ＮＡＮＤゲート１０３により書き込み禁止信号Ｓが
論理値０になり、内蔵ＲＡＭへの書き込みが禁止され
る。一方、Ａ０〜Ａ４が論理値１〜１以外の場合は書き
込み信号Ｓは論理値１になり、内蔵ＲＡＭへの書き込み
が許可される。このように、命令フィールドの一部を用
いて所定の条件を生成するようにして、命令処理におい
て内蔵ＲＡＭを書き換えないように指定することができ
る。
【００１１】
【発明が解決しようとする課題】上述の従来のプロセッ
サは、書き換え許可／禁止の指定のために命令フィール
ドの一部を確保するものであり、これは必然的に命令コ
ードのコード長を長くする。特にメモリ，レジスタに対
する読み書きの命令のプログラム中の出現頻度は一般的
に高く、プログラム全体のコードサイズに及ぼす営業影
響は大である。また専用コードによる特殊命令を用意す
る方法では、命令デコーダ，タイミング制御回路を複雑
化させ、動作クロック周波数の高速化を阻む要因となっ
ている。
サは、書き換え許可／禁止の指定のために命令フィール
ドの一部を確保するものであり、これは必然的に命令コ
ードのコード長を長くする。特にメモリ，レジスタに対
する読み書きの命令のプログラム中の出現頻度は一般的
に高く、プログラム全体のコードサイズに及ぼす営業影
響は大である。また専用コードによる特殊命令を用意す
る方法では、命令デコーダ，タイミング制御回路を複雑
化させ、動作クロック周波数の高速化を阻む要因となっ
ている。
【００１２】以上のような問題は、特に、近年需要の高
まっている命令の１クロック実行を基本とするＲＩＳＣ
タイプのＣＰＵを備えたマイクロコンピュータを実現す
る際に致命的な欠点として顕在化する。
まっている命令の１クロック実行を基本とするＲＩＳＣ
タイプのＣＰＵを備えたマイクロコンピュータを実現す
る際に致命的な欠点として顕在化する。
【００１３】例えば、ＲＩＳＣタイプのＣＰＵではＣ等
の高級言語コンパイラを用いてプログラミングするウエ
イトが非常に高くなるが、従来のＣＩＳＣタイプのＣＰ
Ｕの場合に一般的にみられたアセンブリ言語レベルでの
プログラミングに比べて最終的に実行するオブジェクト
コードのステップ数が２倍程度に増大する傾向がある。
従って、特に機器に組み込みの制御向け用途の場合、デ
バイスに内蔵されるメモリ容量が限られており、命令コ
ードのコード長が長くなることは致命的である。
の高級言語コンパイラを用いてプログラミングするウエ
イトが非常に高くなるが、従来のＣＩＳＣタイプのＣＰ
Ｕの場合に一般的にみられたアセンブリ言語レベルでの
プログラミングに比べて最終的に実行するオブジェクト
コードのステップ数が２倍程度に増大する傾向がある。
従って、特に機器に組み込みの制御向け用途の場合、デ
バイスに内蔵されるメモリ容量が限られており、命令コ
ードのコード長が長くなることは致命的である。
【００１４】また、ＲＩＳＣタイプのＣＰＵでは、備え
る命令セットは極めて単純な処理を行う命令群で構成さ
れ、命令数のＣＩＳＣタイプのＣＰＵの場合に比べて１
／２〜１／３以下と非常に少ない。従って、従来のエラ
ー検出を行うためにこのＲＩＳＣタイプのＣＰＵをマイ
クロプログラム方式で実現することは、命令実行クロッ
ク数の増大，動作クロック周波数の高速化の難しさも併
せて、ハードウェア構成上のメリットはほとんどない。
る命令セットは極めて単純な処理を行う命令群で構成さ
れ、命令数のＣＩＳＣタイプのＣＰＵの場合に比べて１
／２〜１／３以下と非常に少ない。従って、従来のエラ
ー検出を行うためにこのＲＩＳＣタイプのＣＰＵをマイ
クロプログラム方式で実現することは、命令実行クロッ
ク数の増大，動作クロック周波数の高速化の難しさも併
せて、ハードウェア構成上のメリットはほとんどない。
【００１５】本発明は、このような従来の問題点を改善
すべくなされたものであって、ＲＩＣＳタイプのＣＰＵ
を備えたマイクロコンピュータ等の情報処理において、
最小限のハードウェアで、記憶領域に対する最適な書き
換え保護機能を提供することを目的としている。
すべくなされたものであって、ＲＩＣＳタイプのＣＰＵ
を備えたマイクロコンピュータ等の情報処理において、
最小限のハードウェアで、記憶領域に対する最適な書き
換え保護機能を提供することを目的としている。
【００１６】
【課題を解決するための手段】本発明によれば、データ
記憶と、データ記憶部の第１のアドレスに対するアクセ
ス要求があったときこれに応じて第１の制御情報を保持
する制御記憶部と、制御記憶部からの第１の制御情報お
よびデータ記憶部の第２のアドレスに対するアクセス要
求に応じてデータ記憶部の第２のアドレスに対するアク
セスを許可し、制御記憶部において第１の制御情報が保
持されていないときにはデータ記憶部の第２のアドレス
に対するアクセスを禁止するアクセス制御部とを有する
情報処理装置を得る。この装置はさらに、アクセス制御
部において制御記憶部が第１の制御情報を保持している
ときに第２のアドレスに対するアクセス要求があったと
き、第１の制御記憶部をリセットする手段を有してお
り、また、第２のアドレスに対するアクセス要求を入力
されるアクセス入力部と、制御記憶部の出力に接続され
た遅延手段とをさらに有し、アクセス制御部は遅延手段
の出力と、アクセス入力部の出力とを供給されて許可及
び禁止を行い、制御記憶部はアクセス入力部の出力によ
ってリセットされる。
記憶と、データ記憶部の第１のアドレスに対するアクセ
ス要求があったときこれに応じて第１の制御情報を保持
する制御記憶部と、制御記憶部からの第１の制御情報お
よびデータ記憶部の第２のアドレスに対するアクセス要
求に応じてデータ記憶部の第２のアドレスに対するアク
セスを許可し、制御記憶部において第１の制御情報が保
持されていないときにはデータ記憶部の第２のアドレス
に対するアクセスを禁止するアクセス制御部とを有する
情報処理装置を得る。この装置はさらに、アクセス制御
部において制御記憶部が第１の制御情報を保持している
ときに第２のアドレスに対するアクセス要求があったと
き、第１の制御記憶部をリセットする手段を有してお
り、また、第２のアドレスに対するアクセス要求を入力
されるアクセス入力部と、制御記憶部の出力に接続され
た遅延手段とをさらに有し、アクセス制御部は遅延手段
の出力と、アクセス入力部の出力とを供給されて許可及
び禁止を行い、制御記憶部はアクセス入力部の出力によ
ってリセットされる。
【００１７】また、本発明の情報処理装置はデータ記憶
手段と、第一のアドレスへの書き込み動作があったこと
を記憶する書き込み動作保持手段と、書き込み動作保持
手段において第一のアドレスへの書き込み動作があった
ことが保持されている場合にのみデータ記憶手段に対す
る第二のアドレスへの書き込み動作を許可し、書き込み
動作保持手段において第一のアドレスへの書き込み動作
があったことが保持されていない場合にはデータ記憶手
段に対する第二のアドレスへの書き込み動作を禁止する
手段とを備えるように構成したものである。
手段と、第一のアドレスへの書き込み動作があったこと
を記憶する書き込み動作保持手段と、書き込み動作保持
手段において第一のアドレスへの書き込み動作があった
ことが保持されている場合にのみデータ記憶手段に対す
る第二のアドレスへの書き込み動作を許可し、書き込み
動作保持手段において第一のアドレスへの書き込み動作
があったことが保持されていない場合にはデータ記憶手
段に対する第二のアドレスへの書き込み動作を禁止する
手段とを備えるように構成したものである。
【００１８】またさらに、命令処理を実行する中央処理
装置とアクセス保護対象となる記憶手段とを備え、中央
処理装置が実行するメモリアクセス命令により指定され
る記憶手段のアドレスを解読する第一のデコーダと、中
央処理装置が実行するメモリアクセス命令により指定さ
れるコマンドアドレスを解読する第二のデコーダと、中
央処理装置がメモリアクセス命令実行時に出力するアク
セスタイミング信号の発生と第二のデコーダの解読条件
とが成立した時にセットされ、中央処理装置がメリアク
セス命令実行時に出力するアクセスタイミング信号の発
生と第一のデコーダの解読条件とが成立した時にリセッ
トされるアクセス許可フラグと、中央処理装置がメモリ
アクセス命令実行時に出力するアクセスタイミング信号
の発生と第一のデコーダの解読条件とアクセス許可フラ
グのセット条件とが成立した時にのみ記憶手段に対する
アクセスを許可する手段とを備えるように構成したもの
である。
装置とアクセス保護対象となる記憶手段とを備え、中央
処理装置が実行するメモリアクセス命令により指定され
る記憶手段のアドレスを解読する第一のデコーダと、中
央処理装置が実行するメモリアクセス命令により指定さ
れるコマンドアドレスを解読する第二のデコーダと、中
央処理装置がメモリアクセス命令実行時に出力するアク
セスタイミング信号の発生と第二のデコーダの解読条件
とが成立した時にセットされ、中央処理装置がメリアク
セス命令実行時に出力するアクセスタイミング信号の発
生と第一のデコーダの解読条件とが成立した時にリセッ
トされるアクセス許可フラグと、中央処理装置がメモリ
アクセス命令実行時に出力するアクセスタイミング信号
の発生と第一のデコーダの解読条件とアクセス許可フラ
グのセット条件とが成立した時にのみ記憶手段に対する
アクセスを許可する手段とを備えるように構成したもの
である。
【００１９】
【実施例】以下に、本発明の第一の実施例について図面
を参照して説明する。本実施例は、マイクロコンピュー
タシステムの基本動作に重大な影響を及ぼす動作条件を
指定するレジスタに対して、不用意な書き込み動作から
保護（プロテクト）する機能を付加させるようにしたも
のである。
を参照して説明する。本実施例は、マイクロコンピュー
タシステムの基本動作に重大な影響を及ぼす動作条件を
指定するレジスタに対して、不用意な書き込み動作から
保護（プロテクト）する機能を付加させるようにしたも
のである。
【００２０】図１は、本実施例の情報処理装置における
書き込み保護回路のブロック構成を示した図である。本
実施例は、プログラムの暴走などにより不用意に書き換
えられてはならないレジスタに対し書き込み許可する場
合には、あらかじめ特定のコマンドアドレスと呼ぶアド
レスに対してダミーの書き込みを行い、この書き込みが
行われたことを記憶し、その後書き換え対象のレジスタ
に対して本来の書き換え動作を行うようにしたものであ
る。ここで、ダミーの書き込み動作が行われたことを記
憶していない場合はレジスタへの書き換えを許可しない
ものである。
書き込み保護回路のブロック構成を示した図である。本
実施例は、プログラムの暴走などにより不用意に書き換
えられてはならないレジスタに対し書き込み許可する場
合には、あらかじめ特定のコマンドアドレスと呼ぶアド
レスに対してダミーの書き込みを行い、この書き込みが
行われたことを記憶し、その後書き換え対象のレジスタ
に対して本来の書き換え動作を行うようにしたものであ
る。ここで、ダミーの書き込み動作が行われたことを記
憶していない場合はレジスタへの書き換えを許可しない
ものである。
【００２１】図１において、対象レジスタ１はプロテク
ト対象のレジスタであり、データバス９から所定のデー
タを書き込むことにより、所望の動作設定が行われる。
データバサウ９は、後述のアドレスバス１０と共に不図
示のＣＰＵに接続され、ＣＰＵが実行するメモリアクセ
ス命令により、所定のアドレス，データがＣＰＵから供
給される。対象レジスタ１の用途としては、例えば、マ
イクロコンピュータにおいては動作クロックの周波数選
択，端子の動作モードの選択，低消費電力モードの選択
等が挙げられる。これらはいずれもマイクロコンピュー
タの基本動作を選択するものであり、通常、システムの
立ち上げ直後に設定した移行は動作中に不用意に書き換
えてはならない。システムに重大な影響を及ぼす可能性
があるからである。ＡＮＤゲート２は、不図示のアドレ
スバス１０からアドレスを入力し、これをデコードし
て、対象レジスタ１が選択されたか否かを判別する。デ
コード結果が真の場合、ＡＮＤゲート２の出力は論理値
“１”となる。ＡＮＤゲート３は、不図示のアドレスバ
ス１０からアドレスを入力し、これをデコードして、コ
マンドアドレスが選択されたか否かを判別する。デコー
ド結果が真の場合、ＡＮＤゲート３の出力は論理値
“１”となる。ここで、コマンドアドレスとは、対象レ
ジスタ１のように書き込み保護の対象となるレジスタに
対して書き換え動作を行う場合に、あらかじめ書き込み
動作を行う必要があるアドレスである。コマンドアドレ
スへの書き込み動作を行うと、ダミーの書き込み動作が
行われる。コマンドアドレスには、書き込み対象となる
レジスタ等は割り付けられていない。ＡＮＤゲート４
は、ＡＮＤゲート３の出力が論理値“１”で、かつレジ
スタ書き込み時に不図示のアクセス制御回路から発生さ
れるレジスタ書き込み信号１２と、同様に不図示のアク
セス制御回路から発生され、レジスタ書き込みアクセス
のバスサイクルの最終タイミングを示すバスサイクル終
了タイミング信号１１とがそれぞれ論理値“１”の場合
に真となり、出力が論理値“１”となる。すなわち、コ
マンドアドレスに対する書き込み動作を行った時の最終
タイミングに論理値“１”となる。ＡＮＤゲート７は、
ＡＮＤゲート２の出力が論理値“１”で、かつレジスタ
書き込み時に不図示のアクセス制御回路から発生される
レジスタ書き込み信号１２と、同様に不図示のアクセス
制御回路から発生され、レジスタ書き込みアクセスのバ
スサイクルの最終タイミングを示すバスサイクル終了タ
イミング信号１１とがそれぞれ論理値“１”の場合に真
となり、出力が論理値“１”となる。すなわち、対象レ
ジスタ１に対する書き込み動作を行った時の最終タイミ
ングに論理値“１”となる。書き込み許可フラグ５は、
内部がＲＳフリップフロップ構成となっており、Ｄゲー
ト４が論理値“１”の時セットされ、ＡＮＤゲート７が
論理値“１”の時リセットされる。セット状態の時、出
力Ｑは論理値“１”となる。すなわち、書き込み許可フ
ラグ５の出力Ｑは、コマンドアドレスに対する書き込み
動作を行った時の最終タイミングで論理値“１”にセッ
トされ、対象レジスタ１に対する書き込み動作を行った
時の最終タイミングで論理値“０”にセットされる。デ
ィレイ８は、書き込み許可フラグ５のＱ出力に対してこ
れをレジスタ書き込み信号１２がアクティブ（論理値
“１”）になっているタイミングと重なるように、これ
より後ろに遅延させる回路である。通常、不図示の内部
クロックのタイミングで複数段のラッチ回路により切り
なおして遅延させる。ＡＮＤゲート６は、ＡＮＤゲート
２の出力が論理値“１”、かつディレイ８の出力がアク
ティブ（論理値“１”）、レジスタ書き込み信号１２が
論理値“１”の時に真となり、出力が論理値“１”とな
る。ＡＮＤゲート６の出力は対象レジスタ１に接続さ
れ、書き込み信号としてこれが論理値“１”の時データ
バス９からのデータが内部に書き込まれる。すなわち、
書き込み許可フラグ５が論理値“１”にセットされてい
る時の、レジスタ１に対するレジスタ書き込み信号１２
がアクティブ（論理値“１”）の条件で、対象レジスタ
１に対する書き込み動作が行われる。ここで、エィレイ
８は、コマンドアドレスへの書き込み動作時に、書き込
みタイミング中に書き込み許可フラグ５が論理値“１”
に変化することにより、ＡＮＤゲート６にてグリッジノ
イズが発生しないようにし、かつ、対象レジスタ１への
書き込み動作時に、書き込みタイミング中に書き込み許
可フラグ５が論理値“０”に変化して、ＡＮＤゲート６
での書き込み条件が不成立になり、書き込みを中断して
しまうことを回避するためのものである。
ト対象のレジスタであり、データバス９から所定のデー
タを書き込むことにより、所望の動作設定が行われる。
データバサウ９は、後述のアドレスバス１０と共に不図
示のＣＰＵに接続され、ＣＰＵが実行するメモリアクセ
ス命令により、所定のアドレス，データがＣＰＵから供
給される。対象レジスタ１の用途としては、例えば、マ
イクロコンピュータにおいては動作クロックの周波数選
択，端子の動作モードの選択，低消費電力モードの選択
等が挙げられる。これらはいずれもマイクロコンピュー
タの基本動作を選択するものであり、通常、システムの
立ち上げ直後に設定した移行は動作中に不用意に書き換
えてはならない。システムに重大な影響を及ぼす可能性
があるからである。ＡＮＤゲート２は、不図示のアドレ
スバス１０からアドレスを入力し、これをデコードし
て、対象レジスタ１が選択されたか否かを判別する。デ
コード結果が真の場合、ＡＮＤゲート２の出力は論理値
“１”となる。ＡＮＤゲート３は、不図示のアドレスバ
ス１０からアドレスを入力し、これをデコードして、コ
マンドアドレスが選択されたか否かを判別する。デコー
ド結果が真の場合、ＡＮＤゲート３の出力は論理値
“１”となる。ここで、コマンドアドレスとは、対象レ
ジスタ１のように書き込み保護の対象となるレジスタに
対して書き換え動作を行う場合に、あらかじめ書き込み
動作を行う必要があるアドレスである。コマンドアドレ
スへの書き込み動作を行うと、ダミーの書き込み動作が
行われる。コマンドアドレスには、書き込み対象となる
レジスタ等は割り付けられていない。ＡＮＤゲート４
は、ＡＮＤゲート３の出力が論理値“１”で、かつレジ
スタ書き込み時に不図示のアクセス制御回路から発生さ
れるレジスタ書き込み信号１２と、同様に不図示のアク
セス制御回路から発生され、レジスタ書き込みアクセス
のバスサイクルの最終タイミングを示すバスサイクル終
了タイミング信号１１とがそれぞれ論理値“１”の場合
に真となり、出力が論理値“１”となる。すなわち、コ
マンドアドレスに対する書き込み動作を行った時の最終
タイミングに論理値“１”となる。ＡＮＤゲート７は、
ＡＮＤゲート２の出力が論理値“１”で、かつレジスタ
書き込み時に不図示のアクセス制御回路から発生される
レジスタ書き込み信号１２と、同様に不図示のアクセス
制御回路から発生され、レジスタ書き込みアクセスのバ
スサイクルの最終タイミングを示すバスサイクル終了タ
イミング信号１１とがそれぞれ論理値“１”の場合に真
となり、出力が論理値“１”となる。すなわち、対象レ
ジスタ１に対する書き込み動作を行った時の最終タイミ
ングに論理値“１”となる。書き込み許可フラグ５は、
内部がＲＳフリップフロップ構成となっており、Ｄゲー
ト４が論理値“１”の時セットされ、ＡＮＤゲート７が
論理値“１”の時リセットされる。セット状態の時、出
力Ｑは論理値“１”となる。すなわち、書き込み許可フ
ラグ５の出力Ｑは、コマンドアドレスに対する書き込み
動作を行った時の最終タイミングで論理値“１”にセッ
トされ、対象レジスタ１に対する書き込み動作を行った
時の最終タイミングで論理値“０”にセットされる。デ
ィレイ８は、書き込み許可フラグ５のＱ出力に対してこ
れをレジスタ書き込み信号１２がアクティブ（論理値
“１”）になっているタイミングと重なるように、これ
より後ろに遅延させる回路である。通常、不図示の内部
クロックのタイミングで複数段のラッチ回路により切り
なおして遅延させる。ＡＮＤゲート６は、ＡＮＤゲート
２の出力が論理値“１”、かつディレイ８の出力がアク
ティブ（論理値“１”）、レジスタ書き込み信号１２が
論理値“１”の時に真となり、出力が論理値“１”とな
る。ＡＮＤゲート６の出力は対象レジスタ１に接続さ
れ、書き込み信号としてこれが論理値“１”の時データ
バス９からのデータが内部に書き込まれる。すなわち、
書き込み許可フラグ５が論理値“１”にセットされてい
る時の、レジスタ１に対するレジスタ書き込み信号１２
がアクティブ（論理値“１”）の条件で、対象レジスタ
１に対する書き込み動作が行われる。ここで、エィレイ
８は、コマンドアドレスへの書き込み動作時に、書き込
みタイミング中に書き込み許可フラグ５が論理値“１”
に変化することにより、ＡＮＤゲート６にてグリッジノ
イズが発生しないようにし、かつ、対象レジスタ１への
書き込み動作時に、書き込みタイミング中に書き込み許
可フラグ５が論理値“０”に変化して、ＡＮＤゲート６
での書き込み条件が不成立になり、書き込みを中断して
しまうことを回避するためのものである。
【００２２】図２は、図１の書き込み保護回路における
各ハードウエアの動作タイミングを示した図である。コ
マンドアドレスに対する書き込み動作を行うことによ
り、そのバスサイクル終了タイミングの条件で書き込み
許可フラグ５が論理値“１”にセットされる（図２−
）また、対象レジスタ１のアドレスに対する書き込み
動作を行うことにより、そのバスサイクル終了タイミン
グの条件で書き込み許可フラグ５は論理値“０”にリセ
ットされる（図２−）実際の対象レジスタ１に対して
は、書き込み許可フラグ５が論理値“１”にセットされ
ている条件のみ書き込み信号がアクティブ（図２−）
になり、書き込みが行われる。コマンドアドレスに対し
てあらかじめ書き込み動作を行っていない場合は、書き
込み許可フラグ５が論理値“０”のままであり、対象レ
ジスタ１への書き込み動作を行っても実際の書き込みは
無視される。
各ハードウエアの動作タイミングを示した図である。コ
マンドアドレスに対する書き込み動作を行うことによ
り、そのバスサイクル終了タイミングの条件で書き込み
許可フラグ５が論理値“１”にセットされる（図２−
）また、対象レジスタ１のアドレスに対する書き込み
動作を行うことにより、そのバスサイクル終了タイミン
グの条件で書き込み許可フラグ５は論理値“０”にリセ
ットされる（図２−）実際の対象レジスタ１に対して
は、書き込み許可フラグ５が論理値“１”にセットされ
ている条件のみ書き込み信号がアクティブ（図２−）
になり、書き込みが行われる。コマンドアドレスに対し
てあらかじめ書き込み動作を行っていない場合は、書き
込み許可フラグ５が論理値“０”のままであり、対象レ
ジスタ１への書き込み動作を行っても実際の書き込みは
無視される。
【００２３】上述の本発明の書き込み保護回路では、保
護対象のレジスタが１本の場合について説明している
が、２本以上のレジスタを保護対象にする場合でも、Ａ
ＮＤゲート２及びＡＮＤゲート６に対応する回路を複数
組み備えることにより容易に実現できる。
護対象のレジスタが１本の場合について説明している
が、２本以上のレジスタを保護対象にする場合でも、Ａ
ＮＤゲート２及びＡＮＤゲート６に対応する回路を複数
組み備えることにより容易に実現できる。
【００２４】以下に、本発明の第二の実施例について図
面を参照して説明する。本実施例は、コンピュータシス
テムの基本動作を決定するＯＳ（オペレーティングシス
テム）のパラメータ等を記憶するメモリに対して、書き
換えアクセス権を与えられていないプログラム等による
不用意な書き込み動作から保護（プロテクト）する機能
を付加させるようにしたものである。
面を参照して説明する。本実施例は、コンピュータシス
テムの基本動作を決定するＯＳ（オペレーティングシス
テム）のパラメータ等を記憶するメモリに対して、書き
換えアクセス権を与えられていないプログラム等による
不用意な書き込み動作から保護（プロテクト）する機能
を付加させるようにしたものである。
【００２５】図３は、本実施例の情報処理装置における
書き込み保護回路ブロック構成を示した図である。
書き込み保護回路ブロック構成を示した図である。
【００２６】図３において、対象メモリ１３はプロテク
ト対象のメモリであり、このアドレス領域に対してデー
タバス２１から所定のデータを書き込むことにより、所
望のパラメータ設定が行われる。データバス２１は、後
述のアドレスバス２２と伴に不図示のＣＰＵに接続さ
れ、ＣＰＵが実行するメモリアクセス命令により、所定
のアドレス，データがＣＰＵから供給される。対象メモ
リ１３にマッピングされるパラメータとしては、例え
ば、ＯＳにおいてはメモリシステムの管理情報，ファイ
ルシステムの管理情報，プロセッサの動作条件等が挙げ
られる。これらはいずれもコンピュータシステムの基本
動作を選択するものであり、通常、ＯＳ以外のアプリケ
ーションプログラムからは不用意に書き換えてはならな
い。システムに重大な影響を及ぼす可能性があるからで
ある。ＡＮＤゲート１４は、不図示のアドレスバス２２
からアドレスを入力し、これをデコードして、対象メモ
リ１３のアドレス領域が選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１４の出力は論
理値“１”となる。ＡＮＤゲート１５は、不図示のアド
レスバス２２からアドレスを入力し、これをデコードし
て、コマンドアドレスが選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１５の出力は論
理値“１”となる。ＡＮＤゲート１５は、不図示のアド
レスバス２２からアドレスを入力し、これをデコードし
て、コマンドアドレスが選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１５の出力の論
理値“１”となる。ここで、コマンドアドレスとは、対
象メモリ１３のように書き込み保護の対象となるメモリ
に対して書き換え動作を行う場合に、あらかじめ書き込
み動作を行う必要があるアドレスである。コマンドアド
レスへの書き込み動作を行うと、ダミーの書き込み動作
が行われる。コマンドアドレスには、書き込み対象とな
るレジスタ等は割り付けられていない。ＡＮＤゲート１
６は、ＡＮＤゲート１５の出力が論理値“１”で、かつ
メモリ書き込み時に不図示のアクセス制御回路から発生
されるメモリ書き込み信号２４と、同様に不図示のアク
セス制御回路から発生され、メモリ書き込みアクセスの
バスサイクルの最終タイミングを示すバスサイクル終了
タイミング信号２３とがそれぞれ論理値“１”の場合に
真となり、出力が論理値“１”となる。すなわち、コマ
ンドアドレスに対する書き込み動作を行った時の最終タ
イミングに論理値“１”となる。ＡＮＤゲート１９は、
ＡＮＤゲート１４の出力が論理値“１”で、かつメモリ
書き込み時に不図示のアクセス制御回路から発生される
メモリ書き込み信号２４と、同様に不図示のアクセス制
御回路から発生され、メモリ書き込みアクセスのバスサ
イクルの最終タイミングを示すバスサイクル終了タイミ
ング信号２３とがそれぞれ論理値“１”の場合に真とな
り、出力が論理値“１”となる。すなわち、対象メモリ
１３に対する書き込み動作を行った時の最終タイミング
に論理値“１”となる。書き込み許可フラグ１７は、内
部がＲＳフリップフロップ構成となっており、ＡＮＤゲ
ート１６が論理値“１”の時セットされ、ＡＮＤゲート
１９が論理値“１”の時リセットされる。セット状態の
時、出力Ｑは論理値“１”となる。すなわち、書き込み
許可フラグ１７の出力Ｑは、コマンドアドレスに対する
書き込み動作を行った時の最終タイミングで論理値
“１”にセットされ、対象メモリ１３に対する書き込み
動作を行った時の最終タイミングで論理値“０”にリセ
ットされる。ディレイ２０は、書き込み許可フラグ１７
のＱ出力に対してこれをメモリ書き込み信号２４がアク
ティブ（論理値“１”）になっているタイミングより後
ろに遅延させる回路である。通常、不図示の内部クロッ
クのタイミングで複数段のラッチ回路により切りなおし
て遅延させる。ＡＮＤゲート１８は、ＡＮＤゲート１４
の出力が論理値“１”、かつディレイ２０の出力がアク
ティブ（論理値“１”）、メモリ書き込み信号２４が論
理値“１”の時に真となり、出力が論理値“１”とな
る。ＡＮＤゲート１８の出力は対象メモリ１３に接続さ
れ、書き込み信号としてこれが論理値“１”の時データ
バス２１からのデータが内部に書き込まれる。すなわ
ち、書き込み許可フラグ１７が論理値“１”にセットさ
れている時の、対象メモリ１３に対するメモリ書き込み
信号２４がアクティブ（論理値“１”）の条件で、対象
メモリ１３対する書き込み動作が行われる。ここで、デ
ィレイ２１は、コマンドアドレスへの書き込み動作時
に、書き込みタイミング中に書き込み許可フラグ１７が
論理値“１”に変化することにより、ＡＮＤゲート１８
にてグリッジノイズが発生しないようにし、かつ、対象
メモリ１３への書き込み動作時に、書き込みタイミング
中に書き込み許可フラグ１７が論理値“０”に変化し
て、ＡＮＤゲート１８での書き込み条件が不成立にな
り、書き込みを中断してしまうことを回避するためのも
のである。
ト対象のメモリであり、このアドレス領域に対してデー
タバス２１から所定のデータを書き込むことにより、所
望のパラメータ設定が行われる。データバス２１は、後
述のアドレスバス２２と伴に不図示のＣＰＵに接続さ
れ、ＣＰＵが実行するメモリアクセス命令により、所定
のアドレス，データがＣＰＵから供給される。対象メモ
リ１３にマッピングされるパラメータとしては、例え
ば、ＯＳにおいてはメモリシステムの管理情報，ファイ
ルシステムの管理情報，プロセッサの動作条件等が挙げ
られる。これらはいずれもコンピュータシステムの基本
動作を選択するものであり、通常、ＯＳ以外のアプリケ
ーションプログラムからは不用意に書き換えてはならな
い。システムに重大な影響を及ぼす可能性があるからで
ある。ＡＮＤゲート１４は、不図示のアドレスバス２２
からアドレスを入力し、これをデコードして、対象メモ
リ１３のアドレス領域が選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１４の出力は論
理値“１”となる。ＡＮＤゲート１５は、不図示のアド
レスバス２２からアドレスを入力し、これをデコードし
て、コマンドアドレスが選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１５の出力は論
理値“１”となる。ＡＮＤゲート１５は、不図示のアド
レスバス２２からアドレスを入力し、これをデコードし
て、コマンドアドレスが選択されたか否かを判別する。
デコード結果が真の場合、ＡＮＤゲート１５の出力の論
理値“１”となる。ここで、コマンドアドレスとは、対
象メモリ１３のように書き込み保護の対象となるメモリ
に対して書き換え動作を行う場合に、あらかじめ書き込
み動作を行う必要があるアドレスである。コマンドアド
レスへの書き込み動作を行うと、ダミーの書き込み動作
が行われる。コマンドアドレスには、書き込み対象とな
るレジスタ等は割り付けられていない。ＡＮＤゲート１
６は、ＡＮＤゲート１５の出力が論理値“１”で、かつ
メモリ書き込み時に不図示のアクセス制御回路から発生
されるメモリ書き込み信号２４と、同様に不図示のアク
セス制御回路から発生され、メモリ書き込みアクセスの
バスサイクルの最終タイミングを示すバスサイクル終了
タイミング信号２３とがそれぞれ論理値“１”の場合に
真となり、出力が論理値“１”となる。すなわち、コマ
ンドアドレスに対する書き込み動作を行った時の最終タ
イミングに論理値“１”となる。ＡＮＤゲート１９は、
ＡＮＤゲート１４の出力が論理値“１”で、かつメモリ
書き込み時に不図示のアクセス制御回路から発生される
メモリ書き込み信号２４と、同様に不図示のアクセス制
御回路から発生され、メモリ書き込みアクセスのバスサ
イクルの最終タイミングを示すバスサイクル終了タイミ
ング信号２３とがそれぞれ論理値“１”の場合に真とな
り、出力が論理値“１”となる。すなわち、対象メモリ
１３に対する書き込み動作を行った時の最終タイミング
に論理値“１”となる。書き込み許可フラグ１７は、内
部がＲＳフリップフロップ構成となっており、ＡＮＤゲ
ート１６が論理値“１”の時セットされ、ＡＮＤゲート
１９が論理値“１”の時リセットされる。セット状態の
時、出力Ｑは論理値“１”となる。すなわち、書き込み
許可フラグ１７の出力Ｑは、コマンドアドレスに対する
書き込み動作を行った時の最終タイミングで論理値
“１”にセットされ、対象メモリ１３に対する書き込み
動作を行った時の最終タイミングで論理値“０”にリセ
ットされる。ディレイ２０は、書き込み許可フラグ１７
のＱ出力に対してこれをメモリ書き込み信号２４がアク
ティブ（論理値“１”）になっているタイミングより後
ろに遅延させる回路である。通常、不図示の内部クロッ
クのタイミングで複数段のラッチ回路により切りなおし
て遅延させる。ＡＮＤゲート１８は、ＡＮＤゲート１４
の出力が論理値“１”、かつディレイ２０の出力がアク
ティブ（論理値“１”）、メモリ書き込み信号２４が論
理値“１”の時に真となり、出力が論理値“１”とな
る。ＡＮＤゲート１８の出力は対象メモリ１３に接続さ
れ、書き込み信号としてこれが論理値“１”の時データ
バス２１からのデータが内部に書き込まれる。すなわ
ち、書き込み許可フラグ１７が論理値“１”にセットさ
れている時の、対象メモリ１３に対するメモリ書き込み
信号２４がアクティブ（論理値“１”）の条件で、対象
メモリ１３対する書き込み動作が行われる。ここで、デ
ィレイ２１は、コマンドアドレスへの書き込み動作時
に、書き込みタイミング中に書き込み許可フラグ１７が
論理値“１”に変化することにより、ＡＮＤゲート１８
にてグリッジノイズが発生しないようにし、かつ、対象
メモリ１３への書き込み動作時に、書き込みタイミング
中に書き込み許可フラグ１７が論理値“０”に変化し
て、ＡＮＤゲート１８での書き込み条件が不成立にな
り、書き込みを中断してしまうことを回避するためのも
のである。
【００２７】本実施例の書き込み保護回路における各ハ
ードウェアの動作タイミングは、第１の実施例の図２に
示した動作タイミングと同様であり、詳細な説明は省略
する。
ードウェアの動作タイミングは、第１の実施例の図２に
示した動作タイミングと同様であり、詳細な説明は省略
する。
【００２８】
【発明の効果】以上説明したように、本発明の書き込み
保護回路は、プロセッサのメモリ空間における所定のア
ドレスをコマンドアドレスとし、プロテクト対象のレジ
スタ，メモリに対して書き込みアクセスする場合は、こ
れに先立ち、そのコマンドアドレスに対してダミーの書
き込み動作を行うようにしたものである。コマンドアド
レスとしては、実際にシステムにおいてレジスタやメモ
リを割り付けていない空きアドレスを割り当てればよ
い。従って、書き換え禁止／許可指定のための専用命令
を設けたり、命令コードの一部を用いて指定する必要が
無く、プロセッサ自体のアーキテクチャを複雑化させる
ことなく機能を実現できる。マイクロプログラム方式に
より複雑なシーケンスを導入する必要もない。また、コ
マンドアドレスにはレジスタ等のハードウェアを設ける
必要が無く、単純なデコーダとフリップフロップのみで
容易に実現できる。さらにアドレスデコーダのデコード
条件の選択により、複数のプロテクト対象のレジストに
ついてお容易に書き込み保護を実現できるなど汎用性に
も優れる。
保護回路は、プロセッサのメモリ空間における所定のア
ドレスをコマンドアドレスとし、プロテクト対象のレジ
スタ，メモリに対して書き込みアクセスする場合は、こ
れに先立ち、そのコマンドアドレスに対してダミーの書
き込み動作を行うようにしたものである。コマンドアド
レスとしては、実際にシステムにおいてレジスタやメモ
リを割り付けていない空きアドレスを割り当てればよ
い。従って、書き換え禁止／許可指定のための専用命令
を設けたり、命令コードの一部を用いて指定する必要が
無く、プロセッサ自体のアーキテクチャを複雑化させる
ことなく機能を実現できる。マイクロプログラム方式に
より複雑なシーケンスを導入する必要もない。また、コ
マンドアドレスにはレジスタ等のハードウェアを設ける
必要が無く、単純なデコーダとフリップフロップのみで
容易に実現できる。さらにアドレスデコーダのデコード
条件の選択により、複数のプロテクト対象のレジストに
ついてお容易に書き込み保護を実現できるなど汎用性に
も優れる。
【００２９】以上のように、本発明の情報処理装置にお
ける書き込み保護回路は、特にＲＩＳＣタイプのＣＰＵ
を備えた場合に、ＣＰＵのハードウェア構成を複雑化さ
せる必要が無く最適な手段を提供するものであり、実用
的効果は極めて高い。
ける書き込み保護回路は、特にＲＩＳＣタイプのＣＰＵ
を備えた場合に、ＣＰＵのハードウェア構成を複雑化さ
せる必要が無く最適な手段を提供するものであり、実用
的効果は極めて高い。
【図１】本発明の第１の実施例の書き込み保護回路のブ
ロック構成を示した図。
ロック構成を示した図。
【図２】本発明の第１の実施例の書き込み保護回路の動
作タイミングを示した図。
作タイミングを示した図。
【図３】本発明の第２の実施例の書き込み保護回路のブ
ロック構成を示した図。
ロック構成を示した図。
【図４】従来の書き込み動作禁止制御回路の回路構成を
示した図。
示した図。
【図５】従来のプロセッサの命令構成を示した図。
１ 対象レジスタ ２，３，４，６，７，１４，１５，１６，１８，１９
ＡＮＤゲート ５，１７ 書き込み許可フラグ ８，２０ ディレイ ９，２１ データバス １０，２２ アドレスバス １１，２３ バスサイクル終了タイミング信号 １２ レジスタ書き込み信号 １３ 対象メモリ １０１ 命令レジスタ １０２ ＡＮＤゲート １０３ ＮＡＮＤゲート １０４ インデックスレジスタ １０５ 加算回路
ＡＮＤゲート ５，１７ 書き込み許可フラグ ８，２０ ディレイ ９，２１ データバス １０，２２ アドレスバス １１，２３ バスサイクル終了タイミング信号 １２ レジスタ書き込み信号 １３ 対象メモリ １０１ 命令レジスタ １０２ ＡＮＤゲート １０３ ＮＡＮＤゲート １０４ インデックスレジスタ １０５ 加算回路
Claims (5)
- 【請求項１】 データ記憶部と、前記データ記憶部の第
２のアドレスに対するアクセス要求に応答して前記デー
タ記憶部の前記第２のアドレスに対するアクセスを行う
情報処理装置であって、前記データ記憶部の前記第２の
アドレスに対するアクセス要求に先立って出力される前
記データ記憶部の第１のアドレスに対するアクセス要求
に応じて第１の制御情報を保持する制御記憶部と、前記
制御記憶部からの前記第１の制御情報および前記データ
記憶部の第２のアドレスに対するアクセス要求に応じて
前記データ記憶部の前記第２のアドレスに対するアクセ
スを許可し、前記制御記憶部において前記第１の制御情
報が保持されていないときには前記データ記憶部の前記
第２のアドレスに対するアクセスを禁止するアクセス制
御部とを有することを特徴とする情報処理装置。 - 【請求項２】 前記アクセス制御部は前記制御記憶部が
前記第１の制御情報を保持しているときに前記第２のア
ドレスに対するアクセス要求があったとき、前記第１の
制御記憶部をリセットする手段を有することを特徴とす
る請求項１記載の情報処理装置。 - 【請求項３】 前記第２のアドレスに対するアクセス要
求を入力されるアクセス入力部と、前記制御記憶部の出
力に接続された遅延手段とをさらに有し、前記アクセス
制御部は前記遅延手段の出力と、前記アクセス入力部の
出力とを供給されて前記許可及び禁止を行い、前記制御
記憶部は前記アクセス入力部の出力によってリセットさ
れることを特徴とする請求項１記載の情報処理装置。 - 【請求項４】 データ記憶手段と、前記データ記憶手段
の第二のアドレスに対するアクセス要求に応答して前記
データ記憶手段の前記第二のアドレスに対するアクセス
を行う情報処理装置であって、前記データ記憶手段の前
記第二のアドレスに対するアクセス要求に先立って出力
される前記データ記憶手段の第一のアドレスに対するア
クセス要求に応答して前記第一のアドレスへの書き込み
動作があったことを記憶する書き込み動作保持手段と、
該書き込み動作保持手段において前記第一のアドレスへ
の書き込み動作があったことが保持されている場合にの
み前記データ記憶手段に対する前記第二のアドレスへの
書き込み動作を許可し、前記書き込み動作保持手段にお
いて前記第一のアドレスへの書き込み動作があったこと
が保持されていない場合には前記データ記憶手段に対す
る前記第二のアドレスへの書き込み動作を禁止する手段
とを備えたことを特徴とする情報処理装置。 - 【請求項５】 命令処理を実行する中央処理装置と、ア
クセス保護対象となる記憶手段とを備えた情報処理装置
であって、前記中央処理装置が実行するメモリアクセス
命令により指定される前記記憶手段のアドレスを解読す
る第一のデコーダと、前記中央処理装置が実行するメモ
リアクセス命令により指定されるコマンドアドレスを解
読する第二のデコーダと、前記中央処理装置がメモリア
クセス命令実行時に出力するアクセスタイミング信号の
発生と前記第二のデコーダの解読条件とが成立した時に
セットされ、前記中央処理装置がメモリアクセス命令実
行時に出力するアクセスタイミング信号の発生と前記第
一のデコーダの解読条件とが成立した時にリセットされ
るアクセス許可フラグと、前記中央処理装置がメモリア
クセス命令実行時に出力するアクセスタイミング信号の
発生と前記第一のデコーダの解読条件と前記アクセス許
可フラグのセット条件とが成立した時にのみ前記記憶手
段に対するアクセスを許可する手段とを備えた情報処理
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21592594A JP3202497B2 (ja) | 1994-09-09 | 1994-09-09 | 情報処理装置 |
| US08/519,769 US5721872A (en) | 1994-09-09 | 1995-08-28 | Information processing apparatus with write protection function of specific storage area |
| EP95113572A EP0701213A1 (en) | 1994-09-09 | 1995-08-29 | Information processing apparatus with write protection function of specific storage area |
| KR1019950029392A KR100204850B1 (ko) | 1994-09-09 | 1995-09-07 | 특정저장영역의 기입보호기능을 구비한 정보처리장치 및 그방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21592594A JP3202497B2 (ja) | 1994-09-09 | 1994-09-09 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877075A JPH0877075A (ja) | 1996-03-22 |
| JP3202497B2 true JP3202497B2 (ja) | 2001-08-27 |
Family
ID=16680539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21592594A Expired - Fee Related JP3202497B2 (ja) | 1994-09-09 | 1994-09-09 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5721872A (ja) |
| EP (1) | EP0701213A1 (ja) |
| JP (1) | JP3202497B2 (ja) |
| KR (1) | KR100204850B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3515337B2 (ja) * | 1997-09-22 | 2004-04-05 | 三洋電機株式会社 | プログラム実行装置 |
| JPH11110293A (ja) * | 1997-09-29 | 1999-04-23 | Mitsubishi Electric Corp | 不揮発性メモリ制御回路 |
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