JP2504191B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2504191B2 JP2504191B2 JP1142451A JP14245189A JP2504191B2 JP 2504191 B2 JP2504191 B2 JP 2504191B2 JP 1142451 A JP1142451 A JP 1142451A JP 14245189 A JP14245189 A JP 14245189A JP 2504191 B2 JP2504191 B2 JP 2504191B2
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- Japan
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- mode
- bus
- stage
- dbgack
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数の動作モードを持つマイクロプロセ
ッサに関し、さらに詳述すればモード信号によりその外
部装置を切替えるものに関する。
ッサに関し、さらに詳述すればモード信号によりその外
部装置を切替えるものに関する。
第４図はナショナルセミコンダクタ社の「Series3200
0 Databook」、PP,2−210に示された従来のマイクロプ
ロセッサのシステム接続図であり、モード信号により複
数の動作モードの別を識別する。図において21はCPU
（マイクロプロセッサ）であり、該CPU21は論理アドレ
スを図示しないメモリの物理アドレスに変換すると共に
メモリ保護を行うメモリ管理ユニット（以下MMUとい
う）22にバス23を介してアクセス情報により論理アドレ
スを与えると共にCPU21がユーザモード又はスーパバイ
ザモードのどちらのモードで動作しているのかを示すモ
ード信号U/を与える。
0 Databook」、PP,2−210に示された従来のマイクロプ
ロセッサのシステム接続図であり、モード信号により複
数の動作モードの別を識別する。図において21はCPU
（マイクロプロセッサ）であり、該CPU21は論理アドレ
スを図示しないメモリの物理アドレスに変換すると共に
メモリ保護を行うメモリ管理ユニット（以下MMUとい
う）22にバス23を介してアクセス情報により論理アドレ
スを与えると共にCPU21がユーザモード又はスーパバイ
ザモードのどちらのモードで動作しているのかを示すモ
ード信号U/を与える。
ここでユーザモードはユーザのアプリケーションを動
作させるモードであり、スーパバイザモードはOS等のシ
ステムを動作させるモードである。モード信号U/はCP
U21のプロセッサ状態を示す図示しないステータスレジ
スタのＵビットの値が出力され、モード信号U/が“H"
レベルのときはユーザモードで、また“L"レベルのとき
はスーパバイザモードで動作していることを示してい
る。
作させるモードであり、スーパバイザモードはOS等のシ
ステムを動作させるモードである。モード信号U/はCP
U21のプロセッサ状態を示す図示しないステータスレジ
スタのＵビットの値が出力され、モード信号U/が“H"
レベルのときはユーザモードで、また“L"レベルのとき
はスーパバイザモードで動作していることを示してい
る。
次に従来のマイクロプロセッサの動作について説明す
る。
る。
CPU21はMMU22にアクセス情報を与える。それを受けて
MMU22は論理アドレスから物理アドレスへの変換の外に
モードに応じてメモリ領域を保護するメモリ保護を行
う。即ちMMU22はモード信号U/を受け、そのとき設定
されている保護レベルとモード信号U/の状態とでメモ
リ保護を行い、モードに応じて定められたメモリ上の保
護領域に対するアクセスを行わないように制御する。
MMU22は論理アドレスから物理アドレスへの変換の外に
モードに応じてメモリ領域を保護するメモリ保護を行
う。即ちMMU22はモード信号U/を受け、そのとき設定
されている保護レベルとモード信号U/の状態とでメモ
リ保護を行い、モードに応じて定められたメモリ上の保
護領域に対するアクセスを行わないように制御する。
第５図はモード信号U/の変化タイミングとCPUから
のバスアクセスとの関係を示したタイミングチャートで
ある。このCPU21では、少なくともCPU21がバスサイクル
によりメモリに対するアクセスを行う直前、即ちバスに
次の論理アドレスを出力する直前のクロックに同期して
その1/2周期でモード信号U/を変化させる。そしてCPU
21が外部に対するアクセスを行う前のＡで図示するタイ
ミングでモード信号U/が安定しているようにして、モ
ードの切替が確実に行われてからメモリのアクセスが行
われ、メモリの保護が確実に行われるようにしている。
のバスアクセスとの関係を示したタイミングチャートで
ある。このCPU21では、少なくともCPU21がバスサイクル
によりメモリに対するアクセスを行う直前、即ちバスに
次の論理アドレスを出力する直前のクロックに同期して
その1/2周期でモード信号U/を変化させる。そしてCPU
21が外部に対するアクセスを行う前のＡで図示するタイ
ミングでモード信号U/が安定しているようにして、モ
ードの切替が確実に行われてからメモリのアクセスが行
われ、メモリの保護が確実に行われるようにしている。
従来のマイクロプロセッサではモード信号により動作
モードをCPUの外部に明示し、モード信号が安定してか
らメモリをアクセスしているので、ハードウェアにより
メモリ保護を実現することができる。しかしながらCPU
及びその周辺装置の性能が向上し、クロックが高速化
し、バスサイクルの周期が短くなった場合、直前のクロ
ックから次のバスサイクル開始までの絶対時間が短縮
し、モード信号が変化し安定する前にバスサイクルが開
始されてしまうという虞がある。
モードをCPUの外部に明示し、モード信号が安定してか
らメモリをアクセスしているので、ハードウェアにより
メモリ保護を実現することができる。しかしながらCPU
及びその周辺装置の性能が向上し、クロックが高速化
し、バスサイクルの周期が短くなった場合、直前のクロ
ックから次のバスサイクル開始までの絶対時間が短縮
し、モード信号が変化し安定する前にバスサイクルが開
始されてしまうという虞がある。
この発明は上記のような事情を考慮してなされたもの
であり、モード信号が変化する間、バスアクセスを禁止
するためバスサイクルを停止することにより、モード信
号が安定した後にバスサイクルが開始され、高速なバス
サイクルを持つシステムにおいてモード信号により外部
装置を容易に切替えられるマイクロプロセッサを提供す
ることを目的とする。
であり、モード信号が変化する間、バスアクセスを禁止
するためバスサイクルを停止することにより、モード信
号が安定した後にバスサイクルが開始され、高速なバス
サイクルを持つシステムにおいてモード信号により外部
装置を容易に切替えられるマイクロプロセッサを提供す
ることを目的とする。
この発明に係るマイクロプロセッサはモード切替信号
により動作モードを切替え、外部装置をアクセスすると
き、バス制御手段によりバスサイクルを停止させ、バス
アクセスを行わないことを保証し、その間にモード切替
信号を変化させ動作モードを切替えるようにしたもので
ある。
により動作モードを切替え、外部装置をアクセスすると
き、バス制御手段によりバスサイクルを停止させ、バス
アクセスを行わないことを保証し、その間にモード切替
信号を変化させ動作モードを切替えるようにしたもので
ある。
この発明においては外部装置へのアクセスを行わない
ことを保証されているタイミングでモード切替信号が変
化するため、高速なバスサイクルを有するシステムにお
いても外部装置をモード切替信号により容易に切替える
ことができる。
ことを保証されているタイミングでモード切替信号が変
化するため、高速なバスサイクルを有するシステムにお
いても外部装置をモード切替信号により容易に切替える
ことができる。
以下この発明をその実施例を示す図面に基づき説明す
る。
る。
第１図はこの発明に係るマイクロプロセッサのパイプ
ラインを示すブロック図である。このマイクロプロセッ
サはデバッグ時にデバッグモード（以下DBGモードとい
う）とデバック応答モード（以下DBGACKモードという）
とで動作する。DBGモードとは通常のデバッグ処理を行
うモードであり、DBGACKモードとは例外処理としてのデ
ータ処理を行いデバッグするモードである。図において
１は後述する外部バスインターフェイス部（以下バスI/
F部という）６にアクセス要求を出し、メモリから命令
コードをフェッチする命令フェッチステージ（以下IFス
テージという）であり、該IFステージ１は命令コードを
デコードする命令デコードステージ（以下Ｄステージと
いう）２、デコードされた命令コード中に指定されたオ
ペランドの実行アドレスの計算を行うオペランドアドレ
ス計算ステージ（以下Ａステージという）３、メモリよ
りオペランドをフェッチするオペランドフェッチステー
ジ（以下Ｆステージという）４を介して、オペランドに
対して命令コード中で指定された演算を実行する命令実
行ステージ（以下Ｅステージという）５に接続されてい
る。また外部装置とのインターフェイスであるバスI/F
部６はIFステージ１、Ａステージ３、Ｆステージ４及び
Ｅステージ５に接続されている。
ラインを示すブロック図である。このマイクロプロセッ
サはデバッグ時にデバッグモード（以下DBGモードとい
う）とデバック応答モード（以下DBGACKモードという）
とで動作する。DBGモードとは通常のデバッグ処理を行
うモードであり、DBGACKモードとは例外処理としてのデ
ータ処理を行いデバッグするモードである。図において
１は後述する外部バスインターフェイス部（以下バスI/
F部という）６にアクセス要求を出し、メモリから命令
コードをフェッチする命令フェッチステージ（以下IFス
テージという）であり、該IFステージ１は命令コードを
デコードする命令デコードステージ（以下Ｄステージと
いう）２、デコードされた命令コード中に指定されたオ
ペランドの実行アドレスの計算を行うオペランドアドレ
ス計算ステージ（以下Ａステージという）３、メモリよ
りオペランドをフェッチするオペランドフェッチステー
ジ（以下Ｆステージという）４を介して、オペランドに
対して命令コード中で指定された演算を実行する命令実
行ステージ（以下Ｅステージという）５に接続されてい
る。また外部装置とのインターフェイスであるバスI/F
部６はIFステージ１、Ａステージ３、Ｆステージ４及び
Ｅステージ５に接続されている。
IFステージ１はバスI/F部６に対して独立にアクセス
要求を出し、メモリから命令コードをフェッチしてＤス
テージ２に出力する。Ｄステージ２はIFステージ１から
出力された命令コードをデコードして、そのデコード結
果をＡステージ３に出力する。Ａステージ３は命令コー
ド中で指定されたオペランドの実行アドレスの計算を行
い、必要ならばバスI/F部６にアクセス要求を出し、ア
ドレス間接参照を行い、計算したオペランドアドレスを
Ｆステージ４に出力する。Ｆステージ４はＡステージ３
から入力されたオペランドアドレスに従い、バスI/F部
６へアクセス要求を出し、外部バスを介してメモリより
オペランドをフェッチする。フェッチしたオペランドは
Ｅステージ５に出力される。Ｅステージ５はＦステージ
４から出力されたオペランドに対して命令コード中で指
定された演算を実行する。さらに必要であればバスI/F
部６にアクセス要求を出し、その演算結果をメモリにス
トアする。バスI/F部６はA,F,Eステージからのアクセス
要求が無い場合、IFステージ１からのアクセス要求によ
り、命令のプリフェッチを行う。
要求を出し、メモリから命令コードをフェッチしてＤス
テージ２に出力する。Ｄステージ２はIFステージ１から
出力された命令コードをデコードして、そのデコード結
果をＡステージ３に出力する。Ａステージ３は命令コー
ド中で指定されたオペランドの実行アドレスの計算を行
い、必要ならばバスI/F部６にアクセス要求を出し、ア
ドレス間接参照を行い、計算したオペランドアドレスを
Ｆステージ４に出力する。Ｆステージ４はＡステージ３
から入力されたオペランドアドレスに従い、バスI/F部
６へアクセス要求を出し、外部バスを介してメモリより
オペランドをフェッチする。フェッチしたオペランドは
Ｅステージ５に出力される。Ｅステージ５はＦステージ
４から出力されたオペランドに対して命令コード中で指
定された演算を実行する。さらに必要であればバスI/F
部６にアクセス要求を出し、その演算結果をメモリにス
トアする。バスI/F部６はA,F,Eステージからのアクセス
要求が無い場合、IFステージ１からのアクセス要求によ
り、命令のプリフェッチを行う。
またＥステージ５からはDBGモードかDBGACKモードか
を識別するモード識別信号MSがバスI/F部６に出力され
る。モード識別信号MSはDBGモードのときは“H"レベル
であり、DBGACKモードのときは“L"レベルとなってい
る。またバスI/F部６からは図示しない外部装置へモー
ド切替信号DBGACKを出力する。
を識別するモード識別信号MSがバスI/F部６に出力され
る。モード識別信号MSはDBGモードのときは“H"レベル
であり、DBGACKモードのときは“L"レベルとなってい
る。またバスI/F部６からは図示しない外部装置へモー
ド切替信号DBGACKを出力する。
本マイクロプロセッサは通常DBGモードで動作し、モ
ード切替信号DBGACKは“H"レベルで出力されている。DB
GモードからDBGACKモードへの変遷はＥステージ５で行
われ実行中の命令終了後、Ｅステージ５からバスI/F部
６へアクセス要求が出され、モード識別信号MSに“L"レ
ベルが出力され、続けてアクセスキャンセル要求が出さ
れる。バスI/F部６はＥステージ５からのアクセス要求
とキャンセル要求とにより最小バスサイクルに等しい時
間だけ外部バスをアクセスせずその時間の1/2周期の時
点でモード切替信号DBGACKを“L"レベルに変化させる。
ード切替信号DBGACKは“H"レベルで出力されている。DB
GモードからDBGACKモードへの変遷はＥステージ５で行
われ実行中の命令終了後、Ｅステージ５からバスI/F部
６へアクセス要求が出され、モード識別信号MSに“L"レ
ベルが出力され、続けてアクセスキャンセル要求が出さ
れる。バスI/F部６はＥステージ５からのアクセス要求
とキャンセル要求とにより最小バスサイクルに等しい時
間だけ外部バスをアクセスせずその時間の1/2周期の時
点でモード切替信号DBGACKを“L"レベルに変化させる。
DBGACKモードでの処理が終了するとＥステージから再
びアクセス要求が出され、モード識別信号が“H"レベル
に変化する。続けてアクセスキャンセル要求が出され、
バスI/F部６はＥステージ５からのアクセス要求とキャ
ンセル要求とにより最小バスサイクルに等しい時間だけ
外部バスをアクセスせず、最小バスサイクルの時間の1/
2周期の時点でモード切替信号DBGACKを“H"レベルに変
化させる。
びアクセス要求が出され、モード識別信号が“H"レベル
に変化する。続けてアクセスキャンセル要求が出され、
バスI/F部６はＥステージ５からのアクセス要求とキャ
ンセル要求とにより最小バスサイクルに等しい時間だけ
外部バスをアクセスせず、最小バスサイクルの時間の1/
2周期の時点でモード切替信号DBGACKを“H"レベルに変
化させる。
第２図は第１図に示したこの発明に係るマイクロプロ
セッサを用いたデータ処理装置のブロック図である。図
において７はこの発明のマイクロプロセッサであるCPU
であり、該CPU7から出力された制御信号はセレクタ10を
介して第１の外部メモリ８又は第２の外部メモリ９に与
えられる。第１の外部メモリ８はDBGモード時の動作に
使用され、第２の外部メモリ９はDBGACKモード時の動作
に使用される。セレクタ10はCPU7から出力されたモード
切替信号DBGACKにより切替えられ、DBGACKが“H"レベル
のときは第１の外部メモリ８を選択し、“L"レベルのと
きは第２の外部メモリ９を選択する。
セッサを用いたデータ処理装置のブロック図である。図
において７はこの発明のマイクロプロセッサであるCPU
であり、該CPU7から出力された制御信号はセレクタ10を
介して第１の外部メモリ８又は第２の外部メモリ９に与
えられる。第１の外部メモリ８はDBGモード時の動作に
使用され、第２の外部メモリ９はDBGACKモード時の動作
に使用される。セレクタ10はCPU7から出力されたモード
切替信号DBGACKにより切替えられ、DBGACKが“H"レベル
のときは第１の外部メモリ８を選択し、“L"レベルのと
きは第２の外部メモリ９を選択する。
初期状態でCPU7はモード切替信号DBGACKに“H"レベル
を出力し、セレクタ10はCPU7からの制御信号を第１の外
部メモリ８に送る。この結果CPU7は第１の外部メモリ８
に対してアクセス動作を行い、命令、データを第１の外
部メモリ８からフェッチしデータ処理を実行する。処理
実行中にCPU7でDBGACKモードへの遷移が発生すると実行
中の命令の実行完了を待ってモード切替信号DBGACKを
“L"レベルに変化させる。モード切替信号DBGACKの変化
によりセレクタ10はCPU7からの制御信号を第１の外部メ
モリ８から第２の外部メモリ９に切り替え、以降のCPU7
からのアクセス動作が第２の外部メモリ９に対して行わ
れる。モード切替信号DBGACKが“L"レベルの期間は通常
のデータ処理としてでなく例外処理としてのデータ処理
が実行され、例外処理完了後、再びモード切替信号DBGA
CKが“H"レベルになりDBGACKモードへの遷移以前と同様
のDBGモードに戻り、その処理を続行する。
を出力し、セレクタ10はCPU7からの制御信号を第１の外
部メモリ８に送る。この結果CPU7は第１の外部メモリ８
に対してアクセス動作を行い、命令、データを第１の外
部メモリ８からフェッチしデータ処理を実行する。処理
実行中にCPU7でDBGACKモードへの遷移が発生すると実行
中の命令の実行完了を待ってモード切替信号DBGACKを
“L"レベルに変化させる。モード切替信号DBGACKの変化
によりセレクタ10はCPU7からの制御信号を第１の外部メ
モリ８から第２の外部メモリ９に切り替え、以降のCPU7
からのアクセス動作が第２の外部メモリ９に対して行わ
れる。モード切替信号DBGACKが“L"レベルの期間は通常
のデータ処理としてでなく例外処理としてのデータ処理
が実行され、例外処理完了後、再びモード切替信号DBGA
CKが“H"レベルになりDBGACKモードへの遷移以前と同様
のDBGモードに戻り、その処理を続行する。
第３図は第１図で示したデータ処理装置に使用したマ
イクロプロセッサのモード切替信号DBGACKの変化タイミ
ングとバスアクセスとの関係を示したタイミング図であ
る。モード切替信号DBGACKの変化点は最小のバスサイク
ルを想定した期間の1/2周期の時点である。これにより
アクセス時間に関わらずマイクロプロセッサがモード切
替信号DBGACKを変化させるタイミングではバスI/F部６
がバスサイクルを起動せず、外部バスに対するアクセス
を行わないことが保証されている。
イクロプロセッサのモード切替信号DBGACKの変化タイミ
ングとバスアクセスとの関係を示したタイミング図であ
る。モード切替信号DBGACKの変化点は最小のバスサイク
ルを想定した期間の1/2周期の時点である。これにより
アクセス時間に関わらずマイクロプロセッサがモード切
替信号DBGACKを変化させるタイミングではバスI/F部６
がバスサイクルを起動せず、外部バスに対するアクセス
を行わないことが保証されている。
このようにバスサイクルを実行しない期間を作り、周
期の1/2の時点でモード切替信号DBGACKを切り替えるこ
とにより、モード切替信号DBGACKによって外部装置を容
易に切り替えることができる。
期の1/2の時点でモード切替信号DBGACKを切り替えるこ
とにより、モード切替信号DBGACKによって外部装置を容
易に切り替えることができる。
なおこの実施例ではDBGモードとDBGACKモードとの切
替えを例に説明したが、この発明はこれに限るものでは
なく、モードはどのようなモードでもよく、そのモード
を識別し、それに基づきモード切替信号を出力する間バ
スサイクルを停止する構成とすればどのようなモードに
おいても適用できることは言うまでもない。
替えを例に説明したが、この発明はこれに限るものでは
なく、モードはどのようなモードでもよく、そのモード
を識別し、それに基づきモード切替信号を出力する間バ
スサイクルを停止する構成とすればどのようなモードに
おいても適用できることは言うまでもない。
以上説明したとおり、この発明によればモード切替信
号により外部装置を切り替えるデータ処理装置に使用す
るマイクロプロセッサにおいて、モード切替信号による
モードの切り替え時点でバスサイクルを停止させるの
で、バスアクセスをしていないことを保証できるように
なり、高速なバスを持つデータ処理システムにおいても
モード切替信号で容易に外部装置を切り替えることがで
きる。
号により外部装置を切り替えるデータ処理装置に使用す
るマイクロプロセッサにおいて、モード切替信号による
モードの切り替え時点でバスサイクルを停止させるの
で、バスアクセスをしていないことを保証できるように
なり、高速なバスを持つデータ処理システムにおいても
モード切替信号で容易に外部装置を切り替えることがで
きる。
第１図はこの発明の一実施例のマイクロプロセッサのパ
イプラインを示すブロック図、第２図はこの発明のマイ
クロプロセッサを使用したデータ処理装置の概略ブロッ
ク図、第３図はこの発明のマイクロプロセッサを使用し
たデータ処理装置におけるモード切替信号の変化タイミ
ングとバスアクセスとの関係を示したタイミング図、第
４図はナショナルセミコンダクタ社のマニュアルに示さ
れたモード信号を持つ従来のマイクロプロセッサのシス
テム接続図、第５図はモード信号の変化タイミングとCP
Uからのバスアクセスとの関係を示したタイミング図で
ある。 ５……命令実行ステージ、６……バスI/F部、７……CP
U、８……第１の外部メモリ、９……第２の外部メモ
リ、10……セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
イプラインを示すブロック図、第２図はこの発明のマイ
クロプロセッサを使用したデータ処理装置の概略ブロッ
ク図、第３図はこの発明のマイクロプロセッサを使用し
たデータ処理装置におけるモード切替信号の変化タイミ
ングとバスアクセスとの関係を示したタイミング図、第
４図はナショナルセミコンダクタ社のマニュアルに示さ
れたモード信号を持つ従来のマイクロプロセッサのシス
テム接続図、第５図はモード信号の変化タイミングとCP
Uからのバスアクセスとの関係を示したタイミング図で
ある。 ５……命令実行ステージ、６……バスI/F部、７……CP
U、８……第１の外部メモリ、９……第２の外部メモ
リ、10……セレクタ なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】複数の動作モードを有し、該動作モードに
基づきバスサイクルで外部装置をアクセスするマイクロ
プロセッサにおいて、 前記動作モードを識別する手段と、 該手段の識別結果に基づき、動作モードを切替えるモー
ド切替信号を出力する手段と、 前記モード切替信号が出力されるとき、前記バスサイク
ルを停止させるバス制御手段と を備えることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1142451A JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH036758A JPH036758A (ja) | 1991-01-14 |
| JP2504191B2 true JP2504191B2 (ja) | 1996-06-05 |
Family
ID=15315617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1142451A Expired - Lifetime JP2504191B2 (ja) | 1989-06-05 | 1989-06-05 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504191B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479797B1 (en) | 2000-06-05 | 2002-11-12 | Tigers Polymer Corporation | Snow melting apparatus and heating wire for melting snow |
| US20090204823A1 (en) * | 2008-02-07 | 2009-08-13 | Analog Devices, Inc. | Method and apparatus for controlling system access during protected modes of operation |
-
1989
- 1989-06-05 JP JP1142451A patent/JP2504191B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036758A (ja) | 1991-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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