JPS59106048A - マイクロプロセツサシステム - Google Patents
マイクロプロセツサシステムInfo
- Publication number
- JPS59106048A JPS59106048A JP21651182A JP21651182A JPS59106048A JP S59106048 A JPS59106048 A JP S59106048A JP 21651182 A JP21651182 A JP 21651182A JP 21651182 A JP21651182 A JP 21651182A JP S59106048 A JPS59106048 A JP S59106048A
- Authority
- JP
- Japan
- Prior art keywords
- address
- microprocessor
- instruction
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプロセッサのメモリ空間を拡張する
ための技術に関し、特に論理アドレスを物理アドレスに
変換するアンレス変換回路に関する。
ための技術に関し、特に論理アドレスを物理アドレスに
変換するアンレス変換回路に関する。
従来、マイクロプロセッサのアドレス変換回路は、第１
図に示されるように、論理アドレスの上位数ビットを用
いて、幾つかあるリロケーション・ベース・レジスタの
一つを選択し、そのレジスタの出力と論理アドレスの残
りのビット（これをオフセットと呼ぶ）とを加算し、物
理アドレスを生成するのが一般的である。
図に示されるように、論理アドレスの上位数ビットを用
いて、幾つかあるリロケーション・ベース・レジスタの
一つを選択し、そのレジスタの出力と論理アドレスの残
りのビット（これをオフセットと呼ぶ）とを加算し、物
理アドレスを生成するのが一般的である。
ところが、従来の方法では、論理アドレスの性格、すな
わち現在の論理アドレスが、命令７エツチのアドレスな
のか、命令実行サイクルにおける一データアクセスのた
めのアドレスなのかについては無関係にただ唯一のりロ
ケーション・ペース・レジスタを選択するために、次の
ような欠点があった。
わち現在の論理アドレスが、命令７エツチのアドレスな
のか、命令実行サイクルにおける一データアクセスのた
めのアドレスなのかについては無関係にただ唯一のりロ
ケーション・ペース・レジスタを選択するために、次の
ような欠点があった。
■ 命令の格納されているセグメント（これをグロシー
ジャ・セグメントと呼ぶ）と、データの格納されている
セグメント（これをデータ・セグメントと呼ぶ）とがア
ドレス変換回路のハードウェア／ソフトウェアにより明
確に識別されないため、プログラムにより区別して最適
なセグメント化を行なわなければならず、プログラム設
計者にとって大きな負担となシブログラム開発に時間の
かかる原因となっていた。
ジャ・セグメントと呼ぶ）と、データの格納されている
セグメント（これをデータ・セグメントと呼ぶ）とがア
ドレス変換回路のハードウェア／ソフトウェアにより明
確に識別されないため、プログラムにより区別して最適
なセグメント化を行なわなければならず、プログラム設
計者にとって大きな負担となシブログラム開発に時間の
かかる原因となっていた。
■ また、プログラムが複雑になシ、そのデバッグに時
間がかかっていた。
間がかかっていた。
■ グロシージャセグメントとデータセグメントとを合
わせて６４にバイトを越えるようなたいへん大きなシス
テムでは、リロケーション・ベース・レジスタの書替え
のだめのプログラム・オーバーヘッドが大きく、処理速
度の低下の原因になっていた。
わせて６４にバイトを越えるようなたいへん大きなシス
テムでは、リロケーション・ベース・レジスタの書替え
のだめのプログラム・オーバーヘッドが大きく、処理速
度の低下の原因になっていた。
従って本発明の目的は、マイクロプロセッサのプログラ
ム開発およびプログラムディバックに資する時間を短縮
し、さらにその処理速度を高めることにある。
ム開発およびプログラムディバックに資する時間を短縮
し、さらにその処理速度を高めることにある。
本発明によれば、マイクロプロセッサの命令をデコード
する命令デコーダを用いて、論理アドレスが命令フェッ
チのアドレスか、データアクセスのアドレスかを区別し
、これによってグロシージャセグメント用のメモリ空間
とデータセグメント用のメモリ空間とを明確に分離した
アーキテクチャを有するマイクロプロセッサが得られる
。
する命令デコーダを用いて、論理アドレスが命令フェッ
チのアドレスか、データアクセスのアドレスかを区別し
、これによってグロシージャセグメント用のメモリ空間
とデータセグメント用のメモリ空間とを明確に分離した
アーキテクチャを有するマイクロプロセッサが得られる
。
次に本発明の一実施例を示す図面を参照して本発明の詳
細な説明する。
細な説明する。
第２図を参照すると、マイクロプロセッサ（Ｚ８０）ｌ
は、命令をデコードする命令デコーダ２と。
は、命令をデコードする命令デコーダ２と。
リロケーション・ベース・レジスタ３と、リロケーショ
ンベースレジスタ選択回路４と演算回路５と、メインメ
モリ６とを具備している。マイクロプロセッサ１ （ｚ
ｓｏ ）の論理アドレス出力は演算回路５に接続される
。リロケーションベース・レジスタ選択回路４は、命令
デコーダ２の出力フェッチ信号と、マイクロプロセッサ
１（Ｚ８０） からの出力Ｍｌ信号を用いて、どのリロ
ケーション・ベース・レジスタの内容を演算回路５に出
力するかを決定する回路である。演算回路５は、リロケ
ーション・ベース・レジスタ４からの出力とマイクロプ
ロセッサ１からの論理アドレスとを加算し。
ンベースレジスタ選択回路４と演算回路５と、メインメ
モリ６とを具備している。マイクロプロセッサ１ （ｚ
ｓｏ ）の論理アドレス出力は演算回路５に接続される
。リロケーションベース・レジスタ選択回路４は、命令
デコーダ２の出力フェッチ信号と、マイクロプロセッサ
１（Ｚ８０） からの出力Ｍｌ信号を用いて、どのリロ
ケーション・ベース・レジスタの内容を演算回路５に出
力するかを決定する回路である。演算回路５は、リロケ
ーション・ベース・レジスタ４からの出力とマイクロプ
ロセッサ１からの論理アドレスとを加算し。
実アドレスを生成するものである。メインメモリ６は、
演算回路５から出力された芙アドレスにデータを書き込
むか、またはそのアドレスのデータもしくは命令を読み
出す。−万、マイクロプロセッサ１（Ｚ８０）のデータ
・バス７は、メインメモリ６および命令デコーダ２に接
続されている。命令デコーダ２は、データ・バス７がら
のデータと。
演算回路５から出力された芙アドレスにデータを書き込
むか、またはそのアドレスのデータもしくは命令を読み
出す。−万、マイクロプロセッサ１（Ｚ８０）のデータ
・バス７は、メインメモリ６および命令デコーダ２に接
続されている。命令デコーダ２は、データ・バス７がら
のデータと。
Ｚ８０から出力される制御信号である。Ｍｌ、■Ｑ。
ＲＤ 、 ＲＦ８）１ 、 Ｉ ＲＱ倍信号用いてフェ
ッチ信号を生成するための回路である。ここで、フェッ
チ信号とｕ、ｚｓｏが命令の最初のオペレーション・コ
ード（以下Ｕｐ コードと略す）を７エツチするＭ１
サイクルに引き続い−Ｃ命令の７エツチを行なうための
メモリ・リードサイクルの間ＯＮになっているような信
号であシ、マイクロプロセッサ１（Ｚ８０）のすべての
命令に対して、予め定められたタイミングで出力される
。
ッチ信号を生成するための回路である。ここで、フェッ
チ信号とｕ、ｚｓｏが命令の最初のオペレーション・コ
ード（以下Ｕｐ コードと略す）を７エツチするＭ１
サイクルに引き続い−Ｃ命令の７エツチを行なうための
メモリ・リードサイクルの間ＯＮになっているような信
号であシ、マイクロプロセッサ１（Ｚ８０）のすべての
命令に対して、予め定められたタイミングで出力される
。
ここで、マイクロプロセッサ１ （ｚｓｏ ）が、〔Ｌ
ｏａｄ （ｌＸ＋ｄ）、ｎ）という命令を実行する時を
例示する。この命令の実行時には、マイクロプロセラｔ
１（ｚｓｏ）のアドレスバス、データバス、制御信号等
は、他の命令実行時にも共通する一般的なタイムチャー
トを示すので、他の命令実行時におけるこれらの信号の
動きは、すべてこのタイムチャートから容易に類推でき
る。この命令は、メインメモリ６中には第４図に示され
るように格納されている。また、この命令の意味は、ｚ
ｓｏの内部にあるＬＸレジスタの内容と命令中のｄとい
う定数とを加算しその結果で示されるデータ・セグメン
トにｎという定数番書込めというものである。
ｏａｄ （ｌＸ＋ｄ）、ｎ）という命令を実行する時を
例示する。この命令の実行時には、マイクロプロセラｔ
１（ｚｓｏ）のアドレスバス、データバス、制御信号等
は、他の命令実行時にも共通する一般的なタイムチャー
トを示すので、他の命令実行時におけるこれらの信号の
動きは、すべてこのタイムチャートから容易に類推でき
る。この命令は、メインメモリ６中には第４図に示され
るように格納されている。また、この命令の意味は、ｚ
ｓｏの内部にあるＬＸレジスタの内容と命令中のｄとい
う定数とを加算しその結果で示されるデータ・セグメン
トにｎという定数番書込めというものである。
この命令の７エツチから実行の終了までのタイムチャー
トを第３図に示す。この図から明らかなように、この命
令のＯｐ コードをフェッチするＭ１サイクルにおいて
、マイクロプロセッサ１（Ｚ８０）はＭｌ、Ｍ几Ｑ、Ｒ
Ｄ侶号をＯＮにするので、プログラム・カウンタＰＣの
内容が論理アドレスとしてマイクロプロセッサ（Ｚ８０
）１ から出力される。
トを第３図に示す。この図から明らかなように、この命
令のＯｐ コードをフェッチするＭ１サイクルにおいて
、マイクロプロセッサ１（Ｚ８０）はＭｌ、Ｍ几Ｑ、Ｒ
Ｄ侶号をＯＮにするので、プログラム・カウンタＰＣの
内容が論理アドレスとしてマイクロプロセッサ（Ｚ８０
）１ から出力される。
リロケーションベースレジスタ選択回路４は、 Ｍｌが
ＯＮであるため、リロケーションベースレジスタ３１１
ＪＬプロシージャセグメントを演算回路５に出力させる
。演算回路５はプロシージャセグメントと、マイクロプ
ロセッサ１ （ｚｓｏ ）からのオフセットとを加算し
て実アドレスを作成しメインメモリ６に供給する。メイ
ンメモリ６は、そのアドレスで指定された内容をデータ
・バス７に出力する。マイクロプロセッサ１（ＺＳＯ）
は、そのデータ・バスの内容ヲＯｐ コードとして取
り込む。
ＯＮであるため、リロケーションベースレジスタ３１１
ＪＬプロシージャセグメントを演算回路５に出力させる
。演算回路５はプロシージャセグメントと、マイクロプ
ロセッサ１ （ｚｓｏ ）からのオフセットとを加算し
て実アドレスを作成しメインメモリ６に供給する。メイ
ンメモリ６は、そのアドレスで指定された内容をデータ
・バス７に出力する。マイクロプロセッサ１（ＺＳＯ）
は、そのデータ・バスの内容ヲＯｐ コードとして取
り込む。
この時命令デコーダ２は、マイクロプロセッサ１（ＺＳ
Ｏ）と同一のタイミングでデータ・バスの内容（Ｌ）Ｄ
）ｎを取り込み、続くメモリリフレッシ−サイクルの期
間中にこの命令がもう１バイトの（Ｊｐコードを心安と
する命令であることを解釈する。
Ｏ）と同一のタイミングでデータ・バスの内容（Ｌ）Ｄ
）ｎを取り込み、続くメモリリフレッシ−サイクルの期
間中にこの命令がもう１バイトの（Ｊｐコードを心安と
する命令であることを解釈する。
従って、マイクロプロセッサ１（ＺＳＯ）は再度Ｍ１サ
イクルを実行する。この時、論理アドレスが。
イクルを実行する。この時、論理アドレスが。
ＰＣ＋ＩＫなることを除いて、最初のＭ １ ｃｙｃｌ
ｅと同一の状態となる。そしてマイクロプロセッサ１（
ＺＳＯ）は、この時のデータ・バス７の内容（３６）Ｈ
を２つ目のＵｐ コードとして取り込む。この時命令
デコーダ２はマイクロプロセッサ１（ＺＳＯ） と同一
のタイミングでデータ・バスの内容を取り込み、続くリ
フレッシュサイクルの期間中に、この命令が何バイト命
令であるかをデコードし、その結果を７工ツチ伯号とし
て出力する。この場合。
ｅと同一の状態となる。そしてマイクロプロセッサ１（
ＺＳＯ）は、この時のデータ・バス７の内容（３６）Ｈ
を２つ目のＵｐ コードとして取り込む。この時命令
デコーダ２はマイクロプロセッサ１（ＺＳＯ） と同一
のタイミングでデータ・バスの内容を取り込み、続くリ
フレッシュサイクルの期間中に、この命令が何バイト命
令であるかをデコードし、その結果を７工ツチ伯号とし
て出力する。この場合。
さらに２バイトの命令をプロシージャ・セグメントのア
ドレス空間からフェッチしなければならないので引き続
く２つのメモリ・リード・サイクルの間フェッチ信号が
ＯＮになり続ける。この２つのサイクルでは、マイクロ
プロセッサ１（ＺＳＯ）はＭ１信号をＯＮにせずＭｌ−
ＬＱとＲＤ倍信号けをＯＮにする。そのためリロケーシ
ョン・ベースレジスタ選択回路４は、命令デコーダ２か
らの７工ツチ信号を用いて、リロケーションベースレジ
スタに対しプロシージャー・セグメントを演算回路５に
出力させ続ける。
ドレス空間からフェッチしなければならないので引き続
く２つのメモリ・リード・サイクルの間フェッチ信号が
ＯＮになり続ける。この２つのサイクルでは、マイクロ
プロセッサ１（ＺＳＯ）はＭ１信号をＯＮにせずＭｌ−
ＬＱとＲＤ倍信号けをＯＮにする。そのためリロケーシ
ョン・ベースレジスタ選択回路４は、命令デコーダ２か
らの７工ツチ信号を用いて、リロケーションベースレジ
スタに対しプロシージャー・セグメントを演算回路５に
出力させ続ける。
すべての命令フェッチが完了する４番目のサイクル（メ
モリ・リード・サイクル）の終了と同時に命令デコーダ
２はフェッチ信号’１（ＪＦＦにする。
モリ・リード・サイクル）の終了と同時に命令デコーダ
２はフェッチ信号’１（ＪＦＦにする。
するとりロケーションベースレジスタ選択回路４は、そ
の後Ｍ１ツイクルが始まるまでの間リロケーションベー
スレジスタ３に対しデータセグメントの内容を演算回路
５に出方するように働く、そして、この命令の実行サイ
クルであるメモリライトサイクル中にマイクロプロセッ
サ１（ＺＳＯ）がら出力さｎた論理アドレスは演算回路
５においてデータセグメントの内容と加算され、実アド
レスが形成される。メインメモリ６はこの実アドレスに
対応した番地にデータバスの内容を書込む。
の後Ｍ１ツイクルが始まるまでの間リロケーションベー
スレジスタ３に対しデータセグメントの内容を演算回路
５に出方するように働く、そして、この命令の実行サイ
クルであるメモリライトサイクル中にマイクロプロセッ
サ１（ＺＳＯ）がら出力さｎた論理アドレスは演算回路
５においてデータセグメントの内容と加算され、実アド
レスが形成される。メインメモリ６はこの実アドレスに
対応した番地にデータバスの内容を書込む。
このようにして、命令フェッチ時にはプローシージャセ
グメント用のメモリ空間を、データ・アクセス時はデー
タセグメント用のメモリ空間を提供することができる。
グメント用のメモリ空間を、データ・アクセス時はデー
タセグメント用のメモリ空間を提供することができる。
本実施例では、説明を簡単にするためにプロシージャセ
グメントとデータセグメントとは各々１つのメモリ空間
しか持たないように書いたが、これらが複数個に分割さ
れている場合には、論理アドレス−剖、をリロケーショ
ンデータレジスタ選択回路４に入力し１分割されたりロ
ケーションデータレジスタ３のうちから１つを選択する
ように設計することで対応することができる。
グメントとデータセグメントとは各々１つのメモリ空間
しか持たないように書いたが、これらが複数個に分割さ
れている場合には、論理アドレス−剖、をリロケーショ
ンデータレジスタ選択回路４に入力し１分割されたりロ
ケーションデータレジスタ３のうちから１つを選択する
ように設計することで対応することができる。
本発明は以上説明したように、命令フェッチサイクルに
使用するりロケーションベースレジスタと、命令実行サ
イクルに使用するりロケーションベースレジスタとを独
立させたことによって、命令フェッチ時と命令実行時と
のメモリ空間を明確に分離させることができる。
使用するりロケーションベースレジスタと、命令実行サ
イクルに使用するりロケーションベースレジスタとを独
立させたことによって、命令フェッチ時と命令実行時と
のメモリ空間を明確に分離させることができる。
第１図は従来のアドレス変換機構を示す図、第２図は本
発明の一実施例によるアドレス変換機構を示す図、第３
図は命令実行時のタイムチャート。 第４図は、プロシージャセグメント上での命令格納状態
を示す図である。 １・・・・・・マイクロプロセッサ、２・・川・命令デ
コーダ、３・・曲りロケーションベースレジスタ、４・
・・・・・・リロケーションベースレジスタ選択回路、
・・５・・・・・・演算回路、６・・・・・・メインメ
モリ。
発明の一実施例によるアドレス変換機構を示す図、第３
図は命令実行時のタイムチャート。 第４図は、プロシージャセグメント上での命令格納状態
を示す図である。 １・・・・・・マイクロプロセッサ、２・・川・命令デ
コーダ、３・・曲りロケーションベースレジスタ、４・
・・・・・・リロケーションベースレジスタ選択回路、
・・５・・・・・・演算回路、６・・・・・・メインメ
モリ。
Claims (1)
- 論理アドレスを出力するマイクロプロセッサと、前記マ
イクロプロセッサ動作時の命令フェッチサイクルと命令
実行サイクルとを識別する命令デコーダと、前記命令デ
コーダの識別信号によって選択される第一および第二の
りロケーションレジスタとを有し、前記マイクロプロセ
ッサが送出する前記論理アドレスと、前記選択された一
方のりロケーションレジスタの内容とを加算して実アド
レスを作成することを特徴とするマイクロプロセッサシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651182A JPS59106048A (ja) | 1982-12-09 | 1982-12-09 | マイクロプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651182A JPS59106048A (ja) | 1982-12-09 | 1982-12-09 | マイクロプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106048A true JPS59106048A (ja) | 1984-06-19 |
Family
ID=16689572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21651182A Pending JPS59106048A (ja) | 1982-12-09 | 1982-12-09 | マイクロプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357088A (ja) * | 1999-05-20 | 2000-12-26 | Samsung Electronics Co Ltd | マイクロプロセッサ及びデータ処理システム |
-
1982
- 1982-12-09 JP JP21651182A patent/JPS59106048A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357088A (ja) * | 1999-05-20 | 2000-12-26 | Samsung Electronics Co Ltd | マイクロプロセッサ及びデータ処理システム |
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