JPH0628036B2 - シミュレーシヨン方法 - Google Patents

Description

【発明の詳細な説明】 以下の順で本発明を説明する。

Ａ．産業上の利用分野 Ｂ．従来技術 Ｃ．発明が解決しようとする問題点 Ｄ．問題点を解決するための手段 Ｅ．実施例 Ｅ１．処理システム環境（第１図） Ｅ２．シミュレーションの概要（第２図） Ｅ３．条件コードのフラグ解析（第３Ａ図〜第３Ｄ
図、第４図） Ｅ４．命令アドレスの翻訳（第５図〜第７図） Ｅ５．メモリ・マッピング（第８図〜第１０図） Ｆ．発明の効果 Ａ．産業上の利用分野 本発明は、第１の処理システムの特定の第１のプロセッ
サ用に書かれたアプリケーションを実行するデータ処理
システムに関し、さらに具体的には、異なる第２のプロ
セッサを有する第２の処理システム上でそれらのアプリ
ケーションを実行するため第１のプロセッサをシミュレ
ートするシステム及び方法に関するものである。

Ｂ．従来技術 コンピュータ技術の現在の進歩により、処理システムの
プロセッサ（本明細書では中央処理装置（ＣＰＵ）とも
呼ぶ）は絶え間なく変化してきている。種々のプロセッ
サの発展の例には、ＩＢＭＰＣで使用されるＩｎｔｅｌ
（ＩｎｔｅｌはＩｎｔｅｌ社の登録商標）８０８８プロ
セッサ、ＩＢＭ ＰＣ ＡＴ（ＰＣ ＡＴはＩＢＭ社の
登録商標）で使用されるＩｎｔｅｌ８０２８６プロセッ
サ、ＩＢＭパーソナル・システム／２（パーソナル・シ
ステム／２はＩＢＭ社の登録商標）で使用されるＩｎｔ
ｅｌ８０３８６プロセッサ、ＩＢＭＲＴ ＰＣ（ＲＴ
ＰＣはＩＢＭ社の登録商標）で縮小命令セット・コンピ
ュータ（ＲＩＳＣ）アーキテクチャを使用するＩＢＭリ
サーチ／ＯＰＤマイクロプロセッサ（ＲＯＭＰ）があ
る。その他のプロセッサには、わけてもＭｏｔｏｒｏｌ
ａ６８００、６８０２０がある。

種々の処理システムのハードウェアは、新しいプロセッ
サの増大した処理能力を利用できるように急速に変化し
ている。ハードウェアが変化することの欠点は、以前の
プロセッサ用に書かれたソフトウェアが一般にはそれよ
り後のハードウェア技術で使用できないことである。最
初にソフトウェアが書かれたとき対象とされた処理シス
テムとは異なる処理システムでそのソフトウェアを使用
することができる場合でも、アプリケーションの性能
は、異なる処理システム上では、そのアプリケーション
が当初対象とした処理システム上におけるほどには十分
ではない。その結果、長い開発期間を要したソフトウェ
ア・アプリケーションがすぐに時代遅れなものになる。
以前に書かれたソフトウェアが使えないことは、最初に
書かれたアプリケーションの機能が依然として非常に適
切であり、新しいハードウェアの処理システム上で必要
とされている場合には、一層悲劇的である。

その結果、一般には、新しいハードウェアが最初に市場
に発表されたとき、「新しい」ハードウェア設計用に特
に書かれた「新しい」ソフトウェアが、限られた量しか
ないことになる。これは、一部には、ソフトウェア・ア
プリケーション・プログラムの開発期間が長いこと、及
び市場でのハードウェアの発表前に製造者が新しいハー
ドウェア設計を秘密にしておくことのためである。ソフ
トウェア製造者は、処理システムのハードウェアに関し
てある程度の事実を知らなければその処理システム用の
ソフトウェア・プログラムを書くことができない。

理想的には、処理システムの製造者は、その処理システ
ム用の新しいハードウェアが市場で発表されるとすぐ、
その処理システム上で実行できる大量のソフトウェアが
ほしいと考えるはずである。

顧客は、豊富な量のソフトウェアがすでに利用可能であ
ることが分かれば、新しい処理システムに投資する可能
性が一層大きくなるはずである。

「旧い」ハードウェア設計用に以前に書かれた大量のソ
フトウェアを転用する道を開く手法が幾つかあった。当
初別のプロセッサ用に書かれたアプリケーションを実行
できるようにするための以前のハードウェア手法は、コ
プロセッサを備えた新しい処理システムを構築すること
である。この方法では、処理システムは両方のタイプの
プロセッサ、すなわち、新しいプロセッサ用と旧プロセ
ッサ用のアプリケーションを実行することができる。

たとえば、ＩＢＭ ＲＴ ＰＣは、当初ＩＢＭ ＰＣ
ＡＴ用に書かれたアプリケーションを使用するためのＩ
ＢＭ ＰＣ ＡＴコプロセッサを含んでいた。しかし、
コプロセッサは、オペレーティング・システムで低水準
でサポートされていたので、ＡＩＸ（ＡＩＸはＩＢＭ社
の商標）オペレーティング・システムによって提供され
る機能を完全に利用することができなかった。ＡＩＸオ
ペレーティング・システムによって機能の１つは、米国
特許出願第８２０４５１号に記載された多重タスク処理
である。

しかし、そのコプロセッサはＰＣ ＡＴをエミュレート
するためのハードウェア・アダプタを含んでいるので、
ユーザは一時に１つのセッションに制限される。言い換
えると、一度コプロセッサが始動すると、コプロセッサ
の他のインスタンスは実行できない。

このコプロセッサはまた、第１の処理システムのプロセ
ッサの速度に限定され、処理システムが進歩するにつれ
て、より速い第２の処理システムの利益を享受すること
ができない。

第２の手法はソフトウェアによって第２のプロセッサを
シミュレートすることである。ソフトウェア・シミュレ
ータは、あるプロセッサ用に以前に書かれたソフトウェ
アを異なるプロセッサを有する新しい処理システムで実
行するための機構を提供する。ソフトウェアによるシミ
ュレーション手法では、処理システムが進歩するにつれ
て、より速い第２の処理システムの利益を享受すること
ができる。ソフトウェア手法はまた、オペレーティング
・システムの多重タスク処理機能を使って、第１のプロ
セッサの多数のインスタンスを提供することが可能であ
る。

現在市販されているソフトウェア・シミュレータには、
Insignia Solutions(Insignia SolutionsはInsignia So
lutions社の商標）によるSoft PC(Soft PCはInsignia S
olutionsの商標）及びCommodore社のAmiga（Motorola社
の６８０００をベースとする）用のSimile Research社
によるAmiga Transformerがある。後者のシステムに関
する情報は、論文「Ａｍｉｇａの切り札（Amiga′s Tru
mp Card）」、ＡＭＩＧＡ ＷＯＲＬＤ、第１巻、第２
号、１９８５年１１月／１２月に発表されている。Phoe
nix Technologies社も、Ｍｏｔｏｒｏｌａ６８０００プ
ロセッサを備えたＡｐｏｌｌｏ機用のＩｎｔｅｌプロセ
ッサをシミュレートするためのシミュレータを提供して
いる。

どのＣＰＵプロセッサもそれぞれ特定の命令セットを有
する。特定のＣＰＵプロセッサ用のソフトウェア・アプ
リケーション・プログラムが開発されるとき、それは目
的コードにコンパイルされる。目的コードは、特定の命
令セットをサポートするどのＣＰＵ上ででも実行される
ことを目指したものである。シミュレータは、特定の命
令セットで実行されるように書かれた目的コードを受け
取り、同様のまたは異なる命令セットを有する異なるプ
ロセッサ上で実行できるようにそれを変換する。２台の
プロセッサの２種類の命令セットが異なっていればいる
ほど、他方のプロセッサをシミュレートすることは一層
困難になる。

たとえば、Ｉｎｔｅｌ８０２８６プロセッサは多種多様
な命令を提供するという点で、非常に豊富な命令セット
を有する。各命令は特定のタイプの状況に特に対応して
いる。さらに、各命令は幾つかの動作を実行することが
できる。一方、ＲＴＰＣ内のＲＯＭＰプロセッサは、よ
り少ない命令と、１つの命令当たりより少ない機能を提
供する縮小命令セット（ＲＩＳＣ）プロセッサを有す
る。Ｉｎｔｅｌ８０２８６内の各命令は複数のタスクを
実行することができるので、ＲＯＭＰ ＲＩＳＣで同じ
タスクを実行するには、より多くの命令が必要になる。

しかし、命令セットを簡略化することによりプロセッサ
の速度を増大させることができる。より多くの命令が必
要になるものの、より一般的でより簡単なタスクを実行
する間に、複雑な命令に余分な時間を費やすことはな
い。

以前のソフトウェア・シミュレータの方法では、命令の
効果をシミュレートするサブルーチンを作成していた。
シミュレートされる機械がその命令を実行することが必
要になるたびに、その命令を復号し実行するためにその
サブルーチンを呼び出すことになる。この手法の問題点
は、サブルーチンを呼び出して実行するたびに、命令を
復号するというオーバーヘッドが生じることである。し
たがって、シミュレートされるプロセッサの速度が影響
を受ける。

別のソフトウェア・シミュレーション手法では、命令を
実行することが必要になるたびにサブルーチンを呼び出
す代わりに、命令をシミュレートするためにより短いホ
スト機械命令シーケンスをコンパイルした。その結果、
ある命令を復号し翻訳するというオーバーヘッドは、そ
の命令に最初に出会ったときに一度だけ生じる。この翻
訳は次に保管され、それ以後は、その命令がシミュレー
トされるたびに、その翻訳が実行される。これは、しば
しば第２世代のシミュレータと呼ばれている。第１世代
のシミュレータは命令を一度に１つ受け取り、それを実
時間で復号し、実行する。復号は、各命令が必要とされ
るたびに各命令ごとに行なわれる。第２世代のシミュレ
ータは命令を一度に１つずつ調べ、それらの命令を翻訳
し、その後は戻って再び翻訳せずその翻訳を再使用す
る。

以前の第２世代のシミュレータは、ＲＳＩＭと呼ばれる
ＩＢＭシステム／３７０上でＩＢＭ ＲＯＭＰ ＣＰＵ
をシミュレートするシミュレータであった。このシミュ
レータは、セルと呼ばれる、各命令用の固定量の記憶域
（各ハーフ・ワードにつき１６バイト）を予約する。次
に、各ＲＴ命令ごとにこれらのセルのそれぞれに対して
ＩＢＭ３７０の命令が生成される。生成されるコードの
量が、１つのセルに入る量よりも少ない場合は（一般的
にそうであるが、）次のセルの次の境界に分岐する。命
令をシミュレートするために生成されるコードの量が１
つのセルに入りきらない場合は、実行時環境ルーチン・
セットに分岐するサブルーチン呼出しが生成される。こ
のルーチン・セットは、エミュレーションを実行してセ
ルに戻り実行を完了する。もう１つのシミュレータはＩ
ＢＭＲＴ ＰＣ上でＩＢＭシステム／３７０のプロセッ
サをシミュレートするもので、解釈プログラム及び解釈
技術に関する計算機械協会シンポジウムで１９８７年６
月１１日に発表され、ＡＣＭの１９８７年度発表要旨集
ＳＩＧＰＬＡＮで公表されたＣ．メイ（May）の論文
「模倣：高速システム／３７０シミュレータ（Mimic：A
Fast System／370 Simulator）」に記載されている。

第１世代のシミュレータは、シミュレートされる命令１
個当たり５０ないし１００個のホスト機械命令を実行す
る。第２世代のシミュレータは、シミュレートされる命
令１個当たり平均１０個のホスト機械命令を実行する。

シミュレータが、シミュレートされる機械上で１つの命
令をシミュレートするために５０または１０個の命令を
必要とする場合、シミュレータを動かす第２のプロセッ
サは、匹敵する処理能力を示すためには、シミュレート
される機械よりもそれぞれ５０倍または１０倍速くなけ
ればならない。したがって、当技術分野で従来実現され
ていたよりもシミュレートまたは翻訳される命令１個当
たりのシミュレータ命令の数をさらに減らすことが望ま
しい。

たとえば、シミュレータが、シミュレートされる命令１
個当たり４個の命令しか使用しないよう設計でき、か
つ、シミュレータのプロセッサが、シミュレートされる
機械のプロセッサよりも４倍速い場合には、シミュレー
タは、シミュレートされる元の機械よりも速くなる。こ
のとき、ユーザは、シミュレートされた機械を使用して
アプリケーション・プログラムを実行することにより、
アプリケーション・プログラムが当初書かれたとき対象
となった機械を使用する場合よりも高い処理能力を得る
ことになる。

したがって、別のプロセッサをシミュレートする際に克
服すべき全体的問題は、シミュレートされる命令１個当
たりのシミュレータ（ホスト）命令の数をさらに減らし
て、シミュレータの処理速度を増大させることである。

Ｃ．発明が解決しようとする問題点 したがって、本発明の目的は、シミュレートされる命令
１個当たりごとの平均のホスト機械命令数を減少させる
ことである。

Ｄ．問題点を解決するための手段 本発明のシミュレータは、本来別のプロセッサ用に書か
れたアプリケーションをソフトウェア・エミュレーショ
ンにより実行する。ソフトウェアによるシミュレーショ
ン手法では、シミュレータ機械のオペレーティング・シ
ステムの機能を利用できるというフレキシビリティが得
られる。本発明の好ましい実施例では、シミュレータは
ＲＴＰＣのＡＩＸオペレーティング・システム上のアプ
リケーションとして働く。したがって、シミュレータ
は、ＡＩＸオペレーティング・システムの多重タスク処
理及び多重ユーザ機能を利用して、本来ＰＣ ＡＴ用に
書かれた多数のアプリケーションをアプリケーション自
体に変更を加えずに同時に実行することが可能となる。

本発明のシミュレーションの方法は、シミュレートされ
る機械命令１個当たりのホスト機械命令の数を減少させ
ることにより、従来のプロセッサ・シミュレーションの
方法よりも速いシミュレート・プロセッサの処理能力を
提供する。これは、従来必要なよりも多くの命令を使用
していた主要処理分野を特定し、次に、より少ない命令
を使って処理タスクを実施する新しい方法を創出するこ
とにより実現された。

ＣＰＵシミュレーションを増大させるため、すなわち、
シミュレートされる命令１個当たりのホスト命令の平均
数を減少させるために、従来必要なよりも多くの命令を
使用していた主要処理分野を特定した。

本発明では、メモリを更新する最初のプロセッサ命令を
調べて、その命令が後続の命令を変更するかどうか、ま
たはビデオ・バッファ更新を行なうかどうかを判定する
方法を提供する。本発明の方法は、この変更を検出する
ために必要とされるサイクル数、すなわち、命令の数を
減少させる。

すなわち、本発明では命令がメモリへの記憶を行なうと
きに何が起こるかを判別可能にする処理タスクに着目し
てシミュレートされる命令１つあたりホスト命令の平均
個数を削減しようとしている。メモリの内容は３つに分
割される。メモリの内容は命令であっても、計算に用い
られるデータであっても、メモリ・マップされたＩ／Ｏ
であってもよい。メモリ・マップされたＩ／Ｏはハード
ウェアによって変換され、または、たとえばディスプレ
イ画面上に表わされるメモリの内容（以下ではビデオ・
バッファと呼ぶ）である。ビデオ・バッファは、出力デ
ィスプレイ装置上に情報として表示するために、アプリ
ケーションによって更新されるハードウェア・アダプタ
の一部である。上述の３つの型のメモリの内容のうち、
計算用のデータのみがシミュレーション用の処理を施さ
れることなく記憶される。

命令を含むメモリ部分にストアがあると、命令が修正さ
れ、この結果命令用の翻訳はもはや有効でないこともあ
る。命令修正に対してテストを行なって翻訳されたコー
ドがつねに正しいことを保証する必要がある。アプリケ
ーションが命令の修正を行なうならば、元のコード命令
用の翻訳されたコードははきだされ、新しい命令がシミ
ュレータ・プロセッサの新しいシーケンスへと翻訳され
る。命令の正しい翻訳を保証する他のステップを採用す
ることもできるであろう。

同様に、ビデオの更新についてのテストを行なって、出
力装置への出力がシミュレータによってさらに処理する
必要があるかどうかを調べる必要がある。このような事
態は、第１の処理システムの出力装置がシミュレータを
動作させている第２の処理装置に取り付けられておら
ず、このため第１の処理装置の出力装置をシミュレート
しなければならない場合に起こる。メモリ・マップされ
たＩ／Ｏの場合には、出力データを表わしている特別の
ハードウェアが修正されるかどうかを、ストア時に判別
する必要がある。従前のシミュレータでは、メモリへの
ストアがあったのちサブルーチンを呼び出してこれら２
種類のメモリの内容すなわち命令及びメモリ・マップさ
れたＩ／Ｏが影響を受けているかどうか判断するのに多
くのサイクルを費やしていた。

本発明では、メモリを更新する第１プロセッサ命令をテ
ストしてその命令が後続の命令を修正したり、ビデオ・
バッファの更新を行なったりするかどうかの決定を行な
う方法が提供される。本発明の方法によれば、この修正
を検出するのに必要なサイクル数すなわち命令数を減少
させることができる。アプリケーションをシミュレータ
上で実行するのに必要な記憶容量は増大したけれども、
速度は増大した。基本的には、効率の向上が、余分に必
要となる記憶空間のコストにより実現される。

本発明では、メモリと、個別のメモリ位置の用途の種類
を示す状態との間の１バイト単位の対応関係を含むデー
ブルを用いる。ゼロは当該メモリ位置に計算用のデータ
が記憶されていることを示す。この場合、仮想メモリ・
システムにおいては以前に参照されることがなかったペ
ージは最も普通の状態が（決定できるのであれば）計算
用のデータであることを示す。つぎに、命令が翻訳され
るときには、その時点でメモリ位置が命令に対応するこ
とがわかる。この情報の表示はテーブルに記憶される。

シミュレータ起動時には、ユーザは、第１の処理システ
ムの出力装置たとえばディスプレイがユーザの処理シス
テム（これの上にシミュレータが動作する）に結合され
ているかどうかを指示することによって、シミュレータ
の構成を指示する。出力装置が存在するなら、出力装置
用のデータに対する付加的なシミュレータ処理は必要な
い。第１の処理システムの出力装置が第２の処理システ
ムに結合されていないのであれば、その出力装置へのデ
ータに対して付加的なシミュレータ処理が実行されて他
の出力装置に同一の効果が現われるようにする。シミュ
レータ起動時かつシミュレータの構成処理（configurat
ion）ののちには、状態テーブルに非零の値を記憶して
ビデオ・バッファが他のシミュレータ処理が必要なメモ
リの位置であることを示すようにすることにより、出力
装置が結合されていないことを表示する。

実行時には、テストを行なって、修正が行なわれている
メモリ位置のアドレスをテーブルのアドレスに変換す
る。内容がゼロであれば、何ら特別な処理は必要でな
い。第１の処理システムの出力装置が結合されている
か、または、修正されているメモリ位置の内容がデータ
であるからである。内容が非零であれば、特別な処理が
必要となる。第１の処理システムが結合されていず、し
かも他のシミュレーションが現在必要だからであり、ま
たは修正されているメモリ位置の内容が命令であり、テ
ストを行なって正しい翻訳が実行されていることを保証
する必要があるからである。この方法では、テストが必
要なときにいつもサブルーチンを呼んでいた従来の手法
よりも高速な処理が行なえる。

一連の命令を実行して、他のセグメントにマップされる
１つのセグメント中に、どのタイプのコードすなわち計
算用データ、命令またはビデオ・データのいずれかを示
す１バイトがあるかどうかをテストできる。１バイトを
取り出してそれがゼロかどうかをテストするのは高速に
行なえる。ゼロでなければ、それは、特別な処理が必要
な命令またはビデオ・データであることを示す。

Ｅ．実施例 Ｅ１．処理システム環境 本発明のシステム及び方法の好ましい実施例は、複合命
令セットを用いたＩｎｔｅｌ８０２８６プロセッサを使
用するＩＢＭ ＰＣ ＡＴ等の処理システムを、縮小命
令セット・コンピュータ（ＲＩＳＣ）技術を用いたＲＯ
ＭＰプロセッサを使用するＩＢＭ ＲＴ ＰＣ等の第１
図に示す処理システム上でシミュレートする。ＲＩＳＣ
プロセッサは１命令当たりの機能は少ないが、命令を速
く処理することができる。Ｉｎｔｅｌ８０２８６に基づ
く機械とＲＩＳＣに基づく機械のアーキテクチャは互い
にまったく異なっている。２つの処理システムのアーキ
テクチャの差異が大きければ大きいほど、一方のプロセ
ッサを他方の処理システム上でシミュレートすることが
一層難しくなる。

ＲＴ ＰＣ処理システム、ＩＢＭ ＰＣ ＡＴ処理シス
テム、及びＩｎｔｅｌ８０２８６プロセッサに関するよ
り詳しい情報については、以下の参照文献を引用された
い。それらの開示を引用により本明細書に組み込む。
Ｍ．Ｊ．バッハ（Bach）、「The Design of the UNIX O
perating System」、プレンティス・ホール（Prentice
Hall）、１９８６年。Ｔ．Ｇ．ラング（Lang）及びＴ．
Ｌ．マザーソール（Mothersole）、「Design of the RT
PC VRM Nucleus」、１９８６年９月１日。

「AIX Operating System Commands Reference Version
２．１」、ＩＢＭ社、ＳＣ２３ー０７９０。「AIX Oper
ating System Managing the AIX Operating System Ver
sion２．１」、ＩＢＭ社、ＳＣ２３−０７９３。「AIX
Operating System Programming Tools and Interfaces
Version２．１」、ＩＢＭ社、ＳＣ２３ー０７８９。

「AIX Operating System Technical Reference Version
２．１」、第１巻及び第２巻、ＩＢＭ社、ＳＣ２３−０
８０８及びＳＣ２３ー０８０９。「IBM RTPersonal Com
puter Technology」、ＩＢＭ社、ＳＡ２３−１０５７、
１９８６年。

「Virtual Resource Manager Technical Reference Ver
sion２．１」、第１巻及び第２巻、ＩＢＭ社、ＳＣ２３
−０８１６及びＳＣ２３−０８１７。「iAPX 286 Progr
ammer′s Reference Manual Including the iAPX 286 N
umeric Supplement」Ｉｎｔｅｌ社、２１０４９８−０
０３、１９８５年。及び「ＩＢＭ ＰＣ ＡＴTechnica
l Reference Manual」、ＩＢＭ社、１９８４年３月。

Ｅ２．シミュレーションの概要 第１図に示すように、シミュレータ１０は処理システム
１のオペレーティング・システム１２上でアプリケーシ
ョン・プログラムとして実行される。第１図に加えて第
２図を参照すると、ステップ２でシミュレータ１０が始
動されると、シミュレータ１０はステップ３で、読取り
専用記憶装置（ＲＯＳ）（読取り専用メモリ（ＲＯＭ）
とも呼ばれる）１５から、８０２８６の命令を含むＢＩ
ＯＳ１３をオペレーティング・システム１２の共用メモ
リ・セグメント１６に複写する。ステップ４で、シミュ
レータ１０はＢＩＯＳ１３を翻訳し、ステップ５で、Ｂ
ＩＯＳ１３は、アプリケーション１９が当初書かれたと
き対象とされたオペレーティング・システム（ＤＯＳ）
１８をロードする。シミュレータ１０は次にステップ６
で、そのオペレーティング・システム１８を翻訳して実
行する。ステップ７で、ユーザはオペレーティング・シ
ステム・プロンプトでアプリケーション１９を呼び出
し、ステップ８で、シミュレータ１０はアプリケーショ
ン・プログラム１９を翻訳して実行する。

ＣＰＵシミュレーションの処理能力を増大させるため、
すなわち、シミュレートされる命令１個当たりのホスト
命令の平均数を減少させるため、現在必要なよりも多く
の命令を使用している主要処理分野を特定した。

Ｅ３．条件コードのフラグ解析 最初に、条件コードの正しい値を維持し、保持する処理
タスクを特定した。

多数のプロセッサ命令が、フラグ・レジスタ２０に作用
して、フラグ・レジスタ２０（第３Ｃ図）中の条件コー
ド２１−２６を、ある動作の結果を反映するように更新
する。異なる６つの条件コード、すなわち、あふれフラ
グ２１、符号フラグ２２、ゼロ・フラグ２３、演算フラ
グ２４（半桁上げとも呼ばれる）、パリテイ・フラグ２
５、及び桁上げフラグ２６がある。これらの条件コード
２１−２６は、結果が０であったかどうか、結果が負で
あったかどうか、レジスタの桁上げが生じたかどうか、
またはあふれ条件がもたらされたかどうか等の一般条件
を示す。さらに、結果の下位バイトのパリティ（奇数ま
たは偶数）及び動作の下位４ビットの桁上げ（半桁上
げ）を示す条件も含む。

第１のプロセッサのフラグ・レジスタを最新状態に保つ
ことによってセットされる第１のプロセッサの命令をシ
ミュレートするには、レジスタに作用する全命令に対し
て追加のサイクルが必要となるはずである。このこと
は、第１のプロセッサのアーキテクチャによって、条件
コード更新の異なる幾つかの組合せが定義される場合に
特に当てはまる。たとえば、条件コードは常にセットま
たはクリアされ、計算され、未変更のままにされ、ある
いは未定義のままにされることが可能である。

以前のシミュレータＲＳＩＭ、すなわち、ＩＢＭ Ｓ／
３７０上のＲＴ ＰＣプロセッサ・シミュレータは、条
件コードを記録するというオーバーヘッドを減少させる
ためにある方式を使用していた。この目的のためにレジ
スタが予約されていた。予約されたレジスタは、ある動
作に関する３２ビットの値と、実行される動作のタイプ
を含んでいた。条件コードの値を判定する作業を、それ
を実際に必要とする命令がシミュレートされるまで延期
するという考えである。それにもかかわらず、依然とし
てこれらの値及びタイプを保管するというオーバーヘッ
ドがある。可能なすべての後続の経路が、同じ条件コー
ドを変更する命令を含み、それらを必要とする命令が介
在しない場合は、このオーバーヘッドは不必要である。

フラグ・レジスタ２０のどの変更が後続命令によって実
際に使用されたかを判定するため、本発明のシミュレー
タ１０は、第１のプロセッサ命令ブロック１００のフラ
グ解析（第３Ａ図の３０または第３Ｃ図の５０）によっ
てもたらされる情報を使用する。これらの技術は、従来
高水準言語コンパイラを最適化するのに用いられてい
た。しかし、この技術がプロセッサ・シミュレーション
の問題に適用されたのはこれが始めてであると考えられ
る。

ステップ１３１（第４図）で、シミュレータ１０が新し
い第１のプロセッサ命令ブロック１００に到達すると、
ステップ１３２で、シミュレータ１０は第２のプロセッ
サ翻訳を行なうため翻訳プログラム２７を呼び出す。翻
訳は３段階で行なわれる。

最初に、ステップ１３３（第４図）でフラグ５０（第３
Ｃ図）が作成される。これは第１のプロセッサ命令ブロ
ック１００の構造を表わす。グラフ内の各ノード１０１
は１つの命令１００に対応する。第１のプロセッサ命令
デコーダ２８は、実行のため、命令１００がどのレジス
タ及び条件コード２１−２６を必要とするか（ブロック
４２）、及び実行の結果、命令１００がどの条件２１−
２６をセットするか（ブロック４３）を含めて、命令１
００に関する情報を各ノード１０１に記入する。使用レ
ジスタ４２及びセット・レジスタ４３はあふれフラグ４
２及びセット・レジスタ４３はあふれフラグ２１及び桁
上げフラグ２６用に単独のビットを有し、残りの条件コ
ード２２−２５は１ビットにまとめられることに留意さ
れたい。したがって、これらの条件コード２２−２５の
いずれかが命令１００によって使用またはセットされた
場合、レジスタ４２、４３の中間ビットはそのように指
示する。

第２に、ステップ１３４（第４図）で、グラフ３０を解
析して、どこで割込みポーリングしなければならない
か、分岐を最小にするため翻訳をどのように順序付ける
か、及び命令によって定義されるどの条件コードが実際
に使用されるかを判定する。

第３に、ステップ１３６（第４図）で、コード発生機構
２９を呼び出して、グラフ３０を第２のプロセッサ命令
１３０（第３Ｄ図）に変換する。

ステップ１３６でコードが発生されるとき、グラフ５０
内の情報は、命令によって定義される条件コード２１−
２６が実際に使用されるかどうかを示す。たとえば、大
抵の場合には、シフト（ＳＨＬ）命令１２５（第３Ｂ図
及び第３Ｃ図）によって定義される条件コードは実際に
は使用されない。コード発生機構２９はこの知識を使っ
て、条件コードが必要であったなら動作のオペランドを
保管するために４または５個の命令が必要となったかも
知れない場合に、単一の第二のプロセッサ命令１３５
（第３Ｄ図）を発生することができる。この例ではＡＤ
Ｄ命令用の条件コード２１−２６が後続の命令１２８で
必要となることが、命令１００の制御流れ（第３Ｂ図及
び第３Ｃ図）からで理解できる。したがって、翻訳され
た命令１３０（第３Ｄ図）は、条件コードが必要でなか
った場合には１つしか命令を発生しない所を、６個の命
令をもたらした。ただし、条件コード２１−２６が必要
でないことをフラグ解析５０が示す場合には、翻訳され
た余分な命令は発生されない。

シミュレータ１０は第１のプロセッサ命令１００を第２
のプロセッサ命令１３０に翻訳するが、一度に１つの命
令の翻訳を行なわない。シミュレータ１０は、これから
実行する翻訳のない第１の命令を調べ、第３Ａ図に示す
命令のグラフ３０を作成しながら後続の命令の検査を続
行する。

グラフ３０の各ノード１０１は１つの第１プロセッサ命
令１００に対応する。各ノード１０１は多くとも２つの
子孫しか持てない。メモリ内の次の順次命令にのみ制御
権を移す順次命令１０２、１０５、１０６、１０８、１
１０、１１１、１１２の場合は、ノード１０１は、第３
Ａ図に垂直線１１４として示すように、それぞれ１つの
子孫１０３、１０６、１０７、１０９、１１１、１１
２、１１３しか持たない。条件付き分岐１０３、１０４
の場合には２つの子孫があり得、これらの命令は条件は
真偽をテストして、条件が真の場合はある命令に分岐
し、条件が為の場合は次の命令に進む。割込み戻り命令
１０９のように、ノード１０１が子孫を持たないことも
あり得る。子孫を持たない命令１０９は、制御権を動的
に移す命令の例である。さらに、ノード１０１は、順次
命令ではない１つの子孫を持つことができる。無条件飛
越し命令１０７がその一例である。

上に示したように、命令１００には４つのタイプがあ
る。これらのタイプはコード中で以下のように番号付け
される。ノードにある命令が子孫を持たない場合、すな
わち、戻り命令１２８（第３Ｃ図）、割込み戻り命令１
０９（第３Ａ図）及び戻り命令１１３（第３Ａ図）で
は、ノード１０１は番号「０」を付される。順次命令で
あり、かつ１つの順次子孫を持つ場合、たとえば、（第
３Ｃ図）比較命令１２１、減分命令１２４（第３Ｃ
図）、比較命令１０２、増分命令１０８（第３Ａ図）で
は、ノード１０１は番号「１」を付される。命令が２つ
の子孫を持つ場合、すなわち、if below飛越し命令１２
２（第３Ｃ図）及び１０３（第３Ａ図）では、ノード１
０１は番号「２」を付される。順次命令ではないが１つ
の子孫しか持たない場合、すなわち、飛越し命令１０７
（第３Ａ図）では、ノード１０１は番号「３」を付され
る。

第１プロセッサの命令ブロック１００（第３Ｂ図）につ
いて記述するグラフ５０（第３Ｃ図）を命令１００ １
個当たり１つのノード１０１で作成した後、シミュレー
タはグラフ５０の解析を行なう。各ノード１０１は、第
１のプロセッサ命令１００が実行のために通常どの条件
コード２１−２６を必要とするか（レジスタ４２）、及
び実行後にその命令によってどの条件コード２１−２６
がセットされるか（レジスタ４３）に関する情報を含
む。比較命令１２１の場合、比較命令１２１は実行のた
めにどの条件コード２１−２６も必要としないが、それ
らのすべてをセットする（レジスタ４３）。if below飛
越し（ＪＢ）命令１２２は、桁上げ条件コードがテスト
されるものなので、実行のために桁上げ条件コード２６
を必要とするが（レジスタ４２）、実行後にどの条件コ
ードもセットしない（レジスタ４３）。if equal飛越し
（ＪＥ）命令１２３は実行のためにif equalコード・ビ
ットを必要とするが、実行後にどの条件コードもセット
しない。増分命令１２４はあふれフラグ２１及び演算フ
ラグ２４をセットし（レジスタ４３）、桁上げ条件コー
ド２６を未変更のままにする（レジスタ４３）。このよ
うにして、命令１００の残りの各々についてもフラグ解
析を続ける。

ノード１０１は、アプリケーション・プログラム１９が
ノードを見つけたとき順に記憶装置１２０内に割り振ら
れる。本来第１のプロセッサ用に書かれたアプリケーシ
ョン・プログラム１９を用いる探索は深度第１探索とよ
ばれる。深度第１探索とは、エンド・ノード（タイプ
０）、たとえば、ＩＲＥＴ命令１０９（第３Ａ図）に達
するまで命令を順次探索するという意味である。タイプ
０のノードに達した後、探索は、複数の子孫を持つ最後
の命令に戻る。

メモリ１２０に記憶される命令１００（第３Ａ図）の順
序は、比較命令１０２、ＪＢ命令１０３、ＪＥ命令１０
４、増分命令１０８及び割込み戻り命令１０９の順であ
る。割込み戻り命令１０９の後で、探索はＪＥ命令１０
４に戻って２番目の子孫を調べる。２番目の子孫である
割込み戻り命令１０９はすでにメモリに記憶されている
命令である。したがって、探索は、２つの子孫を持つも
う１つの前のノード、すなわち、ＪＢ命令１０３に戻
り、第２の経路をたどる。次にこの経路中で新しいコー
ドが見つかる。次の命令は、第３Ａ図に示す順序でメモ
リに記憶される。

第３Ｂ図及び第３Ｃ図を参照すると、ノード１０１の各
々について、シミュレータは２つのフィールドをメモリ
に保持する。その一方のフィールドは、命令１００が必
要とする条件コード２１−２６であり（レジスタ４
２）、他方のフィールドは、命令１００によってセット
される条件コード２１−２６である（レジスタ４３）。
その時点でどの条件コードをセットしなければならない
かを最適化するため、伝播過程が実行される。これは、
割り振られた最後の命令から割り振られた最初の命令に
進むことによって行なわれる。この順序で命令が循環待
ち行列から取り出される。ノード１０１のレジスタ４２
は、そのノードのレジスタ４３の補数をすべての子孫ノ
ードのレジスタ４２とＡＮＤ演算し、その結果を、更新
されるノード１０１のレジスタ４２とＯＲ演算してレジ
スタ４２に入れることによって更新される。更新される
レジスタ４２は条件コード２１−２６を子孫が必要とす
るかどうかを反映する。すべての子孫が実行済みとマー
クされている場合は、更新されているノード１０１も実
行済みであり、ノード１０１が待ち行列から取り出され
る。ノードが実行されていない場合は、その命令は待ち
行列の終わりに置かれる。待ち行列が空であって、すべ
てのノードが処理済みであることを示すか、あるいは、
何も変わっていない、すなわち、更新されなかったノー
ドが幾つか待ち行列に残っている状態になるまで、持ち
行列が調べられる。

第２の経路がグラフを用いて実行される。この経路で
は、その子孫が必要とする条件コードであるとこのとき
示されている条件コードに肯定応答するためにセットさ
れた条件コードを減少させることによって、レジスタ４
３が更新される。

この解析の終わりで、各ノード１０１は、どの条件コー
ド２１−２６をセットしなければならないかを示す（レ
ジスタ４３）。条件コード２１−２６の数は、その命令
によって初めにセットされた数よりも少なくすることが
できる。この１組の条件コードは、後続の命令が使用す
る条件コードのみを含む。たとえば、戻り命令１２８
は、後続の命令が実行まで未知なので、予防措置として
条件コード２１−２６のすべてを使用することをレジス
タ４２で示す。移動命令１２７は一般には条件コード２
１−２６を使用しないが（レジスタ４２）、後続の戻り
命令１２８がそれらを必要とするので使用を示す（レジ
スタ４２）。加算命令１２６は条件コード２１−２６を
使用しないが（レジスタ４２）、後で使用できるよう
に、それらをすべてセットする（レジスタ４３）。シフ
ト命令１２５は一般には条件コード２１−２６のすべて
をセットするが（レジスタ４３）、後続の加算命令１２
６がそれらを使用しないので、この場合はセットする必
要はない。加算命令１２６が条件コード２１−２６を後
で使用できるようにセットすることはすでに解析され
た。この解析は、使用レジスタ４２及びセット・レジス
タ４３を更新するためのものであり、フラグ解析を実行
するために指定された順序で以前に記憶された命令１０
０のリストを、逆の順序で進む。

第３Ｄ図からわかるように、翻訳１３０では減分命令１
２４及びシフト命令１２５（第３Ｃ図）に対してそれぞ
れ１つの命令しか必要ではなかった。それとは対照的
に、条件コード２１−２６を後で使用できるようにセッ
トする加算命令１２６は６つの命令を必要とした。

同様に、第３Ａ図のフラグ解析３０はまた、すべての条
件コードをセットする比較命令が後続の命令で６つの条
件コードのうちＪＥ命令１０４が使用する０ビットとＪ
Ｂ命令１０３が使用する桁上げビットの２つしか必要と
しないことを示している。他の条件コードのいずれも必
要でない。さらに、第３Ａ図に示す条件付き分岐のどの
子孫も他の条件コードを必要としない。したがって、シ
ミュレータは、条件コードのセッティングを気にかける
ことなく、３つの命令１０２、１０３、１０４のブロッ
クを１つの単位として翻訳することができる。したがっ
て、対応する条件コードの保管を必要とする命令の数が
減少する。

フラグ解析という従来のコンパイラ技術をプロセッサ・
シミュレータに適用することにより、後続の命令が条件
コードを使用するかどうかに関する基本的知識が得られ
る。第１のプロセッサ命令１００を第２のプロセッサ命
令１３０に翻訳するコード発生機構２９は、多くの場
合、条件コード情報を使って、単一の第２プロセッサ翻
訳命令を発生する。このため、各命令の後でフラグ・レ
ジスタが最新状態に保持された場合に、不必要なサイク
ルが減少しシミュレータの処理能力が向上する。

フラグ解析の結果を使って制御の流れをシミュレートす
るための翻訳命令を減らすことに加えて、フラグ解析か
らの結果を、割込みポーリングの最小化法で使用するこ
とができる。

Ｅ４．命令アドレスの翻訳 本発明の好ましい実施例であるシミュレータは、ＩＢＭ
ＰＣ ＡＴで使用されるＩｎｔｅｌ ｉＡＰＸ ８０
２８６プロセッサ（第１のプロセッサ）の命令を、ＩＢ
Ｍ ＲＴ ＰＣで使用されるＲＯＭＰプロセッサ（第２
のプロセッサ）のシミュレータ命令に翻訳する。これら
の翻訳は、本来シミュレートされる第１のプロセッサ用
に書かれたアプリケーション・プログラムが制御権をそ
の同じアドレス再び移すとき再使用できるように保管さ
れる。制御権を移さない命令の場合は、その命令の命令
ポインタに命令の長さを加えることによって、次の命令
ポインタ（ＩＰ）の判定が行われる。順次シミュレータ
命令の同様のシーケンスがシミュレータによって発生さ
れる。命令は順に流れるので、対応する翻訳を探し出す
必要はない。

別の種類の命令は制御権を静的に移す。すなわち、命令
ポインタから一定変位を加算または減算することによっ
て、新しい命令ポインタが計算される。これは相対分岐
と呼ばれている。シミュレータは、対応する翻訳に対す
る第２のプロセッサの相対分岐を発生する。

命令セットは、コード・セグメント内で制御権を新しい
命令ポインタに移す３つの命令を含み、新しい命令ポイ
ンタは、実行時にレジスタまたはメモリからロードされ
るので、静的に決定することができない。サブルーチン
からの戻り（ＲＥＴ）命令がその１つである。この命令
がシミュレートされる速度がシミュレータの全体的処理
能力に影響を及ぼし、処理システムが戻り命令を実行す
るのに他のどの命令よりも多くの時間がかかる場合には
特にそうである。他の２つの命令は間接飛越し命令及び
間接呼出し命令である（レジスタまたはメモリ）。これ
らの命令は戻り命令と同様に扱われる。

たとえば、第１のプロセッサは２つのレジスタを使って
命令にアドレスする。コード・セグメント・レジスタ３
３（第３Ｂ図）はメモリ１２０（第３Ｃ図）の６４Ｋブ
ロック１１９の位置を記述する。命令ポインタ・レジス
タ３１（第３Ｂ図）はそのコード・セグメント３３に入
るためのオフセットである。命令ポインタ３１は、命令
１００が６４Ｋバイトのどこにあるかを記述する。第１
のプロセッサは、命令ポインタ３１（第３Ｃ図）を用い
てコード・セグメント３３内を指定することにより命令
にアドレスする。

本発明のシミュレータは第６図に示すデータ構造を使っ
て、コード・セグメント３３と命令ポインタ３１からな
る第１のプロセッサの命令アドレス１００を、対応する
第２のプロセッサのメモリ１２０内のアドレスにマップ
し、そこで第２のプロセッサの命令シーケンス１３０が
同じ機能を実行する。

本発明の方法では、その値が実行時に決定される新しい
命令ポインタ３１とコード・セグメント３３が、サブル
ーチンからに戻り命令、間接飛越し命令及び間接呼出し
命令、またはソフトウェア割込み命令など、制御権を動
的に移す命令に対する対応する翻訳のシミュレータ機械
（第２のプロセッサ）のアドレスに変換される。

シミュレータは３段階手法（第７図）を使って、制御権
を動的に移す３つの命令をシミュレートする。この３段
階手法は連続的に編成されている。最も速く、かつ最も
公算の大きなケースが最初に実行される。最初の手法が
失敗した場合に第２の手法が使用される。第３の手法は
最も遅い手法であり、命令ポインタをシミュレータ機械
のアドレスに首尾よく変換することを保証する。第６図
には第２及び第３の手法を示す。

第５図及び第７図を参照すると、新しい命令ポインタに
ついて実行される最初の動作は、ステップ１４１で、そ
れをその命令の前回の実行によって作成された値と比較
することである。それらの値が一致した場合は、対応す
るアドレスへのシミュレータ機械の相対分岐が行なわれ
る。ステップ１４２で、値が一致するかどうかを排他的
ＯＲ動作で判定し、一致する場合は、ステップ１４３で
条件付き分岐が制御権を移す。このためルックアップ・
アドレスの高速計算が可能になる。ルックアップが成功
した場合は、ＸＩＬ及びＢＥＱ命令がそれに応じて変更
される。ＸＩＬ命令で排他的ＯＲ演算される値は新しい
命令ポインタを含み、分岐命令に対する相対オフセット
は新しい目標アドレスを示す。制御権は新しい目標に移
される。

第６図及び第７図を参照すると、上記手法が失敗した場
合、すなわち、命令ポインタ３１が、その命令が前回実
行されたときと異なる場合は、ハードウェアの翻訳ルッ
ク・アサイド・バッファと類似したアドレス・マッピン
グ用翻訳ルック・アサイド・バッファ３４を使ってテー
ブル・ルックアップが行なわれる。第１プロセッサ命令
から第２プロセッサ命令への変換は、以下に説明する方
法を用いる。

第２プロセッサ命令１３０は、翻訳されるとき、属性と
呼ばれる第１プロセッサのレジスタの特定の値を取る。
これらの属性翻訳プログラムで使って、特定の場合に一
層効率的なコードを発生させることができる。たとえ
ば、スタック・アラインメントが偶数の場合、ハーフワ
ード命令を使ってデータをスタックとの間で転送するこ
とができる。さもない場合は、２バイト命令を使用しな
ければならない。第１プロセッサの命令１００ブロック
用のコード・セグメント３３の値及びスタック・ポイン
タ３５のアラインメントがそのブロックの属性と呼ばれ
る。コード・セグメント３３及びスタック・ポインタ３
５は共に１６ビットのフィールドである。属性はコード
・ブロック・ヘッダ３６及びアドレス・マッピング翻訳
ルック・アサイド・バッファ３４中にある。異なる属性
を有する第１プロセッサ命令１００の翻訳１３０は別々
に保持される。

この方法は命令ポインタ３１の下位１３ビット３２を受
け取り、ステップ１４４で、それを一定の仮想アドレス
で６４Ｋバイトの境界に整合されたテーブル３４に入る
ためにインデックスとして使用する。その項目は、２ワ
ードを含む。最初のワードは属性を含む。最初の１６ビ
ットＣＳ１４５はコード・セグメント３３の値であり、
次のビット４７は、Ｓ１と表示されたスタック・ポイン
タ３５のアラインメントを含み、Ｖ１と表示された次の
ビット４６は有効ビットであり、その項目が有効でない
場合は０、有効な場合は１である。使用されないビット
５１が幾つかある。３２ビット・ワードの最後の３ビッ
ト４８は、ＩＰ１と表示された命令ポインタ３１の上位
３ビット４９である。

したがって、この方法は、ステップ１４４で、アドレス
・マッピング・テーブル３４を命令ポインタ３１の下位
１３ビット３２で指示し、ステップ１４５で、最初の１
６ビットＣＳ１、４５をコード・セグメント３３の現在
値と比較するというものである。このことは、命令が同
じコード・セグメント中にあり、前回の命令が最近実行
された可能性があることを示す。それが一致する場合、
ステップ１４６で、スタック・ポインタ３５の下位ビッ
ト４１がＳ１、４７と比較されて、翻訳の際にスタック
のアラインメントについて立てられた仮定が無視されて
いないことを確認する。これが一致し、Ｖ１、４６がオ
ンで項目が有効なことを示し、ＩＰ１、４８が命令ポイ
ンタ３１の上位３ビット４９と一致する場合は、アドレ
ス・マッピング翻訳ルック・アサイド・テーブルで的中
があったことになる。すなわち、現在の命令は、以前に
に翻訳された第２プロセッサ命令で正確に識別される。
ステップ１７５で、次にワード５２は、第１プロセッサ
命令１００をシミュレートする第２プロセッサ命令１３
０の３２ビット・アドレスである。はずれであった場
合、すなわち、上記のいずれかの比較が一致しなかった
場合は、以下の第３の手法で説明するように、ハッシュ
・テーブル３７にアクセスすることによって翻訳は進行
し、アドレス・マッピング翻訳ルック・アサイド・バッ
ファ３４の項目が将来参照できるように新しい属性及び
新しい分岐アドレスで更新される。

第３の手法も第６図及び第７図に示されている。コード
・セグメント３３の中間の６ビット３８が、コード・セ
グメント３３の下位５ビット３９とスタック・ポインタ
３５の下位ビット４１を連結したものとＸＯＲ演算され
る。これにより、ステップ１４８で、コード・ブロック
・ハッシュ・テーブル３７に入るための６ビットのイン
デックスが得られる。コード・ブロック・ハッシュ・テ
ーブルは６４個の項目を含む。ステップ１７４で、各項
目５３は、その項目が何もなく、新しい翻訳が必要なこ
とを暗示する空文字を指すか、または、コード・ブロッ
ク・ヘッダ３６を指すポインタを含む。

各ノード・ブロック・ヘッダ３６は特定の属性に対して
使用可能な第２のプロセッサの翻訳を記述する。コード
・ブロック・ヘッダ３６の最初のフィールド５５は、コ
ード・ブロック・ハッシュ・テーブル３７中の同じ項目
５３にハッシュした次のコード・ブロック・ヘッダ５６
を指すポインタを含む。次のフィールド５７はコード・
ブロックの属性を含む。その属性は、ＣＳ２と表示され
たブロック５８中にコード・セグメント３３を含み、ブ
ロックＳ２、５９中にスタック・ポインタ３５のアライ
メントを含む。話を簡単にするため、有効ビットＶ１、
４６をＶ２、６０として繰り返す。ステップ１４９で、
コード・ブロック・ヘッダ３６で、実行時に実行される
命令と同じ属性を有するコード・ブロック・ヘッダ３６
が探索される。次のフィールド６２、６３は、それらの
属性を有する翻訳がある最小及び最大第１プロセッサ・
アドレスを含む。次のフィールド６４は、特定の属性を
有する翻訳が存在するすべてのコード・ブロック８３を
記述するツリーのルートを指すポインタである。

このツリーの各ノード、すなわち、コード・ブロック８
３は、第１プロセッサ命令ポインタ３１の範囲内に第２
プロセッサ翻訳１３０がある最小及び最大命令ポインタ
６５、６６を含む。それぞれ左及び右の子６７、６８を
指すポインタがある。左の子６７は、より小さなまたは
等しい最小命令ポインタ３１を有するサブツリー６９を
指す。右の子６８は、より大きな最小命令ポインタ３１
を有するサブツリー７０を指す。ステップ１５１で、ツ
リーのノードを探索して、現在の命令アドレスが入る命
令アドレス範囲を有するサブツリーを見つける。次のフ
ィールド７１は第２プロセッサの翻訳１３０のコード・
ブロック８３の終わり７３を指すポインタである。

命令ポインタ３１の範囲内にあるのと同じ数の項目７２
を有するアレイ４４がある。すなわち、アレイ４４の下
限は最小命令ポインタであり、アレイ４４の上限は最大
命令ポインタである。アレイ４４内のこれらの項目は、
それぞれ第１プロセッサ命令１００に対する第２プロセ
ッサ翻訳が存在しない場合は０を含み、また、有効な第
１プロセッサ命令入口点に対応するものである場合はポ
インタを含む。アレイ４４内の各項目はハーフワードで
ある。有効な項目がある場合、ステップ１７３で、その
項目はアレイ４４の始めからその命令ポインタへの適当
な入口点までのオフセットを含む。

以上要約すると、２つの命令ポインタがテーブル内の同
じ項目にハッシュするというまずあり得ない場合、また
は、アプリケーション・プログラムが初めて制御権をそ
の命令ポインタに渡す場合に、テーブル・ルックアップ
は失敗する。いずれの場合にも、アドレスを変換するた
め、シミュレータはより遅いデータ構造、すなわち、２
進ツリー８３にアクセスする。見つからない場合は、ス
テップ１７４で、翻訳プログラム２７を呼び出して、第
１プロセッサ命令の新しいブロックに対するシミュレー
タ機械（第２のプロセッサ）の等価命令を発生させ、翻
訳ルック・アサイド・バッファ３４及びコード・ブロッ
ク８２が更新される。

Ｅ５．メモリ・マッピング 第８図を参照すると、処理システム１のメモリは種類及
び内容により分類することができる。領域Ｉはランダム
・アクセス・メモリ（ＲＡＭ）１５２である。ＲＡＭ１
５２の内容は命令とデータである。ＣＰＵ９３はこのメ
モリ領域に対して読み書きを行なうことができる。

第２のメモリ領域はアダプタ・メモリ（ビデオ）１５３
と呼ばれる。ＣＰＵ９３は明示的なＩＮ／ＯＵＴ命令を
使って、線１６７として示すように、表示装置などの出
力装置９２に接続された入出力アダプタ９１に直接アク
セスすることができ、または、メモリ命令を使って、ビ
デオ・バッファ１５３を介して入出力アダプタ９１にア
クセスすることができる。装置９２に出力するためビデ
オ・バッファ１５３に対してメモリ命令を使用すること
は、それがメモリ位置を介するものの、実際にアダプタ
に入る入出力なので、メモリ、マップ入出力と呼ばれ
る。ＣＰＵが有するメモリに入る命令は明示的入出力
（ＩＮ／ＯＵＴ命令）を実行するための命令よりも多い
ので、メモリ・マップ入出力を使うとより広範な命令の
使用が可能になる。メモリのビデオ範囲の内容は出力デ
ータ、すなわち、メモリ、マップ入出力である。

第３の種類のメモリは、読取り専用記憶装置（ＲＯＳ）
１５４と呼ばれる領域IIIである。これは読取り専用メ
モリ（ＲＯＭ）とも呼ばれる。ＲＯＳ１５４の内容は大
抵は命令であるが、データであってもよい。どちらの場
合にも、ＲＯＳの内容は決して変更されない。

ＩＢＭ ＰＣ ＡＴなどの処理システムのアドレス空間
１５０は論理的にこれら３つの領域に分かれる。最初の
領域は６４０Ｋバイトのプロセッサ読み書き記憶領域、
すなわち、ＲＡＭ１５２である。２番目の領域は、入出
力アダプタ、すなわち、ビデオ１５３用に予約された２
５６Ｋバイトの領域である。これらの領域には、装置及
び装置依存ＲＯＳ用のデータ・バッファが含まれる。３
番目の領域は１２８ＫバイトのプロセッサＲＯＳ１５４
領域である。このＲＯＳはＢＩＯＳ及びＢＡＳＩＣを含
む。ＢＩＯＳ領域１５５に続いて１メガ領域１６６より
上にメモリがある。この好ましい実施例のシミュレータ
は２８６保護モードをサポートしないので、メモリ１５
０のこの領域１７６は設けられない。

第１処理システムのアドレスを第２の処理システムのア
ドレスに変換するには、第１の処理システムのメモリを
第２の処理システムのメモリにマップしなければならな
い。

メモリをマップするには、第２の処理システムのオペレ
ーティング・システムの２つの共用メモリ・セグメント
１９０、１８０（第９図）が使用される。第１の共用メ
モリ・セグメント１９０は第１の処理システムのメモリ
のイメージ１５０を記憶するために使用される。第２の
共用メモリ・セグメント１８０は各メモリ位置ごとにそ
のイメージに含まれる内容のタイプを示す。

第２の処理システムのメモリ１９０には、第１の処理シ
ステム内に常駐する６４０Ｋバイトのメモリ１５２があ
り、それに続いてビデオ領域１５３、ＲＯＳ（読取り専
用記憶装置）用の領域１５４、ＢＩＯＳ用の領域１５５
がある。最初のメモリ・セグメント１５２の前に、ＢＩ
ＯＳ領域１５５が複製されている。これは、オフセット
が循環してＲＡＭ１５２に戻るように、アプリケーショ
ンがセグメント・レジスタをメモリ１５０のＲＯＭ１５
５領域にロードすることがけいる場合に、マッピングを
簡単にするため行なわれたものである。したがって、こ
れらの領域の１６進アドレス１７２−１７５は、第１の
処理システムのメモリ１５０内の領域のアドレスから６
４Ｋだけずれて、セグメント０×９と呼ばれる共用メモ
リ・セグメント１９０に入る。

その結果、シミュレータを働かせる処理システム内の仮
想メモリ・セグメントは、領域Ｉ１５２と及び領域III
１５４の２つのコピーとからなるすべてのＰＣ ＡＴプ
ロセッサ記憶域のイメージを含むため専用となる。第２
の処理システムに第１の処理システムからの出力装置が
接続されているときは、領域II１５３は存在しない。第
１の処理システムの出力装置が接続されていない場合
は、領域II１５３のイメージも存在する。

メモリ・セグメント１９０内のアドレス位置１７２−１
７６は、第１の処理システムの実際のメモリ・イメージ
である。この領域１７２−１７６は、シミュレートされ
る第１の処理システム及び使用可能なメモリのアーキテ
クチャのように見える。

メモリ・イメージ１７２−１７６に加えて、翻訳された
コード１３０が領域１５７に記憶される。シミュレート
される第１の処理システムの命令１００を調べるフラグ
解析３０（第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図）
によって、翻訳された命令が発生された後で、翻訳され
た命令１３０が領域１５７に記憶される。

共用メモリ・セグメント１９０の次の領域１５８は処理
間通信領域、及び実行時に呼び出されるルーチンが記憶
される実行時環境領域である。

セグメント０×９と呼ばれる仮想共用メモリ・セグメン
トに加えて、シミュレータを働かせる処理システムは、
０×Ｆと呼ばれる入出力バス・メモリ用の特別なセグメ
ント１８１を予約する。第２の処理システムに第１の処
理システムの出力装置が接続されている場合、データは
第２の処理システムのセグメント０×Ｆに書き込まれ
る。領域II１５３内に含まれる第１の処理システムのア
ドレス位置は、第２の処理システムのセグメント０×
９、１９０またはセグメント０×Ｆ、１８１内に対応す
るメモリ位置を有する。

本発明のシミュレータのシステム及び方法は、再配置テ
ーブルを使って、第１の処理システムのメモリ１５０を
第２の処理システムのセグメント０×９、１９０または
セグメント０×Ｆ、１８１のいずれかにマップするもの
である。ＰＣ ＡＴなどの第１の処理システムは２つの
構成要素、すなわち、セグメントとオフセットによって
メモリ位置にアドレスする。ＰＣ ＡＴでは、そのセグ
メントは、６４Ｋのメモリ・ブロックを指す１６ビット
の値である。オフセットも１６ビットであり、セグメン
ト内の変位を示す。セグメントのアドレスは、セグメン
トの値に１６を乗じることによって計算される。

このシミュレータは、それぞれ３２ビットを有する１６
個の項目２０１−２１６を備えたテーブル１９５を使っ
て、ＰＣ ＡＴのメモリ・アドレスをＩＢＭ ＲＴ Ｐ
Ｃの３２ビット・メモリ・アドレスにマップする。ＰＣ
ＡＴメモリ・アドレスのセグメントの上位４ビット
は、テーブルの１６個の項目の１つを識別する。シミュ
レータはメモリ・アドレス計算を２つの部分に分ける。
まず、セグメント・レジスタがロードされるとき、シミ
ュレータはセグメントに１６を乗じ、それをセグメント
の上位４ビットによって指定されるテーブル内の項目に
加える。次に、命令がメモリに対して読取りまたは書込
みを行なうとき、前のステップで計算された３２ビット
の値に１６ビットのオフセットが加えられる。前記３２
ビットの値は、第２の処理システムのメモリにアクセス
するために使用されるアドレスである。

シミュレータの始動時に、再配置テーブル１９５が初期
設定される。最初の１０項目２０１−２１０はＲＡＭ１
５２に対応し、第２の処理システムのセグメント０×９
を指すように０×９００１００００に初期設定される。
この初期設定値は、ＲＡＭ１５２の前にあるセグメント
０×９、１０×９にマップされるＢＩＯＳ１５５の最初
のインスタンス用のスペースをもたらす６４Ｋのオフセ
ットを含むことに留意されたい。ＢＩＯＳ１５５にアド
レスするセグメントに対応する最後の項目２１６は０×
９０００００００−０×Ｆ００００または０×８ＦＦ１
００００で初期設定される。このようなセグメントに１
６を乗じて加えると、その結果得られる値は０×９００
０００００になり、それによってＢＩＯＳ１５５がセグ
メント０×９、１９０の始めにマップされる。１１番目
ないし１５番目の項目２１１−２１５は０×４００００
００または０×９００１００００で初期設定されて、第
１の処理システムの対応する出力装置が接続されている
かどうかに応じて、セグメント０×Ｆ、１８１またはセ
グメント０×９、１９０のいずれかを指す。

状況制御セグメント、すなわち、セグメント０×８、１
８０が、オペレーティング・システムの別の共用メモリ
・セグメントに記憶される。状況制御セグメント１８０
はセグメント０×９、１９０に対する第１の処理システ
ムのメモリの内容のタイプを記録する。この情報は、シ
ミュレータが、メモリ位置がデータ、命令コードを含む
のか、それともビデオ項目なのかを判定するために使用
する。

以上、メモリに対する読取りまたは書込みを行なう命令
をシミュレートするときに使用するアドレスを、シミュ
レータがどのように計算するかについて説明した。メモ
リに書込みを行なう場合は、特別な処理が必要となるこ
とがある。

命令がメモリに記憶される場合、シミュレータは、その
命令が翻訳済みであるかどうかを記録する。翻訳された
コードが常に正しいことを確認するため、命令変更の検
査が行なわれる。アプリケーションが命令変更を行なっ
た場合は、元のコード命令に対する翻訳されたコードが
除去され、新しい命令がシミュレータのプロセッサの新
しい命令シーケンスに翻訳される。命令の正しい翻訳を
実行させるための他の処置を取ることもできる。

同様に、出力装置への出力をシミュレータがさらに処理
する必要があるかどうか判定するために、ビデオ更新の
検査が必要である。これは、第１の処理システムの出力
装置がシミュレータを働かせる第２の処理システムに接
続されておらず、したがって、第１処理システムの出力
装置をシミュレートしなければならない場合に行なわれ
る。メモリ・マップ入出力の場合は、出力データを表わ
す特別なハードウェアが変更されるかどうかを記憶時に
検出しなければならない。

メモリに記憶するとき、セグメント０×８、１８０を使
って、命令またはメモリ・マップ入出力について特別な
処理が必要かどうか判定する。セグメント０×８、１８
０は、セグメント・レジスタ０×９、１９０とバイトご
との対応関係を有する。セグメント０×８の各バイト
は、セグメント０×９、１９０内の対応するバイトの内
容の種類を示す。セグメント０×９、１９０の対応バイ
トが計算データである場合、セグメント０×８、１８０
のバイトは０を含む。セグメント０×９の対応バイトが
命令を含む場合は、セグメント０×８、１８０のバイト
は１、２、４または６を含む。第１の処理システムの出
力装置が接続されていない場合は、セグメント０×９の
ビデオ領域１５３に対応するセグメント０×８、１８０
の各バイトは１６を含む。１６の値は構成中にシミュレ
ータ始動時にセグメント０×８、１８０にロードされ
る。

第１の処理システムの出力装置を第２の処理システムに
接続すると構成中に決定された場合、セグメント０×
８、１８０に対応バイトは０になる。このことは、やは
り構成中に初期設定された項目２１１−２５１を有する
再配置テーブル１９５が、第１処理システムからの出力
データをセグメント０×Ｆ、１８１にマップし、第１の
処理システムの出力装置が接続されているので、シミュ
レータによるそれ以上の処置は必要でないことを示す。

メモリへの記憶位置がセグメント０×９であろうとセグ
メント０×Ｆであろうと、アドレスの３２ビット値が０
×８０ＦＦＦＦＦＦとＡＮＤ演算されて、セグメント０
×８、１８０の対応アドレスを生じる。

第１０図に示す命令シーケンスが、メモリを変更するこ
とができる第１の処理システムの命令の各翻訳に対して
使用される。セグメント・レジスタは、メモリ・バイト
のアドレスを０×８０ＦＦＦＦＦＦとＡＮＤ演算して状
況バイトのアドレスを計算できるように選ばれているこ
とに留意されたい。その結果、セグメント０×Ｆ及び０
×９は共にセグメント０×８にマップされる。第１０図
のこれら４つの命令が、第１の処理システムの命令をシ
ミュレータするために使用される命令と重ね合わされる
とき、メモリの更新を検査して、それが特別な処理を必
要とするかどうか調べるために、５サイクルしか必要で
ない。しかし、メモリへの記憶の後で特別な処置が必要
かどうかを判定するために、さらに記憶のアドレスがセ
グメント０×Ｆに対するものであったかどうかを判定す
ることが必要になることがある。

各バイトに対応する状況バイトをメモリ・イメージ１９
０またはメモリ・マップ入出力１８１内に保持するこに
より、ビデオ更新、メモリ・マップ入出力及び命令変更
を検出することができる。状況セグメント８、１８０内
のフラグは、次のようにメモリの内容の種類を示す。

０＝データ １＝命令入口点 ２＝命令の後続バイト ３＝組合せ命令（第１バイトは有効入口点でない） ８＝この命令上の区切り点セット １６＝ビデオ 上記のように、０でない値は、シミュレータによる処理
がさらに必要なことを示すことがある。「１」は、それ
が入口点であり、第１の処理システムの命令の翻訳が２
進ツリー中にあることを示す。「２」は、それが後続の
ものである、すなわち２バイト以上の長さの第１のプロ
セッサの命令がシミュレートまたは翻訳されることを意
味する。このバイトはこのとき次のバイトに対応する。
これは、第１の処理プロセッサの命令を表わすために２
バイト以上が必要であるという事実を考慮したものであ
る。「４」のフラグは、組合せが行なわれることを示
す。組合せとは、グラフの解析の結果、幾つかの組み合
わされた第１のプロセッサの命令をシミュレートする方
が第１のプロセッサの各命令を別々に翻訳するよりも翻
訳されたシミュレータ命令が少なくてすむと判定された
という意味である。たとえば、第３Ａ図のＰＵＳＨ命令
１０５とＰＯＰ命令１０６が組み合わされた。その結
果、ＣＳレジスタ内の値がＤＳレジスタに移された。こ
れら２つの命令１０５、１０６が行なうことはそれだけ
であるとフラグ解析から判定されるので、２つの命令を
１つに組み合わせて、２つの命令を別々に実行するより
も速く実行することができる。

「８」のフラグは、区切り点がセットされていることを
示す。このため、デバッグ・プログラムがシミュレータ
に作用することが可能になる。１６のフラグは、情報が
ビデオ・データであることを示す。シミュレータはこの
ようにして、アプリケーションが終了してビデオ画面を
更新したことを検出する。

上記の方法は、長くて時間のかかる検査を実行しメモリ
の更新を処理して戻るサブルーチンへの分岐が必要であ
った従来のシミュレータに比べて、処理能力が増大す
る。サブルーチンへの分岐だけで、通常少なくとも５サ
イクル必要である。メモリへの記憶は非常に頻繁な動作
であるので、これは有効である。したがって、メモリへ
の記憶というオーバーヘッドが少しでも減少するとシミ
ュレータの効率が大幅に増大する。

Ｆ．発明の効果 本発明によれば、メモリを更新する最初のプロセッサ命
令を調べて、その命令が後続の命令を変更するかどう
か、またはビデオ・バッファ変更を行なうかどうか判定
している。したがってこのような変更を検出するために
必要とされるサイクル数、すなわち命令の数を減少させ
ることができる。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例の処理システム環境
を示すブロック・ダイヤグラムである。 第２図は、本発明のシミュレータを始動する際の最初の
数ステップを示す流れ図である。 第３Ａ図は、本発明のシミュレータによって翻訳される
第１のプロセッサの命令の制御流れの例についてのフラ
グ解析を示す。 第３Ｂ図は、翻訳される第１のプロセッサの命令の制御
流れのもう１つの例を示す。 第３Ｃ図は、第３Ｂ図に示した第１のプロセッサの命令
の流れにおける条件コードのフラグ解析を示す。 第３Ｄ図は、第３Ｃ図のフラグ解析から翻訳された第２
のプロセッサの命令の制御流れを示す。 第４図は、翻訳の流れ図である。 第５図は、次の実行可能命令の翻訳された命令アドレス
を判定するための３段階手法の第１の方法で使用される
プログラム・コードである。 第６図は、ある命令セットの命令を、異なる命令セット
を有するシミュレータの対応する翻訳アドレスにマップ
することにより、次の実行可能命令の翻訳された命令ア
ドレスを判定するための第２及び第３の手法のデータ構
造を示す。 第７図は、次の実行可能命令の翻訳された命令アドレス
を判定するための３段階手法の流れ図である。 第８図は、処理システムのメモリの種類及び内容を示す
ブロック・ダイヤグラムである。 第９図は、第１の処理システムのメモリの第２の処理シ
ステムのメモリ内へのマッピングと、メモリへの記憶の
内容の種類を示すための状況テーブルを示す。 第１０図は、共用メモリまたはアダプタにおけるメモリ
位置の状況テーブル中で対応バイトを見つけるために使
用されるプログラム・コードである。 １……処理システム、１０……シミュレータ、１１……
ハードウェア、１２……オペレーティング・システム
（ＡＩＸ）、１３……ＢＩＯＳ、１５……読取り専用記
憶装置、１６……共用メモリ・セグメント、１８……オ
ペレーティング・システム（ＤＯＳ）、１９……アプリ
ケーション・プログラム。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１プロセッサの命令セット中の複数の第
   １命令からなる制御の流れとしてのアプリケーションを
   第２プロッセサの命令セット中の複数の第２命令によっ
   てシミュレートするシミュレーション方法において、 上記第１命令からなる制御の流れを上記複数の第２命令
   からなる制御の流れに変換するステップと、 上記アプリケーションが実行されている処理システムの
   複数のメモリ位置の１つ１つに対してその内容の種類を
   表示するステップと、 上記変換の間に対応するメモリ位置に上記内容の種類が
   命令であることを示す表示を記憶するステップと、 上記複数のメモリ位置の１つに記憶を行なう間に、上記
   記憶が命令を修正したかどうかを上記表示によって判別
   するステップとを有することを特徴とするシミュレーシ
   ョン方法。