JP2000357088A - マイクロプロセッサ及びデータ処理システム - Google Patents

マイクロプロセッサ及びデータ処理システム

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Abstract

(57)【要約】 【課題】 拡張されたメモリ装置をアドレッシングする
ことができるマイクロプロセッサ及びデータ処理システ
ムを提供すること。 【解決手段】 マイクロプロセッサでは外部から提供さ
れる命令語がノーマルアドレスモード用命令語であるか
又は拡張アドレスモード用命令語であるかを識別しそれ
によるシステム制御動作を実行する。プログラムカウン
タはノーマルアドレスモード及び拡張アドレスモードの
間に制御ユニットによる制御のもと第１アドレスを発生
し、アドレス発生器は拡張アドレスモードの間だけ制御
ユニットによる制御のもと第２アドレスを発生する。こ
こで、第１アドレスはアドレスバスを通じて外部に伝達
され、第２アドレスはデータバスを通じて外部に伝達さ
れる。アドレスインタフェース手段は第２アドレスを受
け入れ第１アドレスが出力される時点に第２アドレスを
メモリ装置に伝達する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
及びデータ処理システムに係り、より具体的には拡張さ
れたメモリ装置をアドレッシングすることができるマイ
クロプロセッサ及びデータ処理システムに関するもので
ある。
【０００２】
【従来の技術】現在マイクロプロセッサは製造技術の向
上と使用者の要求によって次第に高性能に設計されて、
それの応用分野も多様になっている。これによって応用
プログラム（アプリケーションプログラム）は質的向上
だけでなく大きさも増加している。
【０００３】しかし、マイクロプロセッサがアクセスす
ることができるメモリ装置の大きさには制限がある。例
えば、１６ビットマイクロプロセッサは最大６４Ｋバイ
トのメモリをアクセスすることができ、１６ビットマイ
クロプロセッサで１Ｍバイトのメモリをアクセスするた
めには１６ビットメモリアドレスを２０ビットメモリア
ドレスに拡張すべきである。
【０００４】この分野でよく知られたように、メモリア
ドレスを拡張するスキムにはセグメンテーションスキ
ム、簡単なバンクスイッチングスキム、そしてメモリマ
ネージメントユニット（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍ
ｅｎｔ Ｕｎｉｔ；ＭＭＵ）を使用する方法がある。Ｍ
ＭＵを利用する方法は最も優秀な性能を備えるが、ハー
ドウェアの大きさが増加し、生産費用が増加する短所が
ある。
【０００５】図１および図２はメモリアドレス拡張のた
めのセグメンテーションスキムを示す図である。セグメ
ンテーションスキム１０で、１６ビット論理的セグメン
トベースアドレスは論理的アドレスバス１８を通じて１
６ビットセグメントベースレジスタ１２に伝達される。
セグメントベースアドレスは左側に４ビットシフトされ
２０ビット論理的セグメントベースアドレスに変換され
る。１６ビット論理的オフセットアドレスはオフセット
レジスタ１４に貯蔵され、１６真数‘０’が挿入され２
０ビット論理的オフセットアドレスに変換される。次
に、加算器１６によって２０ビット論理的セグメントベ
ースアドレスと２０ビット論理的オフセットアドレスが
加わて２０ビット（拡張された）物理的アドレスが発生
される。２０ビット物理的アドレスは物理的アドレスバ
ス１７を通じて外部メモリ（図示せず）に伝達される。
しかし、セグメンテーションスキム１０は他のアドレス
体系を有するマイクロプロセッサには適用することがで
きない短所がある。
【０００６】図３および図４はメモリ拡張のための簡単
なバンクスイッチングスキムを示す図である。簡単なバ
ンクスイッチングスキム２０において、各メモリバンク
には固有のバンク番号が割り当てられる。例えば、メイ
ンメモリは１６個のメモリバンクに分けられて、１６個
のメモリバンクのうちの一つを選択するために４ビット
のバンク番号が使用される。１６ビット論理的ベースア
ドレスは論理的アドレスバスを通じてアドレスレジスタ
２２に貯蔵される。オフセットレジスタ２３に貯蔵され
た１６ビットオフセットアドレスは加算器２６によって
１６ビット論理的ベースアドレスと加算されて、その結
果は結合ロジックブロック２７に供給される。結合ロジ
ックブロック２７はバンク番号レジスタ２４からの４ビ
ット論理的メモリバンクアドレスと加算器２６からの１
６ビット論理的アドレスを結合しその結果を２０ビット
（拡張された）物理的アドレスとして物理的アドレスバ
ス２８に伝達する。簡単なバンクスイッチングスキム２
０はインタラプトが発生する場合インタラプトサービス
のために同一のインタラプトサービスルーチンを全てバ
ンクの同一の位置に貯蔵する方法を使用することや、バ
ンク毎に独立的なプログラムが実行されることを考慮し
て独立的なスイッチング方法を使用する。かつ、プログ
ラムが実行される途中にメモリバンクがスイッチングさ
れるから各メモリバンクの同一の位置にバンクスイッチ
ングのための連関されたコードを予め動くことができな
いように制限する。このようなバンクスイッチング方法
はインタラプトサービスルーチンを使用するときやバン
クスイッチング時に多くの制約が発生する。
【０００７】
【発明が解決しようとする課題】ハーバードアーキテク
チュア（Ｈａｒｖａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）
は処理速度向上のためにプログラムメモリとデータメモ
リが分離された構造を有する。しかし従来はこのような
ハーバードアーキテクチュアのプログラムメモリ又はデ
ータメモリを拡張して使用することができる方法がなか
った。
【０００８】従って、本発明は上記の問題点を解決する
ために提案されたもので、その目的は拡張されたデータ
メモリをアクセスすることができるボンノイマン構造の
マイクロプロセッサを提供することにある。
【０００９】本発明の他の目的は、拡張されたプログラ
ムメモリ又は拡張されたデータメモリをアクセスするこ
とができるハーバード構造のマイクロプロセッサを提供
することにある。
【００１０】本発明の更に他の目的は、上記のマイクロ
プロセッサを備えたデータ処理システムを提供すること
にある。
【００１１】
【課題を解決するための手段】本発明の特徴によると、
マイクロプロセッサは、外部から提供される命令語がノ
ーマルアドレスモード用命令語であるか又は拡張アドレ
スモード用命令語であるかを識別しそれによるシステム
制御動作を実行する制御ユニットと、ノーマルアドレス
モード及び拡張アドレスモードの間に制御ユニットによ
る制御のもと第１アドレスを発生するプログラムカウン
タと、アドレス転送のためのアドレスバスと、拡張アド
レスモードの間だけ制御ユニットによる制御のもと第２
アドレスを発生するアドレス発生器と、データ転送のた
めのデータバスとを含む。この時、第１アドレスはアド
レスバスを通じて外部に伝達され、第２アドレスはデー
タバスを通じて外部に伝達される。
【００１２】アドレスインタフェース手段はデータバス
から第２アドレスを受け入れて外部に伝達する。
【００１３】好ましい形態として、アドレスインタフェ
ース手段は、データバスから入力される第２アドレスを
貯蔵するためのアドレスレジスタと、このアドレスレジ
スタに貯蔵された第２アドレスをラッチするラッチ手段
とを含む。
【００１４】好ましい形態として、制御ユニットは外部
から提供される命令語が拡張アドレスモード用命令語で
ある時、第１及び第２アドレスが各々アドレスバス及び
データバスを通じて外部に伝達される時までインタラプ
トをディセーブル（ｄｉｓａｂｌｅ）する。
【００１５】本発明の他の特徴によると、データ処理シ
ステムは、マイクロプロセッサ及びアドレスインタフェ
ース手段を含む。マイクロプロセッサは、外部から提供
される命令語がノーマルアドレスモード用命令語である
か又は拡張アドレスモード用命令語であるかを識別しそ
れによるシステム制御動作を実行する制御ユニットと、
ノーマルアドレスモード及び拡張アドレスモードの間に
制御ユニットによる制御のもと第１アドレスを発生する
プログラムカウンタと、アドレス転送のためのアドレス
バスと、拡張アドレスモードの間だけ制御ユニットによ
る制御のもと第２アドレスを発生するアドレス発生器
と、データ転送のためのデータバスとを含む。第１アド
レスはアドレスバスを通じて外部に伝達され、第２アド
レスはデータバスを通じて外部に伝達される。アドレス
インタフェース手段は、マイクロプロセッサ内のデータ
バスから出力される第２アドレスを受け入れて外部に伝
達する。
【００１６】好ましい形態として、アドレスインタフェ
ース手段は、データバスから入力される第２アドレスを
貯蔵するためのアドレスレジスタと、このアドレスレジ
スタに貯蔵された第２アドレスをラッチするラッチ手段
とを含む。
【００１７】本発明の更に異なる特徴によると、マイク
ロプロセッサは、外部から提供される命令語がノーマル
アドレスモード用命令語であるか又は拡張アドレスモー
ド用命令語であるかを識別しそれによるシステム制御動
作を実行する制御ユニットと、ノーマルアドレスモード
及び拡張アドレスモードの間に制御ユニットによる制御
のもと第１命令語アドレスを発生するプログラムカウン
タと、命令語アドレス転送のための命令語アドレスバス
と、ノーマルアドレスモード及び拡張アドレスモードの
間に制御ユニットによる制御のもと第１データアドレス
を発生し、拡張アドレスモードの間だけ制御ユニットに
よる制御のもと第２命令語アドレス及び第２データアド
レスを発生するアドレス発生器と、データアドレス転送
のためのデータアドレスバスと、データ転送のためのデ
ータバスとを含み、第１命令語アドレスは命令語アドレ
スバスを通じて外部に伝達され、第１データアドレスは
データアドレスバスを通じて外部に伝達され、第２命令
語アドレス及び第２データアドレスはデータバスを通じ
て外部に伝達される。ここでこマイクロプロセッサはハ
ーバード構造を有する。
【００１８】好ましい形態としては、データバスから第
２命令語アドレス及びデータアドレスを受け入れて外部
に伝達するアドレスインタフェース手段を付加的に含
む。
【００１９】アドレスインタフェース手段は、データバ
スから入力される第２命令語アドレスを貯蔵するための
命令語アドレスレジスタと、このアドレスレジスタに貯
蔵された命令語アドレスをラッチするラッチ手段と、デ
ータバスから入力される第２データアドレスを貯蔵する
ためのデータアドレスレジスタと、このデータアドレス
レジスタに貯蔵されたデータアドレスをラッチする第２
ラッチ手段とを含む。
【００２０】好ましい形態として、制御ユニットは外部
から提供される命令語が拡張アドレスモード用命令語で
ある時、第１命令語アドレス、第１データアドレスそし
て第２命令語アドレスおよび第２データアドレスが各々
アドレスバス及びデータバスを通じて外部に伝達される
時まで外部から入力されるインタラプトをディセーブル
する。
【００２１】
【発明の実施の形態】以下本発明の実施の形態を添付さ
れた図５ないし図１８を参照して詳細に説明する。以下
の説明で図面中に付した同一または類似の参照番号及び
符号は、同一または類似の構成要素を示す。
【００２２】マイクロプロセッサのメモリアドレス拡張
において、重要なことは、既存のマイクロプロセッサと
の互換性を維持することである。例えば、１６ビット
（２バイト）のビット幅を有するアドレスを指定する命
令語だけを使用するマイクロプロセッサの場合、アドレ
ス拡張のために命令語を２４ビット（３バイト）命令語
に修正すると既存のコードとの互換性を維持することが
できなくなる。既存のマイクロプロセッサとの互換性を
維持しながらアドレスを拡張することができる方法には
大きく二通りがある。即ち、拡張アドレスモード用命令
語を新設する方法と、既存命令語の組み合わせにアドレ
ス拡張を誘導する方法である。
【００２３】まず、拡張アドレスモード用命令語を新設
する方法は既存の命令語を変更しなくても互換性を維持
することができるが、メモリアドレッシングに関連した
全ての命令語を新設することや使用頻度が高い命令語と
関連した命令語セットを定義すべきである。この方法は
殆ど全ての命令語がメモリ参照を実行するＣＩＳＣ（Ｃ
ｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎｓ Ｓｅｔ Ｃ
ｏｍｐｕｔｅｒ）タイプのマイクロプロセッサにおいて
ハードウェア的な負担を招来する。使用頻度が高い命令
語だけを新設する方法はハードウェア的な負担を減少さ
せることができるが、拡張されたアドレスモードを実行
することができる命令語の数が制限される短所がある。
【００２４】次に、既存命令の組み合わせで拡張された
メモリをアクセスする方法は“ＬＯＡＤ”命令にバンク
レジスタを設定し、バンクレジスタに貯蔵されたアドレ
スをメモリ最上位アドレスに指定するようにした後、後
続命令語は選択されたバンク内だけ実行されるようにす
るものである。この方法はハードウェア的負担は殆どな
いが、サブルーチン呼出／リターン（ＣＡＬＬ／ＲＥ
Ｔ）命令語実行時バンクレジスタのアドレスを貯蔵／復
旧（ＳＡＶＥ／ＲＥＳＴＯＲＥ）するための命令語配列
が複雑になり、インタラプト発生時バンクレジスタのア
ドレスを貯蔵することができないという短所がある。そ
の上に、ハーバードアーキテクチュアのようにプログラ
ムメモリとデータメモリが分離された場合データメモリ
に対したアクセス方法が提示されていない。
【００２５】従って、本発明では既存の命令語をノーマ
ルアドレスモード用命令語にし、拡張アドレス領域を使
用するために拡張アドレスモード用命令語を新設する。
マイクロプロセッサ内のプログラム可能なコントロール
ユニットは外部から入力される命令語がノーマルアドレ
スモード用命令語であるか又は拡張アドレスモード用命
令語であるかを識別しそれによるシステム制御動作を実
行する。
【００２６】図５は外部メモリ装置の構造を示す図であ
る。図５に図示されたように、外部メモリ装置２００は
ビット幅が８ビットであり、下位４ビットアドレスが
‘０００ｈ’〜‘ｆｆｆｆｈ’である１６個のバンク
（メモリ領域）に分離されている。従って、各バンクは
６４Ｋバイトの大きさを持って、メモリ装置２００全体
の容量は１Ｍバイトである。
【００２７】図６は図５に図示されたメモリ装置のアド
レスを示すプログラムカウンタの構成を示す図である。
図６を参照すると、１６ビットマイクロプロセッサは１
６ビットのプログラムカウンタを具備し、プログラムカ
ウンタは外部メモリ装置２００の下位１６ビットアドレ
スを示す。拡張プログラムカウンタ（ｅｘｔｒａ ｐｒ
ｏｇｒａｍ ｃｏｕｎｔｅｒ；ＰＣＸ）は外部メモリ装
置２００の上位４ビットアドレスを示す。
【００２８】図７は本発明の実施形態によるボンノイマ
ン（ｖｏｎ Ｎｅｕｍａｎｎ）構造のマイクロプロセッ
サの構成を示すブロック図である。
【００２９】図７を参照すると、マイクロプロセッサ１
００は１６ビットのアドレスバスと８ビットのデータバ
スを持って、外部メモリ装置２００に接続される。外部
メモリ装置２００は８ビットのビット幅を持って、全体
の大きさは１Ｍバイトである。マイクロプロセッサ１０
０は１６ビットのアドレスバスを通じて外部メモリ装置
２００の２０ビットアドレス中の下位１６ビットを指定
し、拡張された４ビットアドレスは外部メモリ装置２０
０の上位４ビットを指定する。
【００３０】マイクロプロセッサ１００はプログラマブ
ルコントロールユニット１０２、命令語デコーダ１０
４、命令語レジスタ１０６、バスタイミングコントロー
ラ１０８、レジスタファイル１１０、インタラプトコン
トローラ１１２、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏ
ｇｉｃ Ｕｎｉｔ）１１４、プログラムカウンタ（ｐｒ
ｏｇｒａｍ ｃｏｕｎｔｅｒ；ＰＣ）１１６、拡張アド
レスインタフェース１２０、８ビットデータバスＤＢ
［７：０］、１６ビットアドレスバスＡ［１５：０］、
コントロールバスＣＯＮＴＲＯＬ ＢＵＳ、そしてレジ
スタアドレスバスＲＡ［７：０］を含む。
【００３１】命令語レジスタ１０６はフェッチ段階でデ
ータバスＤＢ［７：０］を通じてメモり装置２００から
入力される命令語を貯蔵する。命令語デコーダ１０４は
実行段階で命令語レジスタ１０６に貯蔵された命令語を
受け入れデコーディングした後命令語に対応するアドレ
スを出力する。プログラマブルコントロールユニット１
０２はマイクロコードロム（ｍｉｃｒｏ―ｃｏｄｅ Ｒ
ＯＭ）等で構成され命令語デコーダ１０４から入力され
るアドレスに対応する制御信号を出力する。プログラマ
ブルコントロールユニット１０２から出力される制御信
号はバスタイミングコントローラ１０８、レジスタファ
イル１１０、インタラプトコントローラ１１２、ＡＬＵ
１１４、及びプログラムカウンタ１１６を制御するため
の信号である。レジスタファイル１１０はデータ又はア
ドレスを臨時的に貯蔵するために使用されるレジスタの
集団で、この実施形態でレジスタファイルはスタックに
動作する。インタラプトコントローラ１１２は外部から
入力されるインタラプト信号に応答してマイクロプロセ
ッサ１００の全般的なインタラプト制御を実行する。Ａ
ＬＵ１１４はプログラマブルコントロールユニット１０
２からの制御信号と命令語デコーダ１０４からの入力デ
ータ又はアドレスを受け入れ算術論理演算を実行する。
プログラムカウンタ１１６はメモリ装置の下位１６ビッ
トアドレスを示すが、この実施形態でプログラムカウン
タは各々が６４Ｋバイトの大きさを有するメモリバンク
のアドレスを示す。
【００３２】拡張アドレスインタフェース１２０は図８
に図示されたように、拡張プログラムカウンタ（以下Ｐ
ＣＸと言う）１２２、拡張データアドレスカウンタ（ｅ
ｘｔｒａ ｄａｔａ ａｄｄｒｅｓｓ ｃｏｕｎｔｅ
ｒ、以下ＤＣＸと言う）１２４、マルチプレックス１２
６、そしてラッチ回路１２８を含む。
【００３３】ボンノイマン構造はプログラムメモリとデ
ータメモリが分離されていないので、必要によってＰＣ
Ｘ１２２とＤＣＸ１２４をアドレスバスに載せる方式で
メモリ装置のプログラム領域又はデータ領域をアクセス
することができる。即ち、メモリ装置から命令語をフェ
ッチする場合にはＰＣＸ１２２をアドレスバスの上位ビ
ットに出力させ、メモリからデータをフェッチする場合
にはアクセスタイミングに合わせてアドレスバスの上位
ビットにＤＣＸ１２４を出力することでデータをアクセ
スすることができる。プログラム可能なコントロールユ
ニット１０２でこのようなタイミング信号を作ることは
通常の技術で容易に具現することができる。マルチプレ
ックス１２６の選択信号ＡＤＤＲ／はプログラマブルコ
ントロールユニット１０２から入力される。
【００３４】本発明で特に留意する点は、ノーマルアド
レスモード命令語が入力されるとメモリ装置２００のア
ドレスがプログラムカウンタ１１６からアドレスバスＡ
［１５：０］を通じてメモリ装置２００に提供され、拡
張アドレスモード命令語が入力されるとメモリ装置２０
０の下位１６ビットアドレスがプログラムカウンタ１１
６からアドレスバスＡ［１５：０］を通じてメモリ装置
２００に提供され、メモリ装置２００の上位４ビットア
ドレスはデータバスＤＢ［７：０］を通じて拡張アドレ
スインタフェース１２０でラッチされた後メモリ装置２
００に提供される点である。この時、メモリ装置２００
の上位４ビットアドレスがまず設定されラッチされた後
下位１６ビットアドレスが出力される時２０ビットアド
レスが同時にメモリ装置２００に提供される。
【００３５】上述したようなマイクロプロセッサの拡張
アドレスモード命令語は次のような特徴を有する。例え
ば、プログラムの制御順序が変更されるジャンプ（ＪＵ
ＭＰ）又はサーブルーチン呼出（ＣＡＬＬ）と同じよう
な命令によって拡張プログラムカウンタのアドレスが変
更される場合、拡張アドレスモード命令語のマイクロオ
ペレーションが変更される。
【００３６】図９ないし図１１は外部メモリ装置のバン
ク１から命令語が順次に入力されているときにアドレス
‘０００１ｈ’の‘ＬＣＡＬＬ ４ｈ、ＴＡＲＧＥＴ’
と言う拡張アドレスモード命令語が入力されることを例
示している。‘ＬＣＡＬＬ４ｈ、ＴＡＲＧＥＴ’命令語
はバンク４のサブルーチン‘ＴＡＲＧＥＴ’に分岐しろ
と言う命令語である。命令語が入力されると次のような
マイクロプログラムが実行される。 ＬＤ ＰＣＸ、４ｈ ＣＡＬＬ ＴＡＲＧＥＴ
【００３７】マイクロプログラムによってＰＣＸ１２２
にはバンク４が設定され、プログラムカウンタはレイブ
ル‘ＴＡＲＧＥＴ’の番地である‘１５２１ｈ’が入力
される。この時、現在のＰＣＸ１２２とプログラムカウ
ンタ１１６のアドレスに１を加えた‘０００２ｈ’はデ
ータバスを通じてマイクロプロセッサ１００のレジスタ
ファイル１１０に貯蔵される。バンク４の‘１５２１
ｈ’から次拡張アドレスモード命令語が入力される時ま
でＰＣＸ１２２の値は変更されなくプログラムカウンタ
１１６の値だけ増加されプログラムが実行される。バン
ク４から命令語が入力されているときにリターン命令
‘ＲＥＴ’が入力されるとレジスタファイル１１０に貯
蔵されたリターンアドレス即ち、バンク１の‘０００２
ｈ’アドレスがＰＣＸ１２２とプログラムカウンタ１１
６にポップされる。従って、プログラムカウンタはサブ
ルーチン呼出が実行されたバンク１の‘０００１ｈ’の
次アドレスである‘０００２ｈ’を示す。
【００３８】従来はサブルーチン分岐時拡張されたＰＣ
Ｘ１２２のアドレスを貯蔵する方法がなかったが、本発
明ではサブルーチン分岐又はインタラプト発生時拡張さ
れたＰＣＸ１２２のアドレスをレジスタファイル１１０
にプッシュした後サブルーチンリターン又はインタラプ
ト実行終了時にレジスタファイル１１０に貯蔵されたア
ドレスをポップして元来のアドレスに復帰させることが
できるようにした。このような方法はＲＥＴ（Ｒｅｔｕ
ｒｎ）／ＩＲＥＴ（Ｉｎｔｅｒｒｕｐｔ Ｒｅｔｕｒ
ｎ）／ＦＩＮＴ（Ｆａｓｔ Ｉｎｔｅｒｒｕｐｔ）等に
も同様に適用される。従って、メモリのいずれの領域で
も他の領域のプログラム又はデータをアクセスすること
ができる。
【００３９】次に、図１２を参照して拡張されたメモリ
領域にあるデータをアクセスする拡張アドレスモード命
令語の一例が説明される。‘ＬＡＤＤ ４ｈ、［ＲＲ
Ｏ］、ＲＯ’はバンク４のアドレス‘ＲＲＯ’のデータ
にＲＯを加えろと言う命令語である。この命令語のマイ
クロプログラムは次のようである。 ＬＤ ＤＣＸ、４ｈ ＡＤＤ ［ＲＲＯ］、ＲＯ
【００４０】拡張されたメモリ領域のデータをアクセス
する前に‘ＬＤ ＤＣＸ、４ｈ’命令を実行してＤＣＸ
１２４をバンク４に設定した後、‘ＡＤＤ’命令語によ
ってアドレスＲＲＯがアドレスバスを通じて出力される
時ＤＣＸ１２４に貯蔵された値を同時に出力する。従っ
て、ＤＣＸ１２４とアドレスＲＲＯによって拡張された
メモリ領域をアクセスすることができる。
【００４１】表１は三星電子のマイクロプロセッサ‘Ｓ
ＡＭ８７ＲＣ’でノーマルアドレスモード命令語による
マイクロプログラムの実行サイクルとノーマルアドレス
モード命令語を拡張アドレスモード命令語に変更した時
のマイクロプログラムの実行サイクルを比較して示して
いる。
【表１】
【００４２】表１で分かるように、ノーマルアドレスモ
ード命令語を拡張アドレスモード命令語に変更した時Ｐ
ＣＸ１２２をレジスタファイルにプッシュ／ポップする
動作によって実行サイクルが２サイクル程度増加する。
これはデータバスが８ビットであるからである。
【００４３】次に、表２は三星電子のマイクロプロセッ
サ‘ＳＡＭ８７ＲＣ’で使用される命令語の使用頻度に
関した統計資料のうち上位８０％を占める１９個のノー
マルアドレスモード命令語の使用頻度とノーマルアドレ
スモード命令語を拡張アドレスモード命令語に変更した
時の実行サイクル、そしてノーマルアドレスモード命令
語を拡張アドレスモード命令語に変更した時の遅延率を
示している。
【表２】
【００４４】表２を参照すると、拡張アドレスモード命
令語を使用する時約１７％程度実行サイクルが増加する
ことが分かる。これは使用頻度が高い‘ＪＭＰ’、‘Ｃ
ＡＬＬ’命令語前に‘ＬＯＡＤ’命令語を実行すべきだ
からである。しかし、ＦＡＳＴインタラプトは動作中に
プログラムカウンタの値をスタックに貯蔵しないのでノ
ーマルアドレスモード命令語と同様に速い速度でインタ
ラプト処理を実行することができる。
【００４５】ここで、一つ留意すべきことは、相対アド
レスモード又はインデックスアドレスモード命令語でオ
フセットアドレスを使用することである。命令語を上記
の方法と同一に適用するとベースアドレスからオフセッ
トアドレスを加えることや減算する演算を実行すること
になる。この時、メモリバンクの境界（ｂｏｕｎｄａｒ
ｙ）アドレスを越える場合が発生するにも係わらずバン
クアドレスは変更されず正しいバンクスイッチングが行
われない問題点がある。この問題点を解決するために従
来は専用加算器を利用する方法とマイクロプロセッサ内
部のＡＬＵを利用して演算する方法を使用した。専用加
算器を利用する方法はベースアドレスとオフセットアド
レスを加えることや引く時発生するキャリ（ｃａｒｒ
ｙ）やブロウ（ｂｏｒｒｏｗ）信号利用してバンクアド
レスを変更する方法である。内部ＡＬＵを利用する方法
はコンディションコードのキャリビット／ブロウビット
を利用してバンクアドレスを自動的に変更する方法であ
る。しかし、二つ方法はバンクアドレスを増加又は減少
させるための加算器を必要としこれを制御するための信
号を作らなければならない負担がある。
【００４６】従って、本発明ではアセンブラ又はコンパ
イラがオフセットアドレスを使用するアドレスモード命
令語を識別し、ベースアドレスにオフセットアドレスを
加えることや引く時バンク境界を越えるかを判断するよ
うにアセンブラ又はコンパイラを変更する方法を使用す
る。
【００４７】この方法によると、オフセットアドレスを
使用するアドレスモード命令語によってプログラムカウ
ンタのアドレスがバンク境界を越えるかを容易に識別す
ることができ、別度のアダーを具備しなくてもＰＣＸ１
２２のアドレスを自動的に又は手動で容易に変更するこ
とができる。この時、アセンブラ又はコンパイラには相
対アドレスモード命令語又はインデックスアドレスモー
ド命令語であるかの可否を判断した後バンク境界を越え
ると警告メッセージを出力した後該当命令語前に自動で
バンクスイッチングのための‘ＬＤ’命令を挿入する。
又は使用者が警告メッセージを見て手動で‘ＬＤ’命令
を挿入する。現在大部分のマイクロプロセッサがアセン
ブラ言語でプログラミングされたコードによって動作す
るので、使用者がコンパイラの助けを受けなくても容易
にバンクアドレスを変更することもできる。
【００４８】プログラムが実行される途中に外部からイ
ンタラプトが発生すると、現在のプログラムカウンタと
ＰＣＸ１２２のアドレスをレジスタファイル１１０に貯
蔵しインタラプト処理ルーチンに分岐する。しかし、拡
張アドレスモード命令語が入力されＰＣＸ１２２又はＤ
ＣＸ１２４を設定し次命令を処理する前にインタラプト
が発生する場合には問題が発生する。例えば、‘ＬＣＡ
ＬＬ ４ｈ、ＴＡＲＧＥＴ’命令語が入力されマイクロ
プログラム‘ＬＯＡＤ ＰＣＸ、４ｈ’が実行された後
マイクロプログラム‘ＣＡＬＬ ＴＡＲＧＥＴ’が実行
される前にインタラプトが発生しＰＣＸ１２２のアドレ
スがバンク５を示すように変更される場合、インタラプ
トサービスルーチンを終了しリターンする時は‘ＣＡＬ
Ｌ ＴＡＲＧＥＴ’にリターンすることになる。この
時、‘ＴＡＲＧＥＴ’はバンク４のアドレスであるがこ
の場合にはバンク５の‘ＴＡＲＧＥＴ’を指定すること
になる。即ち、ＰＣＸ１２２又はＤＣＸ１２４を設定し
次命令を処理する前にインタラプトが発生するとＰＣＸ
１２２又はＤＣＸ１２４に貯蔵されたアドレスが変更さ
れることになる。
【００４９】従って、拡張アドレスモード命令語が入力
されるとプログラマブルコントロールユニットインタラ
プトマスキング信号（ＩＮＴ＿ＭＡＳＫ）を発生してＰ
ＣＸ１２２又はＤＣＸ１２４を設定し次命令語が実行さ
れる時まで外部インタラプトが入力されないようにす
る。
【００５０】図１３は拡張アドレスモード命令語が実行
される時外部から入力されるインタラプト要求信号をマ
スキングするためのプログラマブルコントロールユニッ
ト及びインタラプトコントロール構成を示す図であり、
図１４は拡張アドレスモード命令語が実行される時のタ
イミング図である。
【００５１】図１３を参照すると、プログラマブルコン
トロールユニット１０２は命令語デコーダ１０４（図７
参照）から入力された命令語が拡張アドレスモード命令
語であるかの可否を判断し、拡張アドレスモード命令語
である時それに対応するマイクロプログラムを実行す
る。プログラマブルコントロールユニット１０２は例え
ば、‘ＬＣＡＬＬ４ｈ、ＴＡＲＧＥＴ’と言う拡張アド
レスモード命令語が入力されると‘ＬＯＡＤ ＰＣＸ、
４ｈ’が実行される時点から‘ＣＡＬＬ ＴＡＲＧＥ
Ｔ’が実行される時までハイレベル（論理‘１’）のイ
ンタラプトマスキング信号ＩＮＴ＿ＭＡＳＫ）を発生し
てインタラプトコントローラ１１２に提供する。インタ
ラプトコントローラ１１２はアンドゲートＡＮＤ＿Ｇを
含む。アンドゲートＡＮＤ＿Ｇの一入力端子には反転さ
れたインタラプトマスキング信号ＩＮＴ＿ＭＡＳＫが入
力され、他入力端子には外部インタラプト要求信号ＩＲ
Ｑ＿ＩＮが入力される。従って、インタラプトマスキン
グ信号ＩＮＴ＿ＭＡＳＫがハイレベルであると、インタ
ラプト要求信号ＩＲＱ＿ＩＮがイネーブルされるとして
もマイクロプロセッサ１００の各ブロックに提供される
インタラプト要求信号ＩＲＱはディセーブルされる。
【００５２】次に考慮する事項はバンク境界間の連続性
を具現することである。本発明ではベースアドレスにア
ドレスオフセットを加えるときや引く時バンクスイッチ
ングのための専用加算器を別度に具備しないからバンク
境界では次のような方法で命令語を挿入する。第1の方
法はバンクの最終アドレスからＰＣＸ１２２を１ほど増
加させジャンプ命令語を使用して次バンクの一番目アド
レスに移動させる方法である。第2の方法はスイッチン
グ命令語ＬＤ ＰＣＸ、ｘｈを使用してＰＣＸ１２２を
変更した後バンクの最終アドレスまでノーオペレーショ
ン（ＮＯＰ）命令を挿入する方法である。これはプログ
ラム進行にどんな影響も及ぼさないのでプログラム使用
者の便宜によって選択的に使用することができる。
【００５３】図１５は本発明の他の実施形態によるデー
タ処理システムの構成を示す図である。図１５に図示さ
れたマイクロプロセッサ３００はボンノイマン（ｖｏｎ
Ｎｅｕｍａｎｎ）構造であり図７に図示されたマイク
ロプロセッサ１００との差異点は拡張アドレスインタフ
ェース４００がマイクロプロセッサ３００の外部に構成
されていることである。拡張アドレスインタフェース４
００はマイクロプロセッサ３００と外部メモリ装置２０
０間の拡張アドレスインタフェースとして作用し、マイ
クロプロセッサ３００のデータバスＤＢ［７：０］、コ
ントロールバスＣＯＮＴＲＯＬ ＢＵＳ、そしてレジス
タアドレスバスＲＡ［７：０］と接続される。マイクロ
プロセッサ３００及び拡張アドレスインタフェース４０
０を具備したデータ処理システムの動作は図７に図示さ
れたマイクロプロセッサと同一なので詳細な説明は省略
する。
【００５４】図１６は本発明の実施形態によるハーバー
ド（Ｈａｒｖａｒｄ）構造のマイクロプロセッサの構成
を示すブロック図である。
【００５５】図１６を参照すると、ハーバード構造のマ
イクロプロセッサ５００は外部メモリ装置がプログラム
メモリ装置６００とデータメモリ装置６５０に分離され
ている。マイクロプロセッサ５００は図７に図示された
マイクロプロセッサ１００と同一の構成を有するがアド
レスバスが１６ビットの命令語アドレスバスＩＡ［１
５：０］と１６ビットのデータアドレスバスＤＡ［１
５：０］で構成される。データアドレスバスはＡＬＵ１
１４で発生される。
【００５６】図１７は図１６に図示された拡張アドレス
インタフェース１２０の構成を詳細に示すブロック図で
ある。図１７を参照すると、拡張アドレスインタフェー
ス１２０は拡張プログラムカウンタ５２２、拡張データ
アドレスカウンタ５３６、そしてラッチ回路５２４，５
２８を含む。
【００５７】ハーバード構造ではプログラムメモリとデ
ータメモリが各々分離されて構成されており、それによ
って命令語アドレスバスとデータアドレスバスが分離さ
れている。従って、ハーバード構造ではＰＣＸ５２２の
アドレスをラッチ回路５２４でラッチした後命令語アド
レスバスＩＡ［１９：１６］を通じてプログラムメモリ
装置６００に伝達し、ＤＣＸ５３６のアドレスをラッチ
回路５２８でラッチした後データアドレスバスＤＡ［１
９：１６］を通じてデータメモリ装置６５０に伝達す
る。
【００５８】図１８はＰＣＸ／ＤＣＸを利用したバンク
スイッチング方法をより拡張させインタラプトサービス
ルーチン位置、スタックポインタ、ファストインタラプ
トサービスルーチンを貯蔵するレジスタを別度に構成し
た拡張アドレスインタフェース８００を示すブロック図
である。
【００５９】図１８に図示されたように、拡張アドレス
インタフェース８００は、ＩＰＣＸ８０２、ＩＰＸ８０
４、ＳＰＸ８０８に予め設定されたバンクでインタラプ
ト、ファストインタラプト、スタックプッシュ／ポップ
動作を実行することができるので、インタラプトサービ
スルーチンとスタックをメモリの特徴領域に限定しなく
てもよい。
【００６０】実施形態を利用して本発明を説明したが、
本発明の範囲は開示された実施形態に限定されないこと
がよく理解される。むしろ、本発明の範囲には多様な変
形例及びその類似な構成が全て含まれる。従って、請求
範囲はそのような変形例及びその類似な構成全てを含む
ように可能な限り広く解析されるべきである。
【００６１】
【発明の効果】以上のように本発明によると、ハードウ
ェア変更及び新設を最小化しながらも拡張されたメモリ
装置をアクセスすることができるマイクロプロセッサが
具現される。特に、ベースアドレスにオフセットアドレ
スを加えることや減算する時、別途の加算器を具備しな
くてもよいので生産費用を減少できる。
【図面の簡単な説明】
【図１】メモリアドレス拡張のためのセグメンテーショ
ンスキムを示す図。
【図２】メモリアドレス拡張のためのセグメンテーショ
ンスキムを示す図。
【図３】メモリ拡張のための簡単なバンクスイッチング
スキムを示す図。
【図４】メモリ拡張のための簡単なバンクスイッチング
スキムを示す図。
【図５】外部メモリ装置の構造を示す図。
【図６】図５に図示されたメモリ装置のアドレスを示す
プログラムカウンタの構成を示す図。
【図７】本発明の実施形態によるボンノイマン構造のマ
イクロプロセッサの構成を示すブロック図。
【図８】図７に図示された拡張アドレスインタフェース
の構成を示すブロック図。
【図９】メモリ装置に貯蔵された拡張アドレスモード命
令語の例を示す図。
【図１０】メモリ装置に貯蔵された拡張アドレスモード
命令語の例を示す図。
【図１１】メモリ装置に貯蔵された拡張アドレスモード
命令語の例を示す図。
【図１２】メモリ装置に貯蔵された拡張アドレスモード
命令語の例を示す図。
【図１３】拡張アドレスモード命令語が実行される時外
部から入力されるインタラプト要求信号をマスキングす
るためのプログラマブルコントロールユニット及びイン
タラプトコントロールの構成を示す図。
【図１４】拡張アドレスモード命令語が実行される時の
タイミング図。
【図１５】本発明の他の実施形態によるデータ処理シス
テムの構成を示す図。
【図１６】本発明の実施形態によるハーバード構造のマ
イクロプロセッサの構成を示すブロック図。
【図１７】図１６に図示された拡張アドレスインタフェ
ースの構成を詳細に示すブロック図。
【図１８】ＰＣＸ／ＤＣＸを利用したバンクスイッチン
グ方法をより拡張させインタラプトサービスルーチン位
置、スタックポインタ、ファストインタラプトサービス
ルーチンを貯蔵するレジスタを別度に構成した拡張アド
レスインタフェースを示すブロック図。
【符号の説明】
１００ マイクロプロセッサ １０２ プログラマブルコントロールユニット １０４ 命令語デコーダ １０６ 命令語レジスタ １０８ バスタイミングコントローラ １１０ レジスタファイル １１２ インタラプトコントローラ １１４ ＡＬＵ １１６ プログラムカウンタ １２０ 拡張アドレスインタフェース １２２ 拡張プログラムカウンタ １２４ 拡張データアドレスカウンタ １２６ マルチプレックス １２８ ラッチ回路 ２００ メモリ装置

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサにおいて、 外部から提供される命令語がノーマルアドレスモード用
    命令語であるか又は拡張アドレスモード用命令語である
    かを識別しそれによるシステム制御動作を実行する制御
    ユニットと、 前記ノーマルアドレスモード及び前記拡張アドレスモー
    ドの間に前記制御ユニットによる制御のもと第１アドレ
    スを発生するプログラムカウンタと、 アドレス転送のためのアドレスバスと、 前記拡張アドレスモードの間だけ前記制御ユニットによ
    る制御のもと第２アドレスを発生するアドレス発生器
    と、 データ転送のためのデータバスとを含み、 前記第１アドレスは前記アドレスバスを通じて外部に伝
    達され、前記第２アドレスは前記データバスを通じて外
    部に伝達されることを特徴とするマイクロプロセッサ。
  2. 【請求項２】 前記データバスから前記第２アドレスを
    受け入れ外部に伝達するアドレスインタフェース手段を
    付加的に含むことを特徴とする請求項１に記載のマイク
    ロプロセッサ。
  3. 【請求項３】 前記アドレスインタフェース手段は、 前記データバスから入力される前記第２アドレスを貯蔵
    するためのアドレスレジスタと、 このアドレスレジスタに貯蔵された前記第２アドレスを
    ラッチするラッチ手段とを含むことを特徴とする請求項
    ２に記載のマイクロプロセッサ。
  4. 【請求項４】 前記制御ユニットは外部から提供される
    命令語が拡張アドレスモード用命令語である時、前記第
    １及び第２アドレスが各々アドレスバス及びデータバス
    を通じて外部に伝達される時まで外部から入力されるイ
    ンタラプトをディセーブルすることを特徴とする請求項
    １に記載のマイクロプロセッサ。
  5. 【請求項５】 データ処理システムにおいて、 マイクロプロセッサを備え、 そのマイクロプロセッサは、 外部から提供される命令語がノーマルアドレスモード用
    命令語であるか又は拡張アドレスモード用命令語である
    かを識別しそれによるシステム制御動作を実行する制御
    ユニットと、 前記ノーマルアドレスモード及び前記拡張アドレスモー
    ドの間に前記制御ユニットによる制御のもと第１アドレ
    スを発生するプログラムカウンタと、 アドレス転送のためのアドレスバスと、 前記拡張アドレスモードの間だけ前記制御ユニットによ
    る制御のもと第２アドレスを発生する第２アドレス発生
    器と、 データ転送のためのデータバスとを含み、 前記第１アドレスは前記アドレスバスを通じて外部に伝
    達され、前記第２アドレスは前記データバスを通じて外
    部に伝達され、 前記マイクロプロセッサ内の前記データバスから出力さ
    れる前記第２アドレスを受け入れ外部に伝達するアドレ
    スインタフェース手段を含むことを特徴とするデータ処
    理システム。
  6. 【請求項６】 前記アドレスインタフェース手段は、 前記データバスから入力される前記第２アドレスを貯蔵
    するためのアドレスレジスタと、 このアドレスレジスタに貯蔵された前記第２アドレスを
    ラッチするラッチ手段とを含むことを特徴とする請求項
    ５に記載のデータ処理システム。
  7. 【請求項７】 マイクロプロセッサにおいて、 外部から提供される命令語がノーマルアドレスモード用
    命令語であるか又は拡張アドレスモード用命令語である
    かを識別しそれによるシステム制御動作を実行する制御
    ユニットと、 前記ノーマルアドレスモード及び前記拡張アドレスモー
    ドの間に前記制御ユニットによる制御のもと第１命令語
    アドレスを発生するプログラムカウンタと、 命令語アドレス転送のための命令語アドレスバスと、 前記ノーマルアドレスモード及び前記拡張アドレスモー
    ドの間に前記制御ユニットによる制御のもと第１データ
    アドレスを発生し、前記拡張アドレスモードの間だけ前
    記制御ユニットの制御のもと第２命令語アドレス及び第
    ２データアドレスを発生するアドレス発生器と、 データアドレスの転送ためのデータアドレスバスと、 データ転送のためのデータバスとを含み、 前記第１命令語アドレスは前記命令語アドレスバスを通
    じて外部に伝達され、前記第１データアドレスは前記デ
    ータアドレスバスを通じて外部に伝達され、前記第２命
    令語アドレス及び第２データアドレスは前記データバス
    を通じて外部に伝達されることを特徴とするマイクロプ
    ロセッサ。
  8. 【請求項８】 前記データバスから前記第２命令語アド
    レス及びデータアドレスを受け入れて外部に伝達するア
    ドレスインタフェース手段を付加的に含むことを特徴と
    する請求項７に記載のマイクロプロセッサ。
  9. 【請求項９】 前記アドレスインタフェース手段は、 前記データバスから入力される前記第２命令語アドレス
    を貯蔵するための命令語アドレスレジスタと、 この命令語アドレスレジスタに貯蔵された前記命令語ア
    ドレスをラッチするラッチ手段と、 前記データバスから入力される前記第２データアドレス
    を貯蔵するためのデータアドレスレジスタと、 このデータアドレスレジスタに貯蔵された前記データア
    ドレスをラッチする第２ラッチ手段とを含むことを特徴
    とする請求項８に記載のマイクロプロセッサ。
  10. 【請求項１０】 前記制御ユニットは外部から提供され
    る命令語が拡張アドレスモード用命令語である時、前記
    第１命令語アドレス、前記第１データアドレスそして前
    記第２命令語アドレスおよび前記第２データアドレスが
    各々アドレスバス及びデータバスを通じて外部に伝達さ
    れる時まで外部から入力されるインタラプトをディセー
    ブルすることを特徴とする請求項７に記載のマイクロプ
    ロセッサ。
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