JP3233163B2 - メモリ拡張スキームを切り替える疑似直線バンクを有するマイクロコントローラ - Google Patents
メモリ拡張スキームを切り替える疑似直線バンクを有するマイクロコントローラInfo
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Description
【０００１】
【産業上の利用分野】本発明は、データ・プロセッサに
関し、更に詳しくは、メモリ・バンクの切り替え技術を
使用したデータ・プロセッサに関する。
関し、更に詳しくは、メモリ・バンクの切り替え技術を
使用したデータ・プロセッサに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】より
高性能なマイクロコントローラ（ＭＣＵ）に対する需要
が増加するにしたがって、半導体メーカは、下位の目的
（ｌｏｗ−ｅｎｄ）を有するＭＣＵとの互換性を犠牲に
することなく高性能のＭＣＵを設計する方法を模索して
いる。一般的に、マイクロコントローラのアプリケーシ
ョン用のソフトウエアを開発する場合のエンジニアリン
グ上の投資は膨大なものである。したがって、設計上の
目的は、ＭＣＵのファミリーを提供することであり、こ
の場合、より高性能なＭＣＵ（例えば１６ビット）はよ
り性能の低いＭＣＵ（例えば８ビット）用に作られたソ
フトウエアを動作させることができる。一般的に、公表
されている目的を満足することによって、より高性能な
ＭＣＵの設計に対してアーキテクチャ上の制約が加えら
れる。代表的な８ビットのＭＣＵを設計する場合、中央
処理装置（ＣＰＵ）は、６４Ｋバイトのメモリのみをア
クセスする。一般的に、大幅な性能の向上は、アドレス
可能なメモリのスペースを単に、例えば、１Ｍバイトの
メモリに拡張することによって実現され、これによって
より大きなメモリ・スペースを収容することのできる１
６ビットのＭＣＵを製作する。公表されている目的を保
持する場合、１６ビットのＭＣＵがこのＭＣＵのファミ
リーである８ビットの（現存する）ＭＣＵのために作ら
れたソース・コードを実行することを、メモリ拡張スキ
ームの設計が可能にしなければならない。
高性能なマイクロコントローラ（ＭＣＵ）に対する需要
が増加するにしたがって、半導体メーカは、下位の目的
（ｌｏｗ−ｅｎｄ）を有するＭＣＵとの互換性を犠牲に
することなく高性能のＭＣＵを設計する方法を模索して
いる。一般的に、マイクロコントローラのアプリケーシ
ョン用のソフトウエアを開発する場合のエンジニアリン
グ上の投資は膨大なものである。したがって、設計上の
目的は、ＭＣＵのファミリーを提供することであり、こ
の場合、より高性能なＭＣＵ（例えば１６ビット）はよ
り性能の低いＭＣＵ（例えば８ビット）用に作られたソ
フトウエアを動作させることができる。一般的に、公表
されている目的を満足することによって、より高性能な
ＭＣＵの設計に対してアーキテクチャ上の制約が加えら
れる。代表的な８ビットのＭＣＵを設計する場合、中央
処理装置（ＣＰＵ）は、６４Ｋバイトのメモリのみをア
クセスする。一般的に、大幅な性能の向上は、アドレス
可能なメモリのスペースを単に、例えば、１Ｍバイトの
メモリに拡張することによって実現され、これによって
より大きなメモリ・スペースを収容することのできる１
６ビットのＭＣＵを製作する。公表されている目的を保
持する場合、１６ビットのＭＣＵがこのＭＣＵのファミ
リーである８ビットの（現存する）ＭＣＵのために作ら
れたソース・コードを実行することを、メモリ拡張スキ
ームの設計が可能にしなければならない。
【０００３】公知の１６ビットのＭＣＵは、基本的に２
つのメモリ拡張スキーム、すなわちセグメンテーション
と単純なバンク切り替えを使用している。図１Ａないし
１Ｂは、メモリ拡張用の公知のセグメンテーション・ス
キーム１０を示す。このセグメンテーション・スキーム
１０の場合、１６ビットの論理セグント・ベース・アド
レスは、論理アドレス・バス１８を介して１６ビットの
セグント・ベース・レジスタ１２に転送される。このセ
グント・ベース・アドレスは、拡張した２０ビットの論
理セグント・ベース・アドレスを発生するためにシフト
されて残っている（ｓｈｉｆｔｅｄ ｌｅｆｔ）４ビッ
トである。オフセット・レジスタ１４に格納されている
１６ビットの論理オフセット・アドレスは、ゼロだけ拡
張されて２０ビットの論理オフセット・アドレスを発生
する。拡張後、この２０ビットの論理セグント・ベース
・アドレスは加算器１６によって２０ビットの論理オフ
セット・アドレスに加えられ、これによって２０ビット
の（拡張された）物理的アドレスを発生する。この２０
ビットの物理的アドレスは、物理的アドレス・バス１７
を介して外部メモリ（図示せず）に転送される。セグメ
ンテーション・スキーム１０を使用して、１６個の６４
Ｋバイトのセグメントを発生させ、これは１６個のバイ
トの境界に載置することができる。大部分のセグメンテ
ーション・スキームでは、セグント・ベース・レジスタ
とオフセット・レジスタを更新するためにユーザの介在
を必要とし、このことは、結果として性能に不利益をお
よぼす可能性がある。図２Ａないし図２Ｂは、メモリ拡
張用の単純なバンク切り替えスキーム２０を示す。一般
的に、単純なバンク切り替えスキームの場合、各メモリ
・バンクには独自のバンク番号が割り当てられる。例え
ば、メイン・メモリは１６個のメモリ・バンクに再分化
され、これによって４ビットのバンク番号を使用して１
６個のメモリ・バンクの特定の１つを選択する。したが
って、１６ビットの論理ベース・アドレスは、論理アド
レス・バス２５を介してアドレス・レジスタ２２に転送
される。オフセット・レジスタ２３に格納されている１
６ビットのオフセット・アドレスは加算器２６によって
１６ビットの論理ベース・アドレスに加えられ、その結
果、（１６ビットの論理アドレス）は入力として連結論
理ブロック２７に供給される。連結論理ブロック２７
は、バンク番号レジスタ２４から４ビットの論理メモリ
・バンク・アドレスを受け、アドレス２６から１６ビッ
トの論理アドレスを受け、これら２つのアドレスを連結
し、これによって２０ビットの（拡張された）物理的ア
ドレスを物理的アドレス・バス２８に供給する。単純な
バンク切り替えスキーム２０は１６個の６４Ｋバイトの
セグメントを発生し、これらは６４Ｋバイトの境界に載
置することができる。一般的に、バンク番号レジスタ２
４に格納されている値（メモリ・バンク・アドレス）を
更新するにはユーザの介在が必要である。基本的に、ア
ドレスの計算がバンク番号レジスタ２４によって指定さ
れるメモリ・バンクの境界を超える場合、単純なバンク
切り替えスキーム２０はプログラムがメモリ・バンクの
境界と交差することを認めない。その代わり、このプロ
グラムは特定のメモリ・バンク内に閉じ込められてい
る。メモリ・バンクの境界と交差するには、ユーザは先
ず、メモリ・バンクのチエックを実行することによって
アドレスの計算がメモリ・バンクの境界と交差したかど
うかを判定し、次に、バンク番号レジスタ２４に新しい
メモリ・バンクの番号を書き込まなければならない。そ
の結果、単純なバンク切り替えスキームの場合、アドレ
スの計算がバンクの境界と交差すると、性能上の不利益
が発生する可能性がある。したがって、上述した問題を
解消することのできるメモリ拡張スキームを提供するこ
とが望ましい。
つのメモリ拡張スキーム、すなわちセグメンテーション
と単純なバンク切り替えを使用している。図１Ａないし
１Ｂは、メモリ拡張用の公知のセグメンテーション・ス
キーム１０を示す。このセグメンテーション・スキーム
１０の場合、１６ビットの論理セグント・ベース・アド
レスは、論理アドレス・バス１８を介して１６ビットの
セグント・ベース・レジスタ１２に転送される。このセ
グント・ベース・アドレスは、拡張した２０ビットの論
理セグント・ベース・アドレスを発生するためにシフト
されて残っている（ｓｈｉｆｔｅｄ ｌｅｆｔ）４ビッ
トである。オフセット・レジスタ１４に格納されている
１６ビットの論理オフセット・アドレスは、ゼロだけ拡
張されて２０ビットの論理オフセット・アドレスを発生
する。拡張後、この２０ビットの論理セグント・ベース
・アドレスは加算器１６によって２０ビットの論理オフ
セット・アドレスに加えられ、これによって２０ビット
の（拡張された）物理的アドレスを発生する。この２０
ビットの物理的アドレスは、物理的アドレス・バス１７
を介して外部メモリ（図示せず）に転送される。セグメ
ンテーション・スキーム１０を使用して、１６個の６４
Ｋバイトのセグメントを発生させ、これは１６個のバイ
トの境界に載置することができる。大部分のセグメンテ
ーション・スキームでは、セグント・ベース・レジスタ
とオフセット・レジスタを更新するためにユーザの介在
を必要とし、このことは、結果として性能に不利益をお
よぼす可能性がある。図２Ａないし図２Ｂは、メモリ拡
張用の単純なバンク切り替えスキーム２０を示す。一般
的に、単純なバンク切り替えスキームの場合、各メモリ
・バンクには独自のバンク番号が割り当てられる。例え
ば、メイン・メモリは１６個のメモリ・バンクに再分化
され、これによって４ビットのバンク番号を使用して１
６個のメモリ・バンクの特定の１つを選択する。したが
って、１６ビットの論理ベース・アドレスは、論理アド
レス・バス２５を介してアドレス・レジスタ２２に転送
される。オフセット・レジスタ２３に格納されている１
６ビットのオフセット・アドレスは加算器２６によって
１６ビットの論理ベース・アドレスに加えられ、その結
果、（１６ビットの論理アドレス）は入力として連結論
理ブロック２７に供給される。連結論理ブロック２７
は、バンク番号レジスタ２４から４ビットの論理メモリ
・バンク・アドレスを受け、アドレス２６から１６ビッ
トの論理アドレスを受け、これら２つのアドレスを連結
し、これによって２０ビットの（拡張された）物理的ア
ドレスを物理的アドレス・バス２８に供給する。単純な
バンク切り替えスキーム２０は１６個の６４Ｋバイトの
セグメントを発生し、これらは６４Ｋバイトの境界に載
置することができる。一般的に、バンク番号レジスタ２
４に格納されている値（メモリ・バンク・アドレス）を
更新するにはユーザの介在が必要である。基本的に、ア
ドレスの計算がバンク番号レジスタ２４によって指定さ
れるメモリ・バンクの境界を超える場合、単純なバンク
切り替えスキーム２０はプログラムがメモリ・バンクの
境界と交差することを認めない。その代わり、このプロ
グラムは特定のメモリ・バンク内に閉じ込められてい
る。メモリ・バンクの境界と交差するには、ユーザは先
ず、メモリ・バンクのチエックを実行することによって
アドレスの計算がメモリ・バンクの境界と交差したかど
うかを判定し、次に、バンク番号レジスタ２４に新しい
メモリ・バンクの番号を書き込まなければならない。そ
の結果、単純なバンク切り替えスキームの場合、アドレ
スの計算がバンクの境界と交差すると、性能上の不利益
が発生する可能性がある。したがって、上述した問題を
解消することのできるメモリ拡張スキームを提供するこ
とが望ましい。
【０００４】
【課題を解決するための手段】複数の命令を実行し、通
信バスを介して、外部メモリとの通信を行うため、磁気
コア中央処理装置を提供する。外部メモリは所定数のメ
モリ・バンクに再分化され、各メモリ・バンクはメモリ
・アドレスの境界によって定義される。磁気コア中央処
理装置は、メモリ・バンク切り替え装置を使用して外部
メモリの中の選択されたメモリ・バンクにアクセスす
る。論理メモリ・アドレスは第１組のアドレス・レジス
タに格納される。各論理メモリ・アドレスは、選択され
たメモリ・バンクに対応する第１組のアドレス・ビット
および選択されたメモリ・バンク内のメモリ・ロケーシ
ョンに対応する第２組のアドレス・ビットによって構成
される。加算器は第１組のアドレス・レジスタに格納さ
れている論理メモリ・アドレスを論理オフセット・アド
レスに加算し、その結果、すなわち拡張物理的アドレス
を通信バスに転送する。拡張された物理的アドレスが選
択されたメモリ・バンクに対するアドレスの境界を超え
ると、加算器はメモリ・アドレスの第１組のアドレス・
ビットを内部通信バスを介して更新し、これによって処
理装置がメモリ・バンクの境界と交差するアドレスを自
動的にアクセスすることを可能にする。
信バスを介して、外部メモリとの通信を行うため、磁気
コア中央処理装置を提供する。外部メモリは所定数のメ
モリ・バンクに再分化され、各メモリ・バンクはメモリ
・アドレスの境界によって定義される。磁気コア中央処
理装置は、メモリ・バンク切り替え装置を使用して外部
メモリの中の選択されたメモリ・バンクにアクセスす
る。論理メモリ・アドレスは第１組のアドレス・レジス
タに格納される。各論理メモリ・アドレスは、選択され
たメモリ・バンクに対応する第１組のアドレス・ビット
および選択されたメモリ・バンク内のメモリ・ロケーシ
ョンに対応する第２組のアドレス・ビットによって構成
される。加算器は第１組のアドレス・レジスタに格納さ
れている論理メモリ・アドレスを論理オフセット・アド
レスに加算し、その結果、すなわち拡張物理的アドレス
を通信バスに転送する。拡張された物理的アドレスが選
択されたメモリ・バンクに対するアドレスの境界を超え
ると、加算器はメモリ・アドレスの第１組のアドレス・
ビットを内部通信バスを介して更新し、これによって処
理装置がメモリ・バンクの境界と交差するアドレスを自
動的にアクセスすることを可能にする。
【実施例】図３は、本発明によるメモリ拡張スキームを
有する磁気コア中央処理装置（ＣＰＵ）３０を示す。Ｃ
ＰＵ３０はエントリー・プログラマブル・ロジック・ア
レイ（ＰＬＡ）３２，マイクロシーケンサ３３，マイク
ロＲＯＭ３４，ブランチ制御ロジック３６，エクセプシ
ョン・ロジック３８，条件コードレジスタ（ＣＣＲ）Ｐ
ＬＡ４０，バス・インターフェース・ユニット（ＢＩ
Ｕ）４２，アドレス・バス４４，データ・バス４６，実
行ユニット４７および命令レジスタ復号ロジック（ＩＲ
Ｄ）４８によって構成される。好適的な実施例に於て、
実行ユニット（ＥＵ）４７は命令パイプライン５０，汎
用レジスタ５２，条件コード・レジスタ５４，アドレス
・バッファ５６およびデータ・バッファ５８によって構
成される。ＣＰＵ３０は他の精巧なオンチップ周辺装置
と共に使用するように設計された進歩した１６ビットの
磁気コアＣＰＵである。ＣＰＵ３０は１６ビットの磁気
コアＣＰＵモジュールであり、これはモジュール間通信
バス（ＩＭＢ）４９を介して、他のモジュールおよび磁
気コアＣＰＵ３０の外部にあるメモリ（図示せず）と通
信を行うように設計されている。ＣＰＵ３０はモトロー
ラ社のＭＣ６８ＨＣ１１のＣＰＵの１６ビットのスーパ
セットであり、ＭＣ６８ＨＣ１１の現行のユーザにより
性能の高いシステムに対するロードマップを提供する。
したがって、ＣＰＵ３０はアーキテクチャ上ＭＣ６８Ｈ
Ｃ１１と互換性があり、より大きなプログラムおよびデ
ータ用のスペースを有しながら、ＭＣ６８ＨＣ１１の全
ての種々のアドレスモードをサポートしている。
有する磁気コア中央処理装置（ＣＰＵ）３０を示す。Ｃ
ＰＵ３０はエントリー・プログラマブル・ロジック・ア
レイ（ＰＬＡ）３２，マイクロシーケンサ３３，マイク
ロＲＯＭ３４，ブランチ制御ロジック３６，エクセプシ
ョン・ロジック３８，条件コードレジスタ（ＣＣＲ）Ｐ
ＬＡ４０，バス・インターフェース・ユニット（ＢＩ
Ｕ）４２，アドレス・バス４４，データ・バス４６，実
行ユニット４７および命令レジスタ復号ロジック（ＩＲ
Ｄ）４８によって構成される。好適的な実施例に於て、
実行ユニット（ＥＵ）４７は命令パイプライン５０，汎
用レジスタ５２，条件コード・レジスタ５４，アドレス
・バッファ５６およびデータ・バッファ５８によって構
成される。ＣＰＵ３０は他の精巧なオンチップ周辺装置
と共に使用するように設計された進歩した１６ビットの
磁気コアＣＰＵである。ＣＰＵ３０は１６ビットの磁気
コアＣＰＵモジュールであり、これはモジュール間通信
バス（ＩＭＢ）４９を介して、他のモジュールおよび磁
気コアＣＰＵ３０の外部にあるメモリ（図示せず）と通
信を行うように設計されている。ＣＰＵ３０はモトロー
ラ社のＭＣ６８ＨＣ１１のＣＰＵの１６ビットのスーパ
セットであり、ＭＣ６８ＨＣ１１の現行のユーザにより
性能の高いシステムに対するロードマップを提供する。
したがって、ＣＰＵ３０はアーキテクチャ上ＭＣ６８Ｈ
Ｃ１１と互換性があり、より大きなプログラムおよびデ
ータ用のスペースを有しながら、ＭＣ６８ＨＣ１１の全
ての種々のアドレスモードをサポートしている。
【０００５】好適な実施例に於て、ＣＰＵ３０はパイプ
ラインによって接続されたデータ・プロセッサであり、
このデータ・プロセッサは、命令レジスタＩＲＡ，ＩＲ
ＢおよびＩＲＣ６０，６１および６２によってそれぞれ
構成される命令パイプライン（ＰＩＰＥ）５０を有して
いる（図４）。命令ワードはＢＩＵ４２を介してＰＩＴ
Ｅ５０，（例えば、ＩＲＡ６０）の一端で受け取られ、
これらの値は他端（例えば、ＩＲＣ６２）にシフトさ
れ、この他端でこれらの値が使用され、次に放棄される
ようにＰＩＰ５０は構成される。好適な実施例におい
て、ＩＲＡ６０は拡張アドレス・レジスタとして２つの
機能を果たし（図５Ｂ）、これによって命令ワードおよ
び命令の一部であるオフセット・アドレスをＩＲＡ６０
にロードすることができる。ＩＲＤ４８はＰＩＰＥ５０
内の命令にアクセスし、選択した命令（ｏｐｃｏｄｅ）
をエントリーＰＬＡ３２（復号用）及びマイクロシーケ
ンサ３３に供給する。エントリーＰＬＡ３２はこの命令
を復号し、（特定の命令を実行するためのマイクロルー
チンの）最初のマイクロアドレスをマイクロＲＯＭ３４
に転送する。マイクロＲＯＭ３４はＰＬＡ３２から最初
のマイクロアドレスを受け、対応するマイクロ命令をＥ
Ｕ４７に読み出し、最初のマイクロアドレスをマイクロ
シーケンサ３３に転送する。好適な実施例に於て、マイ
クロシーケンサ３３はステート・マシン（ｓｔａｔｅ
ｍａｃｈｉｎｅ）であり、これはマイクロルーチン内の
次のマイクロアドレスを直接マイクロＲＮ３４に供給す
ることによって、マイクロＲＯＭ３４に格納されている
マイクロ命令の実行シーケンスを制御する。通常の動作
期間中マイクロＲＯＭ３４は所定数のマイクロ命令をＥ
Ｕ４７に転送し、このＥＵ４７はマイクロ命令によって
否定された必要な動作を実行する。ＩＲＤ４８は状態を
与え、ＣＣＲ ＰＬＡ４０および例外論理回路３８に対
する入力信号を制御し、種々の処理状態の発生を指示す
る。図４は、ＥＵ４７のレジスタのアーキテクチャを示
すブロック図である。好適な実施例において、３つの内
部通信バスＢＵＳ Ａ７９，ＢＵＳ Ｂ８０およびＢＵ
Ｓ Ｓ８１によって種々の内部レジスタ５２の間の相互
接続が行われる。ＣＰＵ３０は、２つの汎用の１６ビッ
トのアキユムレータＤ７２とＥ６８，および３個の１６
ビットのインデックス・レジスタＸ，ＹおよびＺ６７，
６４および７１をそれぞれ有している。アキユムレータ
Ｅ６８，レジスタＸ，ＹおよびＺ，６７，６４および７
１はそれぞれワード（１６ビット）のオペランドをサポ
ートする。好適な実施例において、アキユムレータＤ７
１は、２個の８ビットのアキユムレータＡおよびＢ（図
示せず）を連結することによって作られた１６ビットの
レジスタである。アキユムレータＤ７１はワード（１６
ビット）サイズのデータに基づいて動作し、一方アキユ
ムレータＡおよびＢはバイト（８ビット）サイズのデー
タに基づいてのみ動作する。しかし、レジスタおよび内
部バスは１６ビットの幅であり、アドレスを発生するた
めに使用する全てのユーザが目視することのできる資源
［すなわち、インデックス・レジスタ６４，６７および
７１；スタックポインタ（ＳＰ）３；プログラム・カウ
ンタ（ＰＣ）６６；および種々のアドレスモード］は有
効幅が２０ビットである。したがって、レジスタＸ，Ｙ
およびＺ，６４，６７および７１によってそれぞれ発生
される１６ビットは、アドレス・バス４４のＡ0 −Ａ15
に対応し、一方、アドレス信号Ａ16−Ａ19は６個の４ビ
ットのＫ−フィールド（以下で論じる）の１つから得ら
れる。
ラインによって接続されたデータ・プロセッサであり、
このデータ・プロセッサは、命令レジスタＩＲＡ，ＩＲ
ＢおよびＩＲＣ６０，６１および６２によってそれぞれ
構成される命令パイプライン（ＰＩＰＥ）５０を有して
いる（図４）。命令ワードはＢＩＵ４２を介してＰＩＴ
Ｅ５０，（例えば、ＩＲＡ６０）の一端で受け取られ、
これらの値は他端（例えば、ＩＲＣ６２）にシフトさ
れ、この他端でこれらの値が使用され、次に放棄される
ようにＰＩＰ５０は構成される。好適な実施例におい
て、ＩＲＡ６０は拡張アドレス・レジスタとして２つの
機能を果たし（図５Ｂ）、これによって命令ワードおよ
び命令の一部であるオフセット・アドレスをＩＲＡ６０
にロードすることができる。ＩＲＤ４８はＰＩＰＥ５０
内の命令にアクセスし、選択した命令（ｏｐｃｏｄｅ）
をエントリーＰＬＡ３２（復号用）及びマイクロシーケ
ンサ３３に供給する。エントリーＰＬＡ３２はこの命令
を復号し、（特定の命令を実行するためのマイクロルー
チンの）最初のマイクロアドレスをマイクロＲＯＭ３４
に転送する。マイクロＲＯＭ３４はＰＬＡ３２から最初
のマイクロアドレスを受け、対応するマイクロ命令をＥ
Ｕ４７に読み出し、最初のマイクロアドレスをマイクロ
シーケンサ３３に転送する。好適な実施例に於て、マイ
クロシーケンサ３３はステート・マシン（ｓｔａｔｅ
ｍａｃｈｉｎｅ）であり、これはマイクロルーチン内の
次のマイクロアドレスを直接マイクロＲＮ３４に供給す
ることによって、マイクロＲＯＭ３４に格納されている
マイクロ命令の実行シーケンスを制御する。通常の動作
期間中マイクロＲＯＭ３４は所定数のマイクロ命令をＥ
Ｕ４７に転送し、このＥＵ４７はマイクロ命令によって
否定された必要な動作を実行する。ＩＲＤ４８は状態を
与え、ＣＣＲ ＰＬＡ４０および例外論理回路３８に対
する入力信号を制御し、種々の処理状態の発生を指示す
る。図４は、ＥＵ４７のレジスタのアーキテクチャを示
すブロック図である。好適な実施例において、３つの内
部通信バスＢＵＳ Ａ７９，ＢＵＳ Ｂ８０およびＢＵ
Ｓ Ｓ８１によって種々の内部レジスタ５２の間の相互
接続が行われる。ＣＰＵ３０は、２つの汎用の１６ビッ
トのアキユムレータＤ７２とＥ６８，および３個の１６
ビットのインデックス・レジスタＸ，ＹおよびＺ６７，
６４および７１をそれぞれ有している。アキユムレータ
Ｅ６８，レジスタＸ，ＹおよびＺ，６７，６４および７
１はそれぞれワード（１６ビット）のオペランドをサポ
ートする。好適な実施例において、アキユムレータＤ７
１は、２個の８ビットのアキユムレータＡおよびＢ（図
示せず）を連結することによって作られた１６ビットの
レジスタである。アキユムレータＤ７１はワード（１６
ビット）サイズのデータに基づいて動作し、一方アキユ
ムレータＡおよびＢはバイト（８ビット）サイズのデー
タに基づいてのみ動作する。しかし、レジスタおよび内
部バスは１６ビットの幅であり、アドレスを発生するた
めに使用する全てのユーザが目視することのできる資源
［すなわち、インデックス・レジスタ６４，６７および
７１；スタックポインタ（ＳＰ）３；プログラム・カウ
ンタ（ＰＣ）６６；および種々のアドレスモード］は有
効幅が２０ビットである。したがって、レジスタＸ，Ｙ
およびＺ，６４，６７および７１によってそれぞれ発生
される１６ビットは、アドレス・バス４４のＡ0 −Ａ15
に対応し、一方、アドレス信号Ａ16−Ａ19は６個の４ビ
ットのＫ−フィールド（以下で論じる）の１つから得ら
れる。
【０００６】図５Ａおよび５Ｂは、ＣＰＵ３０用のプロ
グラマのモデルをブロック図で示す。本発明の好適な実
施例では、ＣＰＵ３０は１６ビットのメモリ・アドレス
・バンク・レジスタ（Ｋレジスタ）８２を有し、このレ
ジスタは、４個の４ビットのサブフィールド（Ｋ−フィ
ールド）を有し、これらはＥＫ７２，ＸＫ７６，ＹＫ７
４およびＺＫ７７で示す。図５Ｂに示すように、各々の
４ビットのＫ−フィールドは、ＣＰＵ３０によって発生
される２０ビットのアドレスの上部の４ビット（バンク
数）である。したがって、ＸＫのフィール７６は、イン
デックス・レジスタＸ６７でインデックスされたアドレ
ス・モードのいずれかを使用して、全てのオペランド・
アクセスに対して２０ビットのアドレスの上部４ビット
を与える。同様に、ＹＫフィールド７４は、インデック
ス・レジスタＹ６４でインデックスされたアドレス・モ
ードのいずれかを使用して、全てのオペランド・アクセ
スに対して２０ビットのアドレスの上部４ビットを与え
る。同様に、ＺＫフィールド７７は、インデックス・レ
ジスタＺ７１でインデックスしたアドレス・モードのい
ずれかを使用して、オペランド・アクセスの全てに対し
て、および直接アドレスのために、２０ビットのアドレ
スの上部４ビットを与える。更に、ＥＫフィールド７２
は、拡張アドレス・モードを使用して、全てのオペラン
ド・アクセスに対して２０ビットのアドレスの上部４ビ
ットを与える。ＰＫフィールド７５は、全てのプログラ
ムおよびＲＥＳＥＴベクトル・フェッチに対して２０ビ
ットのアドレスの上部４ビットを与え、ＳＫフィールド
７３は全てのスタック動作および非スタック動作に対し
て２０ビットのアドレスの上部４ビットを与える。ＰＫ
フィールド７５は、ＣＣＲ５４の０ビットないし３ビッ
トにロードされ、したがって、ＣＣＲ５４がスタックさ
れている時は常にスタックされ、ＣＣＲ５４が割り込み
（ＲＴＩ）からの復帰を使用してまたはサブルーチン
（ＲＴＳ）命令からの復帰を使用してスタックからプル
される場合には、再ロードされる。これに対して、ＳＫ
フィールド８３は独立型の４ビットのレジスタである。
グラマのモデルをブロック図で示す。本発明の好適な実
施例では、ＣＰＵ３０は１６ビットのメモリ・アドレス
・バンク・レジスタ（Ｋレジスタ）８２を有し、このレ
ジスタは、４個の４ビットのサブフィールド（Ｋ−フィ
ールド）を有し、これらはＥＫ７２，ＸＫ７６，ＹＫ７
４およびＺＫ７７で示す。図５Ｂに示すように、各々の
４ビットのＫ−フィールドは、ＣＰＵ３０によって発生
される２０ビットのアドレスの上部の４ビット（バンク
数）である。したがって、ＸＫのフィール７６は、イン
デックス・レジスタＸ６７でインデックスされたアドレ
ス・モードのいずれかを使用して、全てのオペランド・
アクセスに対して２０ビットのアドレスの上部４ビット
を与える。同様に、ＹＫフィールド７４は、インデック
ス・レジスタＹ６４でインデックスされたアドレス・モ
ードのいずれかを使用して、全てのオペランド・アクセ
スに対して２０ビットのアドレスの上部４ビットを与え
る。同様に、ＺＫフィールド７７は、インデックス・レ
ジスタＺ７１でインデックスしたアドレス・モードのい
ずれかを使用して、オペランド・アクセスの全てに対し
て、および直接アドレスのために、２０ビットのアドレ
スの上部４ビットを与える。更に、ＥＫフィールド７２
は、拡張アドレス・モードを使用して、全てのオペラン
ド・アクセスに対して２０ビットのアドレスの上部４ビ
ットを与える。ＰＫフィールド７５は、全てのプログラ
ムおよびＲＥＳＥＴベクトル・フェッチに対して２０ビ
ットのアドレスの上部４ビットを与え、ＳＫフィールド
７３は全てのスタック動作および非スタック動作に対し
て２０ビットのアドレスの上部４ビットを与える。ＰＫ
フィールド７５は、ＣＣＲ５４の０ビットないし３ビッ
トにロードされ、したがって、ＣＣＲ５４がスタックさ
れている時は常にスタックされ、ＣＣＲ５４が割り込み
（ＲＴＩ）からの復帰を使用してまたはサブルーチン
（ＲＴＳ）命令からの復帰を使用してスタックからプル
される場合には、再ロードされる。これに対して、ＳＫ
フィールド８３は独立型の４ビットのレジスタである。
【０００７】好適な実施例では、各メモリ・バンクは６
４Ｋバイトの連続したメモリによって構成され、このメ
モリの下部１６ビットのアドレスは１６進アドレス＄０
０００でスタートし、＄ＦＦＦＦに増加する。図５Ｂに
示すように、メモリ・マップはデータ・メモリ・スペー
ス８４とプログラム・メモリ・スペース８６に再分化さ
れ、これらの各々は、１６個のメモリ・バンクによって
構成され、これらはこの図ではバンク０ないしバンク１
５として示す。全ての命令の取り出しとＲＥＳＥＴベク
トルの取り出しは、プログラム・メモリ・スペース８６
から行われる。一方、全てのデータおよびスタックに対
するアクセスおよび例外ベクトルの取り出し（ＲＥＳＥ
Ｔを除く）は、データ・メモリ・スペース８４から行わ
れる。ＣＰＵ３０はファンクション・コード（ＦＣ）制
御信号を使用してデータ・メモリ・スペース８４とプロ
グラム・メモリ・スペース８６を識別し、この制御信号
はＩＭＢ９４を介して外部メモリ（図示せず）に転送さ
れる。本発明では、アドレス・スペース・バンクの切り
替えスキームによって、ＣＰＵ３０の使用可能なアドレ
ス・マップが２Ｍバイトすなわち１Ｍバイトのデータ・
メモリ・スペース８４と１Ｍバイトのプログラム・メモ
リ・スペース８６に拡張される。このバンクの切り替え
スキームの設計によって、ＣＰＵ３０のアドレス・スペ
ースは疑似直線的になる。
４Ｋバイトの連続したメモリによって構成され、このメ
モリの下部１６ビットのアドレスは１６進アドレス＄０
０００でスタートし、＄ＦＦＦＦに増加する。図５Ｂに
示すように、メモリ・マップはデータ・メモリ・スペー
ス８４とプログラム・メモリ・スペース８６に再分化さ
れ、これらの各々は、１６個のメモリ・バンクによって
構成され、これらはこの図ではバンク０ないしバンク１
５として示す。全ての命令の取り出しとＲＥＳＥＴベク
トルの取り出しは、プログラム・メモリ・スペース８６
から行われる。一方、全てのデータおよびスタックに対
するアクセスおよび例外ベクトルの取り出し（ＲＥＳＥ
Ｔを除く）は、データ・メモリ・スペース８４から行わ
れる。ＣＰＵ３０はファンクション・コード（ＦＣ）制
御信号を使用してデータ・メモリ・スペース８４とプロ
グラム・メモリ・スペース８６を識別し、この制御信号
はＩＭＢ９４を介して外部メモリ（図示せず）に転送さ
れる。本発明では、アドレス・スペース・バンクの切り
替えスキームによって、ＣＰＵ３０の使用可能なアドレ
ス・マップが２Ｍバイトすなわち１Ｍバイトのデータ・
メモリ・スペース８４と１Ｍバイトのプログラム・メモ
リ・スペース８６に拡張される。このバンクの切り替え
スキームの設計によって、ＣＰＵ３０のアドレス・スペ
ースは疑似直線的になる。
【０００８】本発明において、４ビットのＫフィールド
ＸＫ，ＹＫ，ＺＫ，ＥＫおよびＳＫは、１組の転送命令
を使用して明示的に変更してもよく、またインデックス
・レジスタＸ，ＹおよびＺ，６７，６４および７０にそ
れぞれ加算を行う、またはこれらから減算を行う結果と
して黙示的に変更してもよい。明示修正は、アキュムレ
ータＢ（図示せず）の下位４ビットを内部バスＢ７９を
介して、適当なＫフィールドに転送する１組の命令を使
用して、種々のＫフィールドに対して行なわれる。転送
命令を使用することによって、Ｋフィールドに対して独
立してアクセスが行なわれる。レジスタＸ６７，Ｙ６
４，Ｚ７０，ＳＰ６３またはＰＣ６６の値に対して加算
を行ないまたはこれらから減算を行なうこといよって、
その結果得られる値がアドレス＄ＦＦＦＦをオーバフロ
ーするかまたはアドレス＄００００をアンダーフローす
る場合に、Ｋフィールドに対する黙示修正が発生し、こ
れによって関連するＫフィールドを修正する。もしオー
バフロー状態が発生すれば、対応するＫフィールドは１
だけインクリメントされ、他方、もしアンダーフロー状
態が発生すれば、対応するＫフィールドは１だけデクリ
メントされる。
ＸＫ，ＹＫ，ＺＫ，ＥＫおよびＳＫは、１組の転送命令
を使用して明示的に変更してもよく、またインデックス
・レジスタＸ，ＹおよびＺ，６７，６４および７０にそ
れぞれ加算を行う、またはこれらから減算を行う結果と
して黙示的に変更してもよい。明示修正は、アキュムレ
ータＢ（図示せず）の下位４ビットを内部バスＢ７９を
介して、適当なＫフィールドに転送する１組の命令を使
用して、種々のＫフィールドに対して行なわれる。転送
命令を使用することによって、Ｋフィールドに対して独
立してアクセスが行なわれる。レジスタＸ６７，Ｙ６
４，Ｚ７０，ＳＰ６３またはＰＣ６６の値に対して加算
を行ないまたはこれらから減算を行なうこといよって、
その結果得られる値がアドレス＄ＦＦＦＦをオーバフロ
ーするかまたはアドレス＄００００をアンダーフローす
る場合に、Ｋフィールドに対する黙示修正が発生し、こ
れによって関連するＫフィールドを修正する。もしオー
バフロー状態が発生すれば、対応するＫフィールドは１
だけインクリメントされ、他方、もしアンダーフロー状
態が発生すれば、対応するＫフィールドは１だけデクリ
メントされる。
【０００９】本発明において、オペランド有効アドレス
計算はバンクの境界と交差てもよい。オフセット・アド
レス・モードの場合、インデックス・レジスタを使用し
てオペランドの取り出しを行なうことによって、１６ビ
ットのアドレスを発生することが可能であり、このアド
レスは＄ＦＦＦＦよりも大きいまたは＄００００よりも
小さい。例えば、オペランドの取り出には、インデック
ス・レジスタＸ６７を使用し、かつ有効アドレス計算の
前に、ＸＫフィールド７６で表したバンク番号１４の内
容を使用する。有効アドレス計算の後、発生した１６ビ
ットのアドレスは＄ＦＦＦＦよりも大きい。その結果、
出力ビットＡ16−Ａ19は自動的に更新されて新しいバン
ク番号（バンク番号１５）のアドレスを反映する。した
がって、ＸＫフィールド７６によって最初に示されたバ
ンクの近傍のメモリ・バンクに存在するオペランドをア
クセスすることができる。このことは、インデックス・
レジスタＹ６４とＺ７０およびこれらの対応するＫフィ
ールドＹＫ７４，ＺＫ７７にそれぞれ適用される。した
がって、インデックス・レジスタとオフセット・アドレ
ス・モードを使用してオペランドの読み取りまたは書き
込みを行なうアクセスの場合、１６ビットのアドレスは
ＸＫフィールド７６によって２０ビットのアドレスに拡
張される。アドレス・バス４４に載置された上位４アド
レス・ビット（Ａ16−Ａ19）のみが更新され、ＸＫフィ
ールド７６の内容は更新されない。したがって、インデ
ックス・レジスタおよびオフセット・アドレス・モード
を使用して行なわれるオペランドの読み取り／書き込み
アクセスによってオーバフローまたはアンダーフローの
状態が発生する場合、Ｋフィールドは更新されない。逆
に、インデックス・レジスタに対する加算またはこれか
らの減算によってオーバフローまたはアンダーフローの
状態が発生する場合、Ｋフィールドは自動的に更新され
る。
計算はバンクの境界と交差てもよい。オフセット・アド
レス・モードの場合、インデックス・レジスタを使用し
てオペランドの取り出しを行なうことによって、１６ビ
ットのアドレスを発生することが可能であり、このアド
レスは＄ＦＦＦＦよりも大きいまたは＄００００よりも
小さい。例えば、オペランドの取り出には、インデック
ス・レジスタＸ６７を使用し、かつ有効アドレス計算の
前に、ＸＫフィールド７６で表したバンク番号１４の内
容を使用する。有効アドレス計算の後、発生した１６ビ
ットのアドレスは＄ＦＦＦＦよりも大きい。その結果、
出力ビットＡ16−Ａ19は自動的に更新されて新しいバン
ク番号（バンク番号１５）のアドレスを反映する。した
がって、ＸＫフィールド７６によって最初に示されたバ
ンクの近傍のメモリ・バンクに存在するオペランドをア
クセスすることができる。このことは、インデックス・
レジスタＹ６４とＺ７０およびこれらの対応するＫフィ
ールドＹＫ７４，ＺＫ７７にそれぞれ適用される。した
がって、インデックス・レジスタとオフセット・アドレ
ス・モードを使用してオペランドの読み取りまたは書き
込みを行なうアクセスの場合、１６ビットのアドレスは
ＸＫフィールド７６によって２０ビットのアドレスに拡
張される。アドレス・バス４４に載置された上位４アド
レス・ビット（Ａ16−Ａ19）のみが更新され、ＸＫフィ
ールド７６の内容は更新されない。したがって、インデ
ックス・レジスタおよびオフセット・アドレス・モード
を使用して行なわれるオペランドの読み取り／書き込み
アクセスによってオーバフローまたはアンダーフローの
状態が発生する場合、Ｋフィールドは更新されない。逆
に、インデックス・レジスタに対する加算またはこれか
らの減算によってオーバフローまたはアンダーフローの
状態が発生する場合、Ｋフィールドは自動的に更新され
る。
【００１０】ＣＰＵ３０によって、１つのメモリ・バン
クの１つのアドレスから別のメモリ・バンクの１つのア
ドレスへの黙示的ジャンプおよび明示的ジャンプの両方
が可能になる。アンダーフローまたはオーバフローの状
態が発生すると、ＰＫフィールド７５および上位４アド
レス・ビット（Ａ16−Ａ19）の両方の内容が更新され
る。黙示的ジャンプ命令によって、ＰＣ６６に命令ホー
マットに含まれている有効アドレスがロードされ、ＰＫ
フィールド７５に対して対応するＫフィールド（すなわ
ち、ＸＫ７６，ＹＫ７４，ＺＫ７７またはＥＫ７２）か
らのロードが行なわれる。本発明では、もしジャンプ命
令に使用するアドレス・モードがそれぞれレジスタＸ，
ＹまたはＺ，６７，６４または７１のオフセットであ
り、１６ビットによって計算された有効アドレスがイン
デックス動作によってオーバフローまたはアンダフロー
されれば、ＣＣＲ５４のＰＫフィールド７５にローディ
ングを行なう前に位置の値をバンク番号（対応するＫフ
ィールドで指定されている）に加算し、またはこれをこ
のバンク番号から減算する。逆に、もしジャンプ命令の
ために使用するアドレス・モードが拡張されれば、ＰＣ
６６はジャンプ命令に含まれている１６ビットのアドレ
スから直接ロードされ、ＰＫフィールド７５はＥＫフィ
ールド７２から直接ロードされる。明示的ジャンプ命令
は、ＰＫフィールド７５にロードされるべき即時バンク
番号（例えば、バンク５）と命令フォーマットの一部と
してＰＣ６６にロードされるべき１６ビットの有効アド
レスの両方を有している。明示的ジャンプ命令を実行し
た後、これに続く命令の取り出しは特定の命令によって
指定されるアドレスでメモリバンク番号（例えば、バン
ク５）において開始される。明示的ジャンプ命令と共に
使用することのできる唯一の許容可能なアドレス・モー
ドは２０ビットの拡張アドレスである。したがって、上
位４ビットはバンク番号に対応し、下位１６ビットはメ
モリ・バンク内のアドレスに対応する。
クの１つのアドレスから別のメモリ・バンクの１つのア
ドレスへの黙示的ジャンプおよび明示的ジャンプの両方
が可能になる。アンダーフローまたはオーバフローの状
態が発生すると、ＰＫフィールド７５および上位４アド
レス・ビット（Ａ16−Ａ19）の両方の内容が更新され
る。黙示的ジャンプ命令によって、ＰＣ６６に命令ホー
マットに含まれている有効アドレスがロードされ、ＰＫ
フィールド７５に対して対応するＫフィールド（すなわ
ち、ＸＫ７６，ＹＫ７４，ＺＫ７７またはＥＫ７２）か
らのロードが行なわれる。本発明では、もしジャンプ命
令に使用するアドレス・モードがそれぞれレジスタＸ，
ＹまたはＺ，６７，６４または７１のオフセットであ
り、１６ビットによって計算された有効アドレスがイン
デックス動作によってオーバフローまたはアンダフロー
されれば、ＣＣＲ５４のＰＫフィールド７５にローディ
ングを行なう前に位置の値をバンク番号（対応するＫフ
ィールドで指定されている）に加算し、またはこれをこ
のバンク番号から減算する。逆に、もしジャンプ命令の
ために使用するアドレス・モードが拡張されれば、ＰＣ
６６はジャンプ命令に含まれている１６ビットのアドレ
スから直接ロードされ、ＰＫフィールド７５はＥＫフィ
ールド７２から直接ロードされる。明示的ジャンプ命令
は、ＰＫフィールド７５にロードされるべき即時バンク
番号（例えば、バンク５）と命令フォーマットの一部と
してＰＣ６６にロードされるべき１６ビットの有効アド
レスの両方を有している。明示的ジャンプ命令を実行し
た後、これに続く命令の取り出しは特定の命令によって
指定されるアドレスでメモリバンク番号（例えば、バン
ク５）において開始される。明示的ジャンプ命令と共に
使用することのできる唯一の許容可能なアドレス・モー
ドは２０ビットの拡張アドレスである。したがって、上
位４ビットはバンク番号に対応し、下位１６ビットはメ
モリ・バンク内のアドレスに対応する。
【００１１】本発明によれば、ＰＣ６６をメモリ・バン
クの境界を超えて前進させる（順方向または逆方向）選
択された組のブランチ命令（すなわち、条件ブラチン）
を実行することによって、ＰＫフィールド７５は自動的
に更新される。サブルーチン命令に対するブランチの場
合、呼び出しルーチンのアドレスとバンク番号はＣＰＵ
３０のスタック（図示せず）に対してプッシュされる。
サブルーチン命令からの復帰を使用して呼び出しルーチ
ンのバンク番号とアドレスはスタックからプルされ、Ｃ
ＣＲ５４とＰＣ６６にそれぞれロードされ、命令の取り
出しはそのバンク番号のこのアドレスで開始される。
クの境界を超えて前進させる（順方向または逆方向）選
択された組のブランチ命令（すなわち、条件ブラチン）
を実行することによって、ＰＫフィールド７５は自動的
に更新される。サブルーチン命令に対するブランチの場
合、呼び出しルーチンのアドレスとバンク番号はＣＰＵ
３０のスタック（図示せず）に対してプッシュされる。
サブルーチン命令からの復帰を使用して呼び出しルーチ
ンのバンク番号とアドレスはスタックからプルされ、Ｃ
ＣＲ５４とＰＣ６６にそれぞれロードされ、命令の取り
出しはそのバンク番号のこのアドレスで開始される。
【００１２】本発明において、ＰＫフィールド７５は、
また通常のＰＣ６６のインクリメントの結果として変化
する。例えば、ＰＣ６６の内容が＄ＦＦＦＥであると仮
定すれば、ＰＫフィールド７５の内容は＄３である。フ
ロー（すなわち、ジャンプ、ブランチ）の変化を発生し
ない２ワード（４バイト）の命令の実行に続いて、ＰＣ
６６の内容は＄０００２になり、ＰＫフィールド７５の
内容は＄４になる。基本的にＰＣ６６をインクリメント
することによって発生するオーバフロー状態は、ＰＫフ
ィールド７５（バンク番号）を１だけインクリメントす
ることを必要とする。したがって、上で論じた種々のジ
ャンプ命令と組み合わせてＰＫフィールド７５を自動的
に更新することによって、プログラムが自動的にメモリ
・バンクの境界と交差することが可能になる。同様に、
ＳＰ６３が例外によって黙示的に、またはプッシュまた
はプル命令によって明示的に修正される場合、ＳＫフィ
ールド７３は自動的に更新される。したがって、もしＳ
Ｐ６３の修正によってスタック・メモリ・バンクのオー
バフロー状態またはアンダフロー状態が発生すれば、プ
ログラムはメモリ・バンクの境界と自動的に交差する
（順方向または逆方向に）。
また通常のＰＣ６６のインクリメントの結果として変化
する。例えば、ＰＣ６６の内容が＄ＦＦＦＥであると仮
定すれば、ＰＫフィールド７５の内容は＄３である。フ
ロー（すなわち、ジャンプ、ブランチ）の変化を発生し
ない２ワード（４バイト）の命令の実行に続いて、ＰＣ
６６の内容は＄０００２になり、ＰＫフィールド７５の
内容は＄４になる。基本的にＰＣ６６をインクリメント
することによって発生するオーバフロー状態は、ＰＫフ
ィールド７５（バンク番号）を１だけインクリメントす
ることを必要とする。したがって、上で論じた種々のジ
ャンプ命令と組み合わせてＰＫフィールド７５を自動的
に更新することによって、プログラムが自動的にメモリ
・バンクの境界と交差することが可能になる。同様に、
ＳＰ６３が例外によって黙示的に、またはプッシュまた
はプル命令によって明示的に修正される場合、ＳＫフィ
ールド７３は自動的に更新される。したがって、もしＳ
Ｐ６３の修正によってスタック・メモリ・バンクのオー
バフロー状態またはアンダフロー状態が発生すれば、プ
ログラムはメモリ・バンクの境界と自動的に交差する
（順方向または逆方向に）。
【００１３】図６は、メモリ拡張スキーム９０を示すブ
ロック図であり、これによって本発明によるメモリ・バ
ンクの境界の交差が可能になる。図６において、アドレ
ス・レジスタ９２は、図５Ｂに示す６個のレジスタ（す
なわち、インデックス・レジスタ６４，６７，７０，Ｓ
Ｐ６３，ＰＣ６６または拡張アドレス・レジスタ６０
（の１つを表す。バンク番号レジスタ９４は図５Ｂに示
す対応する６個のＫフィールドを表す。オフセット・レ
ジスタ９６はアキュムレータＤ７１またはＥ６８のよう
ないずれの汎用レジスタでもよい。インデックスされた
アドレスモードの場合、１６ビットのインデックス・レ
ジスタの１つ（すなわち、インデックス・レジスタＸ６
７）の内容は１６ビットのオフセット・アドレスに加算
され、これは命令の一部として含まれてこの命令で使用
されるべきオペランドの有効アドレスを形成する。した
がって、１６ビットのオフセット・アドレスは、内部バ
スＡ７８（図４）を介してＩＲＡ６０（図４）からオフ
セット・レジスタ９６にロードされる。ＡＬＵ６９の加
算器９８によって、レジスタ９２と９４に格納されてい
る２０ビット（拡張された）の論理アドレスがオフセッ
ト・レジスタ９６に格納されている１６ビットの論理オ
フセット・アドレスに加算される。２０ビット（拡張さ
れた）の物理的アドレスである結果が加算器９８によっ
て与えられる。この２０ビットの物理的アドレスは内部
バスＳ８１を介してアドレス・バッファ５６に転送さ
れ、次にアドレス・バス４４に転送される。
ロック図であり、これによって本発明によるメモリ・バ
ンクの境界の交差が可能になる。図６において、アドレ
ス・レジスタ９２は、図５Ｂに示す６個のレジスタ（す
なわち、インデックス・レジスタ６４，６７，７０，Ｓ
Ｐ６３，ＰＣ６６または拡張アドレス・レジスタ６０
（の１つを表す。バンク番号レジスタ９４は図５Ｂに示
す対応する６個のＫフィールドを表す。オフセット・レ
ジスタ９６はアキュムレータＤ７１またはＥ６８のよう
ないずれの汎用レジスタでもよい。インデックスされた
アドレスモードの場合、１６ビットのインデックス・レ
ジスタの１つ（すなわち、インデックス・レジスタＸ６
７）の内容は１６ビットのオフセット・アドレスに加算
され、これは命令の一部として含まれてこの命令で使用
されるべきオペランドの有効アドレスを形成する。した
がって、１６ビットのオフセット・アドレスは、内部バ
スＡ７８（図４）を介してＩＲＡ６０（図４）からオフ
セット・レジスタ９６にロードされる。ＡＬＵ６９の加
算器９８によって、レジスタ９２と９４に格納されてい
る２０ビット（拡張された）の論理アドレスがオフセッ
ト・レジスタ９６に格納されている１６ビットの論理オ
フセット・アドレスに加算される。２０ビット（拡張さ
れた）の物理的アドレスである結果が加算器９８によっ
て与えられる。この２０ビットの物理的アドレスは内部
バスＳ８１を介してアドレス・バッファ５６に転送さ
れ、次にアドレス・バス４４に転送される。
【００１４】前に説明したように、有効アドレスの計算
によってアンダーフローの状態またはオーバフローの状
態が発生すれば、加算器９８によって上位４アドレス・
ビットＡ16- Ａ19が更新され、バスＳ８０に転送され
る。基本的に、拡張２０ビットの物理的アドレスをアド
レス・バス４４に転送する前に、加算器９８は上位４ア
ドレス・ビットをインクリメントまたはデクリメントす
る。選択されたケ−スの場合、加算器９８はＫフィール
ドを１だけインクリメントまたはデクリメントすること
にょって、バンク番号レジスタ９４（Ｋフィールド）を
自動的に更新する。したがって、加算器９８は、ここで
はバス１００で示す内部バスＢ７９を介して更新された
上位４アドレス・ビット（Ａ16−Ａ19）を対応するＫフ
ィールド（すなわち、ＸＫ７６，ＹＫ７４）に転送す
る。
によってアンダーフローの状態またはオーバフローの状
態が発生すれば、加算器９８によって上位４アドレス・
ビットＡ16- Ａ19が更新され、バスＳ８０に転送され
る。基本的に、拡張２０ビットの物理的アドレスをアド
レス・バス４４に転送する前に、加算器９８は上位４ア
ドレス・ビットをインクリメントまたはデクリメントす
る。選択されたケ−スの場合、加算器９８はＫフィール
ドを１だけインクリメントまたはデクリメントすること
にょって、バンク番号レジスタ９４（Ｋフィールド）を
自動的に更新する。したがって、加算器９８は、ここで
はバス１００で示す内部バスＢ７９を介して更新された
上位４アドレス・ビット（Ａ16−Ａ19）を対応するＫフ
ィールド（すなわち、ＸＫ７６，ＹＫ７４）に転送す
る。
【００１５】本発明によって、メモリ拡張スキームの提
供されることが明らかであり、これにってプログラムは
ユーザが介在することなく自動的にメモリ・バンクの境
界と交差する。本発明に於てメモリ・バンク・アドレス
・レジスタ８２（図５Ａ）は選択されたメモリ・バンク
（すなわち、バンク０）に対応する値を４ビットのサブ
フィールド（Ｋフィールド）に格納する。好適な実施例
において、Ｋフィールドは６個のバンク・レジスタ９４
（図６）を使用して実行され、これらのレジスタの各々
は対応するアドレス・レジスタ９２に結合されて、２０
ビット（拡張された）の論理アドレスを形成する。有効
アドレス計算の期間中、インデックス・アドレス・モー
ドではオフセット・レジスタ９６に格納されている１６
ビットの論理オフセット・アドレスがＡＬＵ６９の加算
器９８によって２０ビット（拡張された）の論理アドレ
スに加算される。加算器６９は、２０ビットの物理的ア
ドレスをアドレス・バッファ５６を介してアドレス・バ
ス４４に転送する。計算したアドレスがメモリ・バンク
の境界と交差すると、２０ビットの物理的アドレスをア
ドレス・バス４４に転送する前に上位４アドレス・ビッ
ト（Ａ16−Ａ19）を自動的に更新する。したがって、プ
ログラムはユーザの介在を必要とすることなくメモリ・
バンクの境界と交差することができる。更に、選択され
たケースの場合（すなわち、インデックス・レジスタに
対する加算の場合）バンク番号レジスタ９４（アドレス
・ビットＡ16−Ａ19）の内容はフィードバック・バス１
００を介して加算器９８によって自動的に更新される。
したがって、本発明のメモリ・バンクの拡張スキーム９
０によってメモリ・バンクの境界と自動的に交差する能
力が与えられ、一方バンク番号レジスタ９４に格納され
ている情報は自動的に更新される。
供されることが明らかであり、これにってプログラムは
ユーザが介在することなく自動的にメモリ・バンクの境
界と交差する。本発明に於てメモリ・バンク・アドレス
・レジスタ８２（図５Ａ）は選択されたメモリ・バンク
（すなわち、バンク０）に対応する値を４ビットのサブ
フィールド（Ｋフィールド）に格納する。好適な実施例
において、Ｋフィールドは６個のバンク・レジスタ９４
（図６）を使用して実行され、これらのレジスタの各々
は対応するアドレス・レジスタ９２に結合されて、２０
ビット（拡張された）の論理アドレスを形成する。有効
アドレス計算の期間中、インデックス・アドレス・モー
ドではオフセット・レジスタ９６に格納されている１６
ビットの論理オフセット・アドレスがＡＬＵ６９の加算
器９８によって２０ビット（拡張された）の論理アドレ
スに加算される。加算器６９は、２０ビットの物理的ア
ドレスをアドレス・バッファ５６を介してアドレス・バ
ス４４に転送する。計算したアドレスがメモリ・バンク
の境界と交差すると、２０ビットの物理的アドレスをア
ドレス・バス４４に転送する前に上位４アドレス・ビッ
ト（Ａ16−Ａ19）を自動的に更新する。したがって、プ
ログラムはユーザの介在を必要とすることなくメモリ・
バンクの境界と交差することができる。更に、選択され
たケースの場合（すなわち、インデックス・レジスタに
対する加算の場合）バンク番号レジスタ９４（アドレス
・ビットＡ16−Ａ19）の内容はフィードバック・バス１
００を介して加算器９８によって自動的に更新される。
したがって、本発明のメモリ・バンクの拡張スキーム９
０によってメモリ・バンクの境界と自動的に交差する能
力が与えられ、一方バンク番号レジスタ９４に格納され
ている情報は自動的に更新される。
【００１６】本発明は好適な実施例について説明した
が、開示した発明は種々の方法で変更可能であり、上で
特に説明した実施例以外の多くの実施例が可能であるこ
とは当業者にとって明らかである。
が、開示した発明は種々の方法で変更可能であり、上で
特に説明した実施例以外の多くの実施例が可能であるこ
とは当業者にとって明らかである。
【図１】メモリ拡張用の従来技術によるセグメンテーシ
ョン・スキームの図を示す。
ョン・スキームの図を示す。
【図２】メモリ拡張用の従来技術による単純なバンク切
り替えスキームの図を示す。
り替えスキームの図を示す。
【図３】本発明によるメモリ拡張スキームを有する磁気
コア中央処理装置をブロック図で示す。
コア中央処理装置をブロック図で示す。
【図４】図３の磁気コアＣＰＵの実行ユニットの内部レ
ジスタのアーキテクチャを示す。
ジスタのアーキテクチャを示す。
【図５】（Ａ），（Ｂ）は図３の磁気コアＣＰＵ用のプ
ログラマのモデルをブロック図で示す。
ログラマのモデルをブロック図で示す。
【図６】本発明によるメモリ拡張スキームの図を示す。
３０ 中央処理装置 ３２ プログラマブルロジック・アレイ ３３ マイクロシーケンサ ３４ マイクロＲＯＭ ４２ バス・インターフェース・ユニット ４４ アドレス・バス ４７ 実行ユニット ４８ 命令レジスタ復号ロジック ５０ 命令パイプライン ５２ 汎用レジスタ ５８ データ・バッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーク・リビングストン アメリカ合衆国テキサス州オースティ ン、ミスティグレン・サークル3102 (56)参考文献 特開 平１−263850（ＪＰ，Ａ) 特開 昭63−187350（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/06
Claims (8)
- 【請求項１】複数の命令を実行するプロセッサ(30)を有
するデータ処理システムにおいて使用されるメモリ ・ バ
ンク切替装置であって、このメモリ ・ バンク切替装置は
外部メモリ内の選択されたメモリ ・ バンクにアクセス
し、前記プロセッサは所定数のメモリ・バンクに細分化
されている前記外部メモリと通信バス(49)を介して通信
し、前記メモリ・バンクの各々はメモリ・アドレスの境
界によって区分けされ、当該メモリ・バンク切替装置(9
0)は： 複数のメモリ・アドレスを格納するレジスタ手段(92,9
4)であって、前記メモリ・アドレスの各々は、選択され
たメモリ・バンクに対応する第１組のアドレス・ビッ
ト、および前記選択されたメモリ・バンク内のメモリ位
置に対応する第２組のアドレス・ビットを含む前記レジ
スタ手段(92,94)； 前記レジスタ手段(92,94)に結合されて前記レジスタ手
段(92,94)に格納されているメモリ・アドレスをオフセ
ット・アドレスに加える第１手段(98)であって、拡張さ
れたアドレスを前記通信バス(49)に供給し、前記拡張ア
ドレスが前記選択されたメモリ・バンクに対するアドレ
スの境界を超えると、前記複数の命令の各々に応じて、
内部通信バス(49)を介して前記メモリ・アドレスの前記
第１組のアドレス・ビットを選択的に更新する前記第１
手段(98)； によって構成されることを特徴とするメモリ・バンク切
替装置(90)。 - 【請求項２】前記オフセット・アドレスには、第１アド
レス・モードで、選択された命令が与えられ、前記オフ
セット・アドレスは第２アドレス・モードではオフセッ
ト・レジスタ(96)によって与えられることを特徴とする
請求項１記載のメモリ・バンク切替装置(90)。 - 【請求項３】前記第１手段(98)は加算器であることを特
徴とする請求項２記載のメモリ・バンク切替装置(90)。 - 【請求項４】前記プロセッサ(30)が前記レジスタ手段(9
2,94)に格納されている値に基づいて加算または減算を
実行する場合、前記第１手段は前記第１組のアドレス・
ビットを選択的に更新することを特徴とする請求項３記
載のメモリ・バンク切替装置(90)。 - 【請求項５】データ処理システムにおいて、複数の命令
を実行すると共に、所定数のメモリ・バンクに細分化さ
れている外部メモリと外部通信バス(49)を介して通信を
行うプロセッサ(30)であって、前記メモリ・バンクの各
々はメモリ・アドレスの境界によって区分けされ、前記
プロセッサは前記外部メモリ内の選択されたメモリ・バ
ンクをアクセスするメモリ・バンク切替装置(90)を有
し、前記プロセッサ(30)は： 前記外部通信バス(49)に結合され前記メモリ・アドレス
を前記プロセッサ(30)から前記外部メモリに転送し、前
記プロセッサ(30)の実行する複数の命令を受け取るバス
・インターフェース・ユニット(42)；および前記バス・
インターフェース・ユニット(42)に結合され前記バス・
インターフェース・ユニット(42)から受け取った前記複
数の命令を実行する実行ユニト(47)によって構成され、
さらに、前記実行ユニット(47)は、 複数のメモリ・アドレスを格納するレジスタ手段(92,9
4)であって、前記メモリ・アドレスの各々は選択された
メモリ・バンクに対応する第１組のアドレス・ビット、
および前記選択されたメモリ・バンク内のメモリ位置に
対応する第２組のアドレス・ビットを含むレジスタ手段
(92,94)；および前記レジスタ手段(92,94)に結合されて
前記レジスタ手段(92,94)に格納されているメモリ・ア
ドレスをオフセット・アドレスに加える第１手段(98)で
あって、拡張されたアドレスを前記外部通信バス(49)に
供給し、前記拡張されたアドレスが前記選択されたメモ
リ・バンクのアドレスの境界を超えると、前記複数の命
令の各々に応じて、前記内部通信バスを介して、前記メ
モリ・アドレスの前記第１組のアドレス・ビットを選択
的に更新する前記第１手段(98)； によって構成されることを特徴とするプロセッサ(30)。 - 【請求項６】前記オフセット・アドレスには、第１アド
レス・モードで、選択された命令が与えられ、前記オフ
セット・アドレスは第２アドレス・モードではオフセッ
ト・レジスタ(96)によって与えられることを特徴とする
請求項５記載のプロセッサ(30)。 - 【請求項７】複数のマイクロ命令を格納して選択された
命令を実行するマイクロＲＯＭ(34)によって更に構成さ
れることを特徴とする請求項６記載のプロセッサ(30)。 - 【請求項８】次のマイクロアドレスのシーケンスを前記
マイクロＲＯＭ(34)に供給し、これによってマイクロ命
令の実行のシーケンスを制御するマイクロシーケンサに
よって更に構成されることを特徴とする請求項７記載の
プロセッサ(30)。
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