JPH08190481A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH08190481A JPH08190481A JP7000898A JP89895A JPH08190481A JP H08190481 A JPH08190481 A JP H08190481A JP 7000898 A JP7000898 A JP 7000898A JP 89895 A JP89895 A JP 89895A JP H08190481 A JPH08190481 A JP H08190481A
- Authority
- JP
- Japan
- Prior art keywords
- register
- signal
- circuit
- general
- bank memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30141—Implementation provisions of register files, e.g. ports
Abstract
(57)【要約】
【目的】 チップ面積を小さくするとともに消費電力を
低減することができる情報処理装置を提供することを目
的とする。 【構成】 複数のレジスタから成る１組の汎用レジスタ
セット１０６をＣＰＵ本体部１０１内に備え、複数の前
記汎用レジスタセット１０６に相当するメモリ領域を有
するレジスタバンクメモリ１０２が専用の内部アドレス
バス１０３、内部アドレス信号バス１２０、内部データ
バス１０４、及び内部制御信号ライン１０５により前記
ＣＰＵ本体部１に接続され、このＣＰＵ本体部１内のア
ドレス回路１０９のアドレス信号が前記内部アドレス信
号バス１２０を通じて前記レジスタバンクメモリ１０２
のデコード回路１１５に入力されることを特徴とする。
低減することができる情報処理装置を提供することを目
的とする。 【構成】 複数のレジスタから成る１組の汎用レジスタ
セット１０６をＣＰＵ本体部１０１内に備え、複数の前
記汎用レジスタセット１０６に相当するメモリ領域を有
するレジスタバンクメモリ１０２が専用の内部アドレス
バス１０３、内部アドレス信号バス１２０、内部データ
バス１０４、及び内部制御信号ライン１０５により前記
ＣＰＵ本体部１に接続され、このＣＰＵ本体部１内のア
ドレス回路１０９のアドレス信号が前記内部アドレス信
号バス１２０を通じて前記レジスタバンクメモリ１０２
のデコード回路１１５に入力されることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、レジスタバンク方式を
用いてデータアクセスを行う情報処理装置に関する。
用いてデータアクセスを行う情報処理装置に関する。
【０００２】
【従来の技術】レジスタバンク方式を用いてデータアク
セスを行う情報処理装置は、図８に示すように、ＣＰＵ
（中央演算処理装置）本体部１とシングルポートのレジ
スタバンクメモリ２とを備え、これらは、周辺機器との
接続のためのデータバスやアドレスバスとは異なる専用
の内部アドレスバス３、内部データバス４、及び制御信
号ライン５にて接続される。
セスを行う情報処理装置は、図８に示すように、ＣＰＵ
（中央演算処理装置）本体部１とシングルポートのレジ
スタバンクメモリ２とを備え、これらは、周辺機器との
接続のためのデータバスやアドレスバスとは異なる専用
の内部アドレスバス３、内部データバス４、及び制御信
号ライン５にて接続される。
【０００３】ＣＰＵ本体部１は、複数のレジスタで構成
された一組の汎用レジスタセット（レジスタアレイ）６
と、前記レジスタバンクメモリ２のバンク番号を指定す
るための専用レジスタ（ＣＢＮＲ）７と、この専用レジ
スタ７からのカレントバンクナンバー、及びＲＧＳｎ
（レジスタ選択制御信号）とを合成してレジスタバンク
メモリ２にＲＡ０〜ＲＡｍを供給するバンクアドレスバ
ッファ８と、前記カレントバンクナンバー及びＲＧＳｎ
が入力されるアドレス回路９と、このアドレス回路９か
らの信号を入力するデコード回路１０と、ＲＢＣＫ（制
御クロック）やＲＢＣＥ（メモリイネーブル）及びＲＢ
ＷＥＢ（リード／ライト制御）などの信号をレジスタバ
ンクメモリ２に供給する命令制御部１１と、ＲＢ０〜Ｒ
Ｂｎ（レジスタデータ）をレジスタバンクメモリ２との
間でやり取りするための入出力回路１２とを備える。
された一組の汎用レジスタセット（レジスタアレイ）６
と、前記レジスタバンクメモリ２のバンク番号を指定す
るための専用レジスタ（ＣＢＮＲ）７と、この専用レジ
スタ７からのカレントバンクナンバー、及びＲＧＳｎ
（レジスタ選択制御信号）とを合成してレジスタバンク
メモリ２にＲＡ０〜ＲＡｍを供給するバンクアドレスバ
ッファ８と、前記カレントバンクナンバー及びＲＧＳｎ
が入力されるアドレス回路９と、このアドレス回路９か
らの信号を入力するデコード回路１０と、ＲＢＣＫ（制
御クロック）やＲＢＣＥ（メモリイネーブル）及びＲＢ
ＷＥＢ（リード／ライト制御）などの信号をレジスタバ
ンクメモリ２に供給する命令制御部１１と、ＲＢ０〜Ｒ
Ｂｎ（レジスタデータ）をレジスタバンクメモリ２との
間でやり取りするための入出力回路１２とを備える。
【０００４】上記のアドレス回路９は、前記のＲＧＳｎ
に対応する部分として、図９に示すように、インバータ
ーで構成された回路を有し、前記ＲＧＳｎを入力してそ
の正・反転信号（図ではＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ０〜
ＩＡｎ）を出力する。また、上記のデコード回路１０
は、図１０に示すように、４入力のＮＡＮＤ回路やイン
バーターで構成された回路から成り、前記アドレス回路
９の出力（図ではＩＡ０Ｂ〜ＩＡ３Ｂ，ＩＡ０〜ＩＡ
３）を入力し、デコード信号（図ではＲＧ０〜ＲＧ１
５）を出力する。
に対応する部分として、図９に示すように、インバータ
ーで構成された回路を有し、前記ＲＧＳｎを入力してそ
の正・反転信号（図ではＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ０〜
ＩＡｎ）を出力する。また、上記のデコード回路１０
は、図１０に示すように、４入力のＮＡＮＤ回路やイン
バーターで構成された回路から成り、前記アドレス回路
９の出力（図ではＩＡ０Ｂ〜ＩＡ３Ｂ，ＩＡ０〜ＩＡ
３）を入力し、デコード信号（図ではＲＧ０〜ＲＧ１
５）を出力する。
【０００５】レジスタバンクメモリ２は、メモリ部１３
と、前記ＲＡ０〜ＲＡｍを入力するアドレス回路１４
と、このアドレス回路１４からの正・反転出力を入力す
るデコード回路１５と、前記ＲＢＣＫやＲＢＣＥ及びＲ
ＢＷＥＢなどの信号を受けて前記アドレス回路１４等を
制御する制御回路１６と、前記ＲＢ０〜ＲＢｎをレジス
タバンクメモリ２との間でやり取りする入出力回路１７
とを備える。
と、前記ＲＡ０〜ＲＡｍを入力するアドレス回路１４
と、このアドレス回路１４からの正・反転出力を入力す
るデコード回路１５と、前記ＲＢＣＫやＲＢＣＥ及びＲ
ＢＷＥＢなどの信号を受けて前記アドレス回路１４等を
制御する制御回路１６と、前記ＲＢ０〜ＲＢｎをレジス
タバンクメモリ２との間でやり取りする入出力回路１７
とを備える。
【０００６】上記のアドレス回路１４は、図１１に示す
ように、ＮＡＮＤ回路やインバーターで構成された回路
から成り、前記バンクアドレスバッファ８からのＲＡ０
〜ＲＡｍを入力してその正・反転信号（図ではＩＡ０Ｂ
〜ＩＡｍＢ，ＩＡ０〜ＩＡｍ）を出力する。入力信号Ｒ
Ａ０〜ＲＡｎは、ＣＰＵ本体部１における前記ＲＧＳｎ
に対応し、ＲＡｎ＋１〜ＲＡｍは、ＣＰＵ本体部１にお
けるＣＢＮＲ７からのカレントバンクナンバーに対応す
る。また、信号ＩＣＥは、制御回路１６から供給される
ものであり、アドレス回路１４の駆動を制御する。
ように、ＮＡＮＤ回路やインバーターで構成された回路
から成り、前記バンクアドレスバッファ８からのＲＡ０
〜ＲＡｍを入力してその正・反転信号（図ではＩＡ０Ｂ
〜ＩＡｍＢ，ＩＡ０〜ＩＡｍ）を出力する。入力信号Ｒ
Ａ０〜ＲＡｎは、ＣＰＵ本体部１における前記ＲＧＳｎ
に対応し、ＲＡｎ＋１〜ＲＡｍは、ＣＰＵ本体部１にお
けるＣＢＮＲ７からのカレントバンクナンバーに対応す
る。また、信号ＩＣＥは、制御回路１６から供給される
ものであり、アドレス回路１４の駆動を制御する。
【０００７】また、上記のデコード回路１５は、図１２
に示すように、アドレス回路１４からの信号を入力する
５入力のＮＡＮＤ回路やＮＯＲ回路で構成され、前記ア
ドレス回路１４の出力（図ではＩＡ０Ｂ〜ＩＡ４Ｂ，Ｉ
Ａ０〜ＩＡ４）を入力し、デコード信号（図ではＷＬ０
〜ＷＬ３１）を出力する。
に示すように、アドレス回路１４からの信号を入力する
５入力のＮＡＮＤ回路やＮＯＲ回路で構成され、前記ア
ドレス回路１４の出力（図ではＩＡ０Ｂ〜ＩＡ４Ｂ，Ｉ
Ａ０〜ＩＡ４）を入力し、デコード信号（図ではＷＬ０
〜ＷＬ３１）を出力する。
【０００８】また、上記のメモリ部１３は、図１３に示
すように、メモリセルアレイ部１３ａ及びプリチャージ
回路１３ｂから成り、前記の汎用レジスタセット６に対
応するメモリ空間を備える。そして、前記デコード信号
（図ではＷＬ０〜ＷＬｎ−１）及び入出力回路１７との
間で信号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−
１）のやり取りを行う。なお、信号ＩＣＫＢは、制御回
路１６から供給されるものであり、プリチャージを制御
する。
すように、メモリセルアレイ部１３ａ及びプリチャージ
回路１３ｂから成り、前記の汎用レジスタセット６に対
応するメモリ空間を備える。そして、前記デコード信号
（図ではＷＬ０〜ＷＬｎ−１）及び入出力回路１７との
間で信号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−
１）のやり取りを行う。なお、信号ＩＣＫＢは、制御回
路１６から供給されるものであり、プリチャージを制御
する。
【０００９】また、入出力回路１７は、図１４に示すよ
うに、書き込み回路１７ａ等を備えて成り、前記信号
（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−１）をメ
モリ部１３との間でやり取りするとともに、ＣＰＵ本体
部１の入出力回路１２との間でデータ（ＲＢ０〜ＲＢ
ｎ）をやり取りする。なお、信号ＩＷＥは、制御回路１
６から供給されるものであり、リード／ライトを制御す
る。
うに、書き込み回路１７ａ等を備えて成り、前記信号
（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−１）をメ
モリ部１３との間でやり取りするとともに、ＣＰＵ本体
部１の入出力回路１２との間でデータ（ＲＢ０〜ＲＢ
ｎ）をやり取りする。なお、信号ＩＷＥは、制御回路１
６から供給されるものであり、リード／ライトを制御す
る。
【００１０】また、制御回路１６は、図１５に示すよう
に、ＮＡＮＤ回路やインバーターで構成され、ＣＰＵ本
体部１側の命令制御部１１から信号ＲＢＣＫ，ＲＢＣ
Ｅ，ＲＢＷＥＢを入力し、前述の制御信号ＩＣＥ，ＩＣ
ＫＢ，ＩＷＥを出力する。
に、ＮＡＮＤ回路やインバーターで構成され、ＣＰＵ本
体部１側の命令制御部１１から信号ＲＢＣＫ，ＲＢＣ
Ｅ，ＲＢＷＥＢを入力し、前述の制御信号ＩＣＥ，ＩＣ
ＫＢ，ＩＷＥを出力する。
【００１１】前記メモリ部１３のプリチャージ回路１３
ｂのリード／ライト及びプリチャージのタイミングを図
１６に示す。ＣＰＵ本体部１からの信号ＲＢＣＫがＬｏ
ｗのとき、信号ＩＣＫＢがＨｉｇｈとなり、メモリセル
（ＭＣ）の全てをプリチャージする。そして、この信号
ＩＣＫＢがＨｉｇｈのときは、ＷＬ（図１２参照）は選
択されない。また、ＲＢＣＫがＨｉｇｈになるとそのと
きのアドレスに従ってＷＬ０〜ＷＬｎ−１のうち、１本
が選択される。この状態でメモリセルに対してＲＢＷＥ
ＢがＬｏｗのときは、ＩＷＥがＨｉｇｈとなりライト動
作が行われ、一方、ＲＢＷＥＢがＨｉｇｈのときは、Ｉ
ＷＥがＬｏｗとなりリード動作が行われる。なお、ＲＢ
ＣＥは、レジスタのアクセス時には、Ｈｉｇｈに固定さ
れる。
ｂのリード／ライト及びプリチャージのタイミングを図
１６に示す。ＣＰＵ本体部１からの信号ＲＢＣＫがＬｏ
ｗのとき、信号ＩＣＫＢがＨｉｇｈとなり、メモリセル
（ＭＣ）の全てをプリチャージする。そして、この信号
ＩＣＫＢがＨｉｇｈのときは、ＷＬ（図１２参照）は選
択されない。また、ＲＢＣＫがＨｉｇｈになるとそのと
きのアドレスに従ってＷＬ０〜ＷＬｎ−１のうち、１本
が選択される。この状態でメモリセルに対してＲＢＷＥ
ＢがＬｏｗのときは、ＩＷＥがＨｉｇｈとなりライト動
作が行われ、一方、ＲＢＷＥＢがＨｉｇｈのときは、Ｉ
ＷＥがＬｏｗとなりリード動作が行われる。なお、ＲＢ
ＣＥは、レジスタのアクセス時には、Ｈｉｇｈに固定さ
れる。
【００１２】このような構成のレジスタバンク方式を採
る従来の情報処理装置では、以下のように動作する。
る従来の情報処理装置では、以下のように動作する。
【００１３】ＣＰＵ本体部１が命令を実行する場合でレ
ジスタ内のデータを読み出すときは、汎用レジスタセッ
ト６内のデータを読み出す。このとき、レジスタバンク
メモリ２は、バンクアドレスバッファ８から前記の信号
ＲＡ０〜ＲＡｍが供給され、リード状態となる。しか
し、ＣＰＵ本体部１は、レジスタバンクメモリ２からの
リードデータではなく、前記の汎用レジスタセット６の
リードデータを優先して取り込む。
ジスタ内のデータを読み出すときは、汎用レジスタセッ
ト６内のデータを読み出す。このとき、レジスタバンク
メモリ２は、バンクアドレスバッファ８から前記の信号
ＲＡ０〜ＲＡｍが供給され、リード状態となる。しか
し、ＣＰＵ本体部１は、レジスタバンクメモリ２からの
リードデータではなく、前記の汎用レジスタセット６の
リードデータを優先して取り込む。
【００１４】ＣＰＵ本体部１が命令を実行する場合でレ
ジスタ内へデータを書き込むときは、汎用レジスタセッ
ト６内へデータを書き込むと同時に、バンク番号に相当
するレジスタバンクメモリ２のメモリ領域にも同じデー
タを書き込む。例えば、加算命令（Ｒ２＋Ｒ１５→Ｒ１
５、ａｄｄ：ｇ．１ ｒ２，Ｒ１５）を実行する場合、
Ｒ２＋Ｒ１５の演算の後、Ｒ１５に結果を書き込むと同
時に、Ｒ１５に対応するレジスタバンクメモリ２の領域
にも上記結果を書き込む。
ジスタ内へデータを書き込むときは、汎用レジスタセッ
ト６内へデータを書き込むと同時に、バンク番号に相当
するレジスタバンクメモリ２のメモリ領域にも同じデー
タを書き込む。例えば、加算命令（Ｒ２＋Ｒ１５→Ｒ１
５、ａｄｄ：ｇ．１ ｒ２，Ｒ１５）を実行する場合、
Ｒ２＋Ｒ１５の演算の後、Ｒ１５に結果を書き込むと同
時に、Ｒ１５に対応するレジスタバンクメモリ２の領域
にも上記結果を書き込む。
【００１５】つまり、レジスタバンクメモリ２は、汎用
レジスタセット６内のデータと同一のデータをその対応
する領域に持つことになる。
レジスタセット６内のデータと同一のデータをその対応
する領域に持つことになる。
【００１６】ここで、レジスタバンク方式を持たない場
合には、バンク切り換えにおいて、レジスタ・ストア
（汎用レジスタセット６のデータをレジスタバンクメモ
リ２へ退避させる）に続いてレジスタ・ロード（レジス
タバンクメモリ２から、新バンクのレジスタ・セットの
データを汎用レジスタセット６に格納）が必要となる。
しかし、レジスタバンク方式では、更新される前のバン
クのデータは、汎用レジスタとの間で、データの同一性
が保たれているので、レジスタ・ストアの必要はなく、
レジスタ・ロードのみでバンク切り換えが完了できる利
点がある。
合には、バンク切り換えにおいて、レジスタ・ストア
（汎用レジスタセット６のデータをレジスタバンクメモ
リ２へ退避させる）に続いてレジスタ・ロード（レジス
タバンクメモリ２から、新バンクのレジスタ・セットの
データを汎用レジスタセット６に格納）が必要となる。
しかし、レジスタバンク方式では、更新される前のバン
クのデータは、汎用レジスタとの間で、データの同一性
が保たれているので、レジスタ・ストアの必要はなく、
レジスタ・ロードのみでバンク切り換えが完了できる利
点がある。
【００１７】
【発明が解決しようとする課題】しかしながら、上記従
来のレジスタバンク方式を用いてデータアクセスを行う
情報処理装置では、ＣＰＵ１側の汎用レジスタセット６
に対するアドレス回路９及びデコード回路１０と同様の
アドレス回路１４及びデコード回路１５を、レジスタバ
ンクメモリ２側に備えていたため、レジスタバンクメモ
リ２の消費電力が大きいという問題がある。
来のレジスタバンク方式を用いてデータアクセスを行う
情報処理装置では、ＣＰＵ１側の汎用レジスタセット６
に対するアドレス回路９及びデコード回路１０と同様の
アドレス回路１４及びデコード回路１５を、レジスタバ
ンクメモリ２側に備えていたため、レジスタバンクメモ
リ２の消費電力が大きいという問題がある。
【００１８】なお、消費電力の増大を防止するために、
ビット線やワード線を分割する構成が知られている（特
公平３−４９９５公報、特公平３−１１０３５号公報、
及び特公平３−７７３９９号公報等参照）。しかし、こ
れらの従来技術は、ビット線やワード線を分割しない場
合に比べチップ面積が増大するという欠点がある。
ビット線やワード線を分割する構成が知られている（特
公平３−４９９５公報、特公平３−１１０３５号公報、
及び特公平３−７７３９９号公報等参照）。しかし、こ
れらの従来技術は、ビット線やワード線を分割しない場
合に比べチップ面積が増大するという欠点がある。
【００１９】本発明は、上記の事情に鑑み、ビット線や
ワード線を分割の分割によるチップ面積の増大を抑えつ
つ、消費電力を低減することができる情報処理装置を提
供することを目的とする。
ワード線を分割の分割によるチップ面積の増大を抑えつ
つ、消費電力を低減することができる情報処理装置を提
供することを目的とする。
【００２０】
【課題を解決するための手段】第１の構成としての本発
明の情報処理装置は、複数のレジスタから成る１組の汎
用レジスタセットを中央演算処理装置本体部内に備え、
複数の前記汎用レジスタセットに相当するメモリ領域を
有するレジスタバンクメモリが専用の内部バス及び内部
制御信号ラインにより前記中央演算処理装置本体部に接
続され、この中央演算処理装置本体部内のアドレス回路
の出力信号が前記内部バスを通じて前記レジスタバンク
メモリに入力されることを特徴とする。
明の情報処理装置は、複数のレジスタから成る１組の汎
用レジスタセットを中央演算処理装置本体部内に備え、
複数の前記汎用レジスタセットに相当するメモリ領域を
有するレジスタバンクメモリが専用の内部バス及び内部
制御信号ラインにより前記中央演算処理装置本体部に接
続され、この中央演算処理装置本体部内のアドレス回路
の出力信号が前記内部バスを通じて前記レジスタバンク
メモリに入力されることを特徴とする。
【００２１】第２の構成としての本発明の情報処理装置
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、この中央
演算処理装置本体部内のデコード回路の出力信号が前記
内部バスを通じて前記レジスタバンクメモリに入力され
ることを特徴とする。
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、この中央
演算処理装置本体部内のデコード回路の出力信号が前記
内部バスを通じて前記レジスタバンクメモリに入力され
ることを特徴とする。
【００２２】第３の構成として、前記内部制御信号ライ
ンから出力される信号であって、レジスタバンクメモリ
の作動／停止を選択するための信号が、前記汎用レジス
タセットへのデータライト又はレジスタ切り換えの復帰
動作時以外のときには停止を示す信号となるように構成
されていてもよい。
ンから出力される信号であって、レジスタバンクメモリ
の作動／停止を選択するための信号が、前記汎用レジス
タセットへのデータライト又はレジスタ切り換えの復帰
動作時以外のときには停止を示す信号となるように構成
されていてもよい。
【００２３】第４の構成として、前記内部制御信号ライ
ンから出力される信号であって、レジスタバンクメモリ
のクロック発生／停止信号が、前記汎用レジスタセット
へのデータライト又はレジスタ切り換えの復帰動作時以
外のときには停止を示す信号となるように構成されてい
てもよい。
ンから出力される信号であって、レジスタバンクメモリ
のクロック発生／停止信号が、前記汎用レジスタセット
へのデータライト又はレジスタ切り換えの復帰動作時以
外のときには停止を示す信号となるように構成されてい
てもよい。
【００２４】第５の構成として、前記レジスタバンクメ
モリは、２つ以上のモジュールに分割されるとともに、
アクセスしないモジュールを非動作状態とするためのモ
ジュール選択手段を備えていてもよい。
モリは、２つ以上のモジュールに分割されるとともに、
アクセスしないモジュールを非動作状態とするためのモ
ジュール選択手段を備えていてもよい。
【００２５】第６の構成としての本発明の情報処理装置
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
内部制御信号ラインから出力される信号であって、レジ
スタバンクメモリの作動／停止を選択するための信号
が、前記汎用レジスタセットへのデータライト又はレジ
スタ切り換えの復帰動作時以外のときには停止を示す信
号となるように構成されていることを特徴とする。
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
内部制御信号ラインから出力される信号であって、レジ
スタバンクメモリの作動／停止を選択するための信号
が、前記汎用レジスタセットへのデータライト又はレジ
スタ切り換えの復帰動作時以外のときには停止を示す信
号となるように構成されていることを特徴とする。
【００２６】第７の構成としての本発明の情報処理装置
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
内部制御信号ラインから出力される信号であって、レジ
スタバンクメモリのクロック発生／停止信号が、前記汎
用レジスタセットへのデータライト又はレジスタ切り換
えの復帰動作時以外のときには停止を示す信号となるよ
うに構成されていることを特徴とする。
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
内部制御信号ラインから出力される信号であって、レジ
スタバンクメモリのクロック発生／停止信号が、前記汎
用レジスタセットへのデータライト又はレジスタ切り換
えの復帰動作時以外のときには停止を示す信号となるよ
うに構成されていることを特徴とする。
【００２７】第８の構成としての本発明の情報処理装置
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
レジスタバンクメモリは、２つ以上のモジュールに分割
されるとともに、アクセスしないモジュールを非動作状
態とするためのモジュール選択手段を備えていることを
特徴とする。
は、複数のレジスタから成る１組の汎用レジスタセット
を中央演算処理装置本体部内に備え、複数の前記汎用レ
ジスタセットに相当するメモリ領域を有するレジスタバ
ンクメモリが専用の内部バス及び内部制御信号ラインに
より前記中央演算処理装置本体部に接続され、バンクナ
ンバーとレジスタ選択信号とを合成した信号が前記内部
バスを通じて前記レジスタバンクメモリ内のアドレス回
路に供給されるようにした情報処理装置において、前記
レジスタバンクメモリは、２つ以上のモジュールに分割
されるとともに、アクセスしないモジュールを非動作状
態とするためのモジュール選択手段を備えていることを
特徴とする。
【００２８】
【作用】第１の構成によれば、中央演算処理装置本体の
アドレス回路の出力信号がレジスタバンクメモリに入力
されるので、レジスタバンクメモリでは、上記アドレス
回路からの出力信号が得られる範囲において独自にアド
レス回路を備える必要がなくなり、当該アドレス回路が
消費する電力分について省電力化が図れるとともに、チ
ップの小面積化が図れることになる。
アドレス回路の出力信号がレジスタバンクメモリに入力
されるので、レジスタバンクメモリでは、上記アドレス
回路からの出力信号が得られる範囲において独自にアド
レス回路を備える必要がなくなり、当該アドレス回路が
消費する電力分について省電力化が図れるとともに、チ
ップの小面積化が図れることになる。
【００２９】第２の構成によれば、中央演算処理装置本
体のデコード回路の出力信号がレジスタバンクメモリに
入力されるので、レジスタバンクメモリでは、上記デコ
ード回路からの出力信号が得られる範囲において独自に
アドレス回路及びデコード回路を備える必要がなくな
り、当該アドレス回路及びデコード回路が消費する電力
分について省電力化が図れるとともに、チップの小面積
化が図れる。
体のデコード回路の出力信号がレジスタバンクメモリに
入力されるので、レジスタバンクメモリでは、上記デコ
ード回路からの出力信号が得られる範囲において独自に
アドレス回路及びデコード回路を備える必要がなくな
り、当該アドレス回路及びデコード回路が消費する電力
分について省電力化が図れるとともに、チップの小面積
化が図れる。
【００３０】第３の構成によれば、更に、省電力化が図
れる。例えば、従来においては前述したように、通常の
汎用レジスタのリード時には、レジスタバンクメモリお
よび汎用レジスタセットに対してリードがなされ、後者
の汎用レジスタセットのリードデータを優先して取り込
むようにしており、レジスタバンクメモリのリードで不
必要に電力を消費していたが、本構成であれば、このよ
うな場合にはレジスタバンクメモリの動作は停止される
ため、無駄な電力消費が回避される。
れる。例えば、従来においては前述したように、通常の
汎用レジスタのリード時には、レジスタバンクメモリお
よび汎用レジスタセットに対してリードがなされ、後者
の汎用レジスタセットのリードデータを優先して取り込
むようにしており、レジスタバンクメモリのリードで不
必要に電力を消費していたが、本構成であれば、このよ
うな場合にはレジスタバンクメモリの動作は停止される
ため、無駄な電力消費が回避される。
【００３１】第４の構成によれば、第３の構成の場合と
同様、省電力化が図れる。
同様、省電力化が図れる。
【００３２】第５の構成によれば、モジュール化によっ
て回路面積は増えるものの、アクセスするバンク部分等
のみが動作し、他の部分は動作しないため、省電力化が
図れる。
て回路面積は増えるものの、アクセスするバンク部分等
のみが動作し、他の部分は動作しないため、省電力化が
図れる。
【００３３】第６乃至第８の構成によれば、第１及び第
２の構成による作用は得られないものの、第３乃至第５
のいずれかの作用が得られる。
２の構成による作用は得られないものの、第３乃至第５
のいずれかの作用が得られる。
【００３４】
（実施例１）以下、本発明をその実施例を示す図１に基
づいて説明する。なお、従来構成と同一の回路部分につ
いては、従来例で示した図を用いて説明する。
づいて説明する。なお、従来構成と同一の回路部分につ
いては、従来例で示した図を用いて説明する。
【００３５】本実施例の情報処理装置は、図１に示すよ
うに、ＣＰＵ（中央演算処理装置）本体部１０１とシン
グルポートのレジスタバンクメモリ１０２とを備え、こ
れらは、周辺機器との接続のためのデータバスやアドレ
スバスとは異なる専用の内部アドレスバス１０３、内部
アドレス信号バス１２０、内部データバス１０４、及び
制御信号ライン１０５にて接続されている。
うに、ＣＰＵ（中央演算処理装置）本体部１０１とシン
グルポートのレジスタバンクメモリ１０２とを備え、こ
れらは、周辺機器との接続のためのデータバスやアドレ
スバスとは異なる専用の内部アドレスバス１０３、内部
アドレス信号バス１２０、内部データバス１０４、及び
制御信号ライン１０５にて接続されている。
【００３６】ＣＰＵ本体部１０１は、複数のレジスタで
構成された一組の汎用レジスタセット（レジスタアレ
イ）１０６と、前記レジスタバンクメモリ１０２のバン
ク番号を指定するための専用レジスタ（ＣＢＮＲ）１０
７と、この専用レジスタ１０７からのカレントバンクナ
ンバーＲＡｎ＋１〜ＲＡｍをレジスタバンクメモリ１０
２に供給するバンクアドレスバッファ１０８と、ＲＧＳ
ｎ（レジスタ選択制御信号）が入力されるアドレス回路
１０９と、このアドレス回路１０９からの信号を入力す
るデコード回路１１０と、ＲＢＣＫ（制御クロック）や
ＲＢＣＥ（メモリイネーブル）及びＲＢＷＥＢ（リード
／ライト制御）などの信号をレジスタバンクメモリ１０
２に供給する命令制御部１１１と、ＲＢ０〜ＲＢｎ（レ
ジスタデータ）をレジスタバンクメモリ１０２との間で
やり取りするための入出力回路１１２とを備える。
構成された一組の汎用レジスタセット（レジスタアレ
イ）１０６と、前記レジスタバンクメモリ１０２のバン
ク番号を指定するための専用レジスタ（ＣＢＮＲ）１０
７と、この専用レジスタ１０７からのカレントバンクナ
ンバーＲＡｎ＋１〜ＲＡｍをレジスタバンクメモリ１０
２に供給するバンクアドレスバッファ１０８と、ＲＧＳ
ｎ（レジスタ選択制御信号）が入力されるアドレス回路
１０９と、このアドレス回路１０９からの信号を入力す
るデコード回路１１０と、ＲＢＣＫ（制御クロック）や
ＲＢＣＥ（メモリイネーブル）及びＲＢＷＥＢ（リード
／ライト制御）などの信号をレジスタバンクメモリ１０
２に供給する命令制御部１１１と、ＲＢ０〜ＲＢｎ（レ
ジスタデータ）をレジスタバンクメモリ１０２との間で
やり取りするための入出力回路１１２とを備える。
【００３７】上記のアドレス回路１０９は、前記のＲＧ
Ｓｎに対応する部分として、図９に示すように、インバ
ーターで構成された回路を有し、前記ＲＧＳｎを入力し
てその正・反転信号（図ではＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ
０〜ＩＡｎ）を出力する。また、上記のデコード回路１
１０は、図１０に示すように、４入力のＮＡＮＤ回路や
インバーターで構成された回路から成り、前記アドレス
回路１０９の出力（図ではＩＡ０Ｂ〜ＩＡ３Ｂ，ＩＡ０
〜ＩＡ３）を入力し、デコード信号（図ではＲＧ０〜Ｒ
Ｇ１５）を出力する。
Ｓｎに対応する部分として、図９に示すように、インバ
ーターで構成された回路を有し、前記ＲＧＳｎを入力し
てその正・反転信号（図ではＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ
０〜ＩＡｎ）を出力する。また、上記のデコード回路１
１０は、図１０に示すように、４入力のＮＡＮＤ回路や
インバーターで構成された回路から成り、前記アドレス
回路１０９の出力（図ではＩＡ０Ｂ〜ＩＡ３Ｂ，ＩＡ０
〜ＩＡ３）を入力し、デコード信号（図ではＲＧ０〜Ｒ
Ｇ１５）を出力する。
【００３８】レジスタバンクメモリ１０２は、メモリ部
１１３と、前記ＲＡｎ＋１〜ＲＡｍを入力するアドレス
回路１１４と、このアドレス回路１１４からの正・反転
出力及び前記ＣＰＵ本体部１側のアドレス回路１０９か
らの正・反転出力（ＩＡ０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎ
Ｂ）を入力するデコード回路１１５と、前記ＲＢＣＫや
ＲＢＣＥ及びＲＢＷＥＢなどの信号を受けて前記アドレ
ス回路１１４等を制御する制御回路１１６と、前記ＲＢ
０〜ＲＢｎをレジスタバンクメモリ１０２との間でやり
取りする入出力回路１１７とを備える。
１１３と、前記ＲＡｎ＋１〜ＲＡｍを入力するアドレス
回路１１４と、このアドレス回路１１４からの正・反転
出力及び前記ＣＰＵ本体部１側のアドレス回路１０９か
らの正・反転出力（ＩＡ０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎ
Ｂ）を入力するデコード回路１１５と、前記ＲＢＣＫや
ＲＢＣＥ及びＲＢＷＥＢなどの信号を受けて前記アドレ
ス回路１１４等を制御する制御回路１１６と、前記ＲＢ
０〜ＲＢｎをレジスタバンクメモリ１０２との間でやり
取りする入出力回路１１７とを備える。
【００３９】上記のアドレス回路１１４は、図１１に示
す回路のうち、ＲＡｎ＋１以降の部分に相当する回路を
有し、前記バンクアドレスバッファ１０８からのＲＡｎ
＋１〜ＲＡｍを入力してその正・反転信号を出力する。
なお、信号ＩＣＥは、制御回路１１６から供給されるも
のであり、アドレス回路１１４の駆動を制御する。
す回路のうち、ＲＡｎ＋１以降の部分に相当する回路を
有し、前記バンクアドレスバッファ１０８からのＲＡｎ
＋１〜ＲＡｍを入力してその正・反転信号を出力する。
なお、信号ＩＣＥは、制御回路１１６から供給されるも
のであり、アドレス回路１１４の駆動を制御する。
【００４０】また、上記のデコード回路１１５は、アド
レス回路１１４からの正・反転出力及び前記ＣＰＵ本体
部１側のアドレス回路１０９からの正・反転出力（ＩＡ
０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎＢ）を入力してデコード
信号を生成するものであり、図１２に示すように構成さ
れる。
レス回路１１４からの正・反転出力及び前記ＣＰＵ本体
部１側のアドレス回路１０９からの正・反転出力（ＩＡ
０〜ＩＡｎ，ＩＡ０Ｂ〜ＩＡｎＢ）を入力してデコード
信号を生成するものであり、図１２に示すように構成さ
れる。
【００４１】また、上記のメモリ部１１３は、図１３に
示すように、メモリセルアレイ部１１３ａ及びプリチャ
ージ回路１１３ｂから成り、前記の汎用レジスタセット
１０６に対応するメモリ空間を備える。そして、前記デ
コード信号（図ではＷＬ０〜ＷＬｎ−１）及び入出力回
路１１７との間で信号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０
〜ＢＬＢｍ−１）のやり取りを行う。なお、信号ＩＣＫ
Ｂは、制御回路１６から供給されるものであり、プリチ
ャージを制御する。
示すように、メモリセルアレイ部１１３ａ及びプリチャ
ージ回路１１３ｂから成り、前記の汎用レジスタセット
１０６に対応するメモリ空間を備える。そして、前記デ
コード信号（図ではＷＬ０〜ＷＬｎ−１）及び入出力回
路１１７との間で信号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０
〜ＢＬＢｍ−１）のやり取りを行う。なお、信号ＩＣＫ
Ｂは、制御回路１６から供給されるものであり、プリチ
ャージを制御する。
【００４２】また、入出力回路１１７は、図１４に示す
ように、書き込み回路１１７ａ等を備えて成り、前記信
号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−１）を
メモリ部１１３との間でやり取りするとともに、ＣＰＵ
本体部１０１の入出力回路１１２との間でデータ（ＲＢ
０〜ＲＢｎ）をやり取りする。なお、信号ＩＷＥは、制
御回路１１６から供給されるものであり、リード／ライ
トを制御する。
ように、書き込み回路１１７ａ等を備えて成り、前記信
号（ＢＬ０〜ＢＬｍ−１，ＢＬＢ０〜ＢＬＢｍ−１）を
メモリ部１１３との間でやり取りするとともに、ＣＰＵ
本体部１０１の入出力回路１１２との間でデータ（ＲＢ
０〜ＲＢｎ）をやり取りする。なお、信号ＩＷＥは、制
御回路１１６から供給されるものであり、リード／ライ
トを制御する。
【００４３】また、制御回路１１６は、図１５に示すよ
うに、ＮＡＮＤ回路やインバーターで構成され、ＣＰＵ
本体部１側の命令制御部１１からＲＢＣＫ，ＲＢＣＥ，
ＲＢＷＥＢを入力し、前述のＩＣＥ，ＩＣＫＢ，ＩＷＥ
を出力する。前記メモリ部１３のプリチャージ回路１３
ｂのリード／ライト及びプリチャージのタイミングを図
１６に示す。ＣＰＵ本体部１からの信号ＲＢＣＫがＬｏ
ｗのとき、信号ＩＣＫＢがＨｉｇｈとなり、メモリセル
（ＭＣ）の全てをプリチャージする。そして、この信号
ＩＣＫＢがＨｉｇｈのときは、ＷＬ（図１２参照）は選
択されない。また、ＲＢＣＫがＨｉｇｈになるとそのと
きのアドレスに従ってＷＬ０〜ＷＬｎ−１のうち、１本
が選択される。この状態でメモリセルに対してＲＢＷＥ
ＢがＬｏｗのときは、ＩＷＥがＨｉｇｈとなりライト動
作が行われ、一方、ＲＢＷＥＢがＨｉｇｈのときは、Ｉ
ＷＥがＬｏｗとなりリード動作が行われる。
うに、ＮＡＮＤ回路やインバーターで構成され、ＣＰＵ
本体部１側の命令制御部１１からＲＢＣＫ，ＲＢＣＥ，
ＲＢＷＥＢを入力し、前述のＩＣＥ，ＩＣＫＢ，ＩＷＥ
を出力する。前記メモリ部１３のプリチャージ回路１３
ｂのリード／ライト及びプリチャージのタイミングを図
１６に示す。ＣＰＵ本体部１からの信号ＲＢＣＫがＬｏ
ｗのとき、信号ＩＣＫＢがＨｉｇｈとなり、メモリセル
（ＭＣ）の全てをプリチャージする。そして、この信号
ＩＣＫＢがＨｉｇｈのときは、ＷＬ（図１２参照）は選
択されない。また、ＲＢＣＫがＨｉｇｈになるとそのと
きのアドレスに従ってＷＬ０〜ＷＬｎ−１のうち、１本
が選択される。この状態でメモリセルに対してＲＢＷＥ
ＢがＬｏｗのときは、ＩＷＥがＨｉｇｈとなりライト動
作が行われ、一方、ＲＢＷＥＢがＨｉｇｈのときは、Ｉ
ＷＥがＬｏｗとなりリード動作が行われる。
【００４４】以上の構成においては、ＲＧＳｎは、アド
レス回路１０９には供給されるが、バンクアドレスバッ
ファ１０８には供給されない。そして、アドレス回路１
０９からは、出力信号（ＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ０〜
ＩＡｎ）が得られるが、この出力信号（ＩＡ０Ｂ〜ＩＡ
ｎＢ，ＩＡ０〜ＩＡｎ）は、デコード回路１１０だけで
なく、内部アドレス信号バス１２０によってレジスタバ
ンクメモリ１０２のデコード回路１１５にも供給され
る。
レス回路１０９には供給されるが、バンクアドレスバッ
ファ１０８には供給されない。そして、アドレス回路１
０９からは、出力信号（ＩＡ０Ｂ〜ＩＡｎＢ，ＩＡ０〜
ＩＡｎ）が得られるが、この出力信号（ＩＡ０Ｂ〜ＩＡ
ｎＢ，ＩＡ０〜ＩＡｎ）は、デコード回路１１０だけで
なく、内部アドレス信号バス１２０によってレジスタバ
ンクメモリ１０２のデコード回路１１５にも供給され
る。
【００４５】従って、レジスタバンクメモリ１０２のア
ドレス回路１１４は、従来例で示した図１１の回路のう
ち、ＲＡ０〜ＲＡｎを入力する部分は備えていない。こ
れにより、当該アドレス回路１１４が消費する電力分に
ついて省電力化が図れるとともに、チップの小面積化が
図れることになる。なお、デコード回路１１５は、従来
と同じ回路を有し、前記のアドレス回路１０９から供給
されるＩＡ０Ｂ〜と、アドレス回路１１４から供給され
るＩＡｎ＋１Ｂ〜とを入力し、デコード信号を出力する
ことになる。
ドレス回路１１４は、従来例で示した図１１の回路のう
ち、ＲＡ０〜ＲＡｎを入力する部分は備えていない。こ
れにより、当該アドレス回路１１４が消費する電力分に
ついて省電力化が図れるとともに、チップの小面積化が
図れることになる。なお、デコード回路１１５は、従来
と同じ回路を有し、前記のアドレス回路１０９から供給
されるＩＡ０Ｂ〜と、アドレス回路１１４から供給され
るＩＡｎ＋１Ｂ〜とを入力し、デコード信号を出力する
ことになる。
【００４６】（実施例２）以下、本発明の第２の実施例
を図２及び図３に基づいて説明する。なお、実施例１と
共通の部分については、説明の便宜上なるべくその説明
を省略する。
を図２及び図３に基づいて説明する。なお、実施例１と
共通の部分については、説明の便宜上なるべくその説明
を省略する。
【００４７】本実施例の情報処理装置において、図２に
示すように、ＲＧＳｎは、アドレス回路１０９に供給さ
れるが、バンクアドレスバッファ１０８には供給されな
い。アドレス回路１０９は、従来と同じ回路を有し、出
力信号ＩＡ０Ｂ〜が得られる。更に、デコード回路１１
０も従来と同じ回路を有し、デコード信号（図ではＲＧ
０〜ＲＧｐ）が出力されるが、このデコード信号は、汎
用レジスタ１０６だけでなく、内部デコード信号バス１
２１によってレジスタバンクメモリ１０２のワード回路
１１５′にも供給されるようになっている。
示すように、ＲＧＳｎは、アドレス回路１０９に供給さ
れるが、バンクアドレスバッファ１０８には供給されな
い。アドレス回路１０９は、従来と同じ回路を有し、出
力信号ＩＡ０Ｂ〜が得られる。更に、デコード回路１１
０も従来と同じ回路を有し、デコード信号（図ではＲＧ
０〜ＲＧｐ）が出力されるが、このデコード信号は、汎
用レジスタ１０６だけでなく、内部デコード信号バス１
２１によってレジスタバンクメモリ１０２のワード回路
１１５′にも供給されるようになっている。
【００４８】従って、レジスタバンクメモリ１０２のア
ドレス回路１１４は、従来例で示した図１１の回路のう
ち、ＲＡ０〜ＲＡｎを入力する部分は備えていない。
ドレス回路１１４は、従来例で示した図１１の回路のう
ち、ＲＡ０〜ＲＡｎを入力する部分は備えていない。
【００４９】更に、ワード回路１１５′は、図３に示す
ように、前記のデコード信号（図ではＲＧ０〜ＲＧ１
５）を直接入力し、また、アドレス回路１１４から信号
ＩＡ４及びＩＡ４Ｂを入力するように構成される。この
ため、ワード回路１１５′を構成するＮＡＮＤ回路は、
信号ＩＡ４又はＩＡ４Ｂを入力する入力端子と、ＲＧ０
〜ＲＧ１５のいずれかを入力する入力端子を持つ２入力
タイプで構成することができる。
ように、前記のデコード信号（図ではＲＧ０〜ＲＧ１
５）を直接入力し、また、アドレス回路１１４から信号
ＩＡ４及びＩＡ４Ｂを入力するように構成される。この
ため、ワード回路１１５′を構成するＮＡＮＤ回路は、
信号ＩＡ４又はＩＡ４Ｂを入力する入力端子と、ＲＧ０
〜ＲＧ１５のいずれかを入力する入力端子を持つ２入力
タイプで構成することができる。
【００５０】このように、本実施例の構成であれば、ワ
ード回路１１５′を構成するＮＡＮＤ回路は、２入力タ
イプで構成できるため、実施例１に比較して更に回路の
小面積化及び省電力化を図ることができる。
ード回路１１５′を構成するＮＡＮＤ回路は、２入力タ
イプで構成できるため、実施例１に比較して更に回路の
小面積化及び省電力化を図ることができる。
【００５１】（実施例３）以下、本発明の第３の実施例
について説明する。
について説明する。
【００５２】本実施例の情報処理装置は、図１に示した
実施例１の情報処理装置または図２及び図３に示した実
施例２の情報処理装置と同じハード構成を有するもので
あるが、命令制御部１１１からは、レジスタバンクメモ
リの作動／停止を選択するための制御信号ＲＢＣＥ（メ
モリイネーブル）が以下のように制御されて出力され
る。
実施例１の情報処理装置または図２及び図３に示した実
施例２の情報処理装置と同じハード構成を有するもので
あるが、命令制御部１１１からは、レジスタバンクメモ
リの作動／停止を選択するための制御信号ＲＢＣＥ（メ
モリイネーブル）が以下のように制御されて出力され
る。
【００５３】即ち、従来においては、前述したように、
レジスタバンクメモリの作動／停止を選択するための制
御信号ＲＢＣＥは、レジスタアクセス（リード，ライ
ト）のときには常にＨｉｇｈに固定されていたが、本実
施例では、ＣＰＵ本体部１０１は、汎用レジスタセット
へのデータライト又はレジスタ切り換えの復帰動作時以
外のときは、制御信号ＲＢＣＥをＬｏｗ（停止を示す信
号）にする。なお、制御信号ＲＢＣＥは、ＣＰＵ本体部
１０１内部のマイクロコード制御部や周辺回路により生
成される。
レジスタバンクメモリの作動／停止を選択するための制
御信号ＲＢＣＥは、レジスタアクセス（リード，ライ
ト）のときには常にＨｉｇｈに固定されていたが、本実
施例では、ＣＰＵ本体部１０１は、汎用レジスタセット
へのデータライト又はレジスタ切り換えの復帰動作時以
外のときは、制御信号ＲＢＣＥをＬｏｗ（停止を示す信
号）にする。なお、制御信号ＲＢＣＥは、ＣＰＵ本体部
１０１内部のマイクロコード制御部や周辺回路により生
成される。
【００５４】制御信号ＲＢＣＥがＬｏｗとなるときは、
デコーダ回路１１５、メモリ部１１３、及び入出力回路
１１７は非動作状態となる。従って、例えば、通常の汎
用レジスタのリード時には、汎用レジスタセット１０６
に対してだけリードがなされ、レジスタバンクメモリ１
０２はリード動作されないため、無駄な電力消費が回避
される。
デコーダ回路１１５、メモリ部１１３、及び入出力回路
１１７は非動作状態となる。従って、例えば、通常の汎
用レジスタのリード時には、汎用レジスタセット１０６
に対してだけリードがなされ、レジスタバンクメモリ１
０２はリード動作されないため、無駄な電力消費が回避
される。
【００５５】（実施例４）本実施例の情報処理装置は、
図１に示した実施例１又は図２及び図３に示した実施例
２の情報処理装置と同じハード構成を有するものである
が、命令制御部１１１からは、レジスタバンクメモリの
クロック発生／停止を選択するための制御信号ＲＢＣＫ
が以下のように制御されて出力される。
図１に示した実施例１又は図２及び図３に示した実施例
２の情報処理装置と同じハード構成を有するものである
が、命令制御部１１１からは、レジスタバンクメモリの
クロック発生／停止を選択するための制御信号ＲＢＣＫ
が以下のように制御されて出力される。
【００５６】即ち、ＣＰＵ本体部１０１は、汎用レジス
タセットへのデータライト又はレジスタ切り換えの復帰
動作時以外のときは制御信号ＲＢＣＫをＬｏｗ（停止を
示す信号）にする。なお、制御信号ＲＢＣＫは、ＣＰＵ
本体部１０１内部のマイクロコード制御部や周辺回路に
より生成される。
タセットへのデータライト又はレジスタ切り換えの復帰
動作時以外のときは制御信号ＲＢＣＫをＬｏｗ（停止を
示す信号）にする。なお、制御信号ＲＢＣＫは、ＣＰＵ
本体部１０１内部のマイクロコード制御部や周辺回路に
より生成される。
【００５７】制御信号ＲＢＣＥがＬｏｗとなるときは、
デコーダ回路１１５、メモリ部１１３、及び入出力回路
１１７は非動作状態となる。従って、例えば、通常の汎
用レジスタのリード時には、汎用レジスタセット１０６
に対してだけリードがなされ、レジスタバンクメモリ１
０２はリード動作されないため、無駄な電力消費が回避
される。
デコーダ回路１１５、メモリ部１１３、及び入出力回路
１１７は非動作状態となる。従って、例えば、通常の汎
用レジスタのリード時には、汎用レジスタセット１０６
に対してだけリードがなされ、レジスタバンクメモリ１
０２はリード動作されないため、無駄な電力消費が回避
される。
【００５８】（実施例５）本実施例の情報処理装置を、
図４に基づいて説明する。レジスタバンクメモリ１０２
は２バンク構成とされ、バンク単位で２つのモジュール
１０２ａ，１０２ｂに分割されている。各モジュール１
０２ａ，１０２ｂには、メモリ部１１３、アドレス回路
１１４、デコード回路１１５、制御回路１１６、及び入
出力回路１１７が設けられている。各モジュール１０２
ａ，１０２ｂは、モジュール選択回路１１８によってい
ずれかが選択されるようになっている。
図４に基づいて説明する。レジスタバンクメモリ１０２
は２バンク構成とされ、バンク単位で２つのモジュール
１０２ａ，１０２ｂに分割されている。各モジュール１
０２ａ，１０２ｂには、メモリ部１１３、アドレス回路
１１４、デコード回路１１５、制御回路１１６、及び入
出力回路１１７が設けられている。各モジュール１０２
ａ，１０２ｂは、モジュール選択回路１１８によってい
ずれかが選択されるようになっている。
【００５９】図５は、モジュール選択回路１１８の回路
図である。モジュール選択回路１１８には、ＣＰＵ本体
部１０１から、制御信号ＲＢＣＥが入力されるととも
に、ＲＡＮ＋１（レジスタバンク番号を示すアドレス部
分）が入力され、ＲＢＣＥ１とＲＢＣＥ２が生成され
る。ＲＢＣＥ１とＲＢＣＥ２において、一方がＨｉｇｈ
のときは他方がＬｏｗとなる。これらＲＢＣＥ１とＲＢ
ＣＥ２は、それぞれ前記モジュール１０２ａ，１０２ｂ
に供給され、モジュールの選択がなされる。
図である。モジュール選択回路１１８には、ＣＰＵ本体
部１０１から、制御信号ＲＢＣＥが入力されるととも
に、ＲＡＮ＋１（レジスタバンク番号を示すアドレス部
分）が入力され、ＲＢＣＥ１とＲＢＣＥ２が生成され
る。ＲＢＣＥ１とＲＢＣＥ２において、一方がＨｉｇｈ
のときは他方がＬｏｗとなる。これらＲＢＣＥ１とＲＢ
ＣＥ２は、それぞれ前記モジュール１０２ａ，１０２ｂ
に供給され、モジュールの選択がなされる。
【００６０】また、実施例１と同様、アドレス回路１０
９の出力信号ＩＡ０Ｂ〜は、デコード回路１１０だけで
なく、内部バス１２０によってレジスタバンクメモリ１
０２のデコード回路１１５にも供給される。即ち、各モ
ジュール１０２ａ，１０２ｂのアドレス回路１１４は、
実施例１と同様、従来例の回路のうち、ＲＡ０〜ＲＡｎ
を入力する部分は備えていない。デコード回路１１５
は、従来例の回路と同じ回路を有し、前記のアドレス回
路１０９から供給されるＩＡ０Ｂ〜と、アドレス回路１
１４から供給されるＩＡｎ＋１Ｂ〜とを入力し、デコー
ド信号を出力するようになっている。
９の出力信号ＩＡ０Ｂ〜は、デコード回路１１０だけで
なく、内部バス１２０によってレジスタバンクメモリ１
０２のデコード回路１１５にも供給される。即ち、各モ
ジュール１０２ａ，１０２ｂのアドレス回路１１４は、
実施例１と同様、従来例の回路のうち、ＲＡ０〜ＲＡｎ
を入力する部分は備えていない。デコード回路１１５
は、従来例の回路と同じ回路を有し、前記のアドレス回
路１０９から供給されるＩＡ０Ｂ〜と、アドレス回路１
１４から供給されるＩＡｎ＋１Ｂ〜とを入力し、デコー
ド信号を出力するようになっている。
【００６１】かかる構成であれば、モジュール化によっ
て回路面積は増えるものの、アクセスするバンク部分の
モジュールのみが動作し、他の部分は動作しないため、
省電力化が図れる。また、実施例１と同様、アドレス回
路の削減によって省電力化が図れるとともに、単にモジ
ュール化する場合に比べ、アドレス回路の削減によるチ
ップの小面積化が図れる。
て回路面積は増えるものの、アクセスするバンク部分の
モジュールのみが動作し、他の部分は動作しないため、
省電力化が図れる。また、実施例１と同様、アドレス回
路の削減によって省電力化が図れるとともに、単にモジ
ュール化する場合に比べ、アドレス回路の削減によるチ
ップの小面積化が図れる。
【００６２】なお、本実施例では、２バンクとし、２つ
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例３又は実施例４と同
様に、命令制御部１１１により、制御信号ＲＢＣＥ，Ｒ
ＢＣＫが制御されて出力されるようになっていてもよ
い。
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例３又は実施例４と同
様に、命令制御部１１１により、制御信号ＲＢＣＥ，Ｒ
ＢＣＫが制御されて出力されるようになっていてもよ
い。
【００６３】（実施例６）本実施例の情報処理装置を、
図６に基づいて説明する。レジスタバンクメモリ１０２
は２バンク構成とされ、バンク単位で２つのモジュール
１０２ａ，１０２ｂに分割されている。各モジュール１
０２ａ，１０２ｂには、メモリ部１１３、アドレス回路
１１４、デコード回路１１５、制御回路１１６、及び入
出力回路１１７が設けられている。各モジュール１０２
ａ，１０２ｂは、モジュール選択回路１１８によってい
ずれかが選択されるようになっている。モジュール選択
回路１１８は、実施例５と同じである。
図６に基づいて説明する。レジスタバンクメモリ１０２
は２バンク構成とされ、バンク単位で２つのモジュール
１０２ａ，１０２ｂに分割されている。各モジュール１
０２ａ，１０２ｂには、メモリ部１１３、アドレス回路
１１４、デコード回路１１５、制御回路１１６、及び入
出力回路１１７が設けられている。各モジュール１０２
ａ，１０２ｂは、モジュール選択回路１１８によってい
ずれかが選択されるようになっている。モジュール選択
回路１１８は、実施例５と同じである。
【００６４】また、実施例２と同様、デコード回路１１
０は、従来例で示した回路と同じ回路を有し、デコード
信号（図ではＲＧ０〜ＲＧ１５）を出力するが、このデ
コード信号は、汎用レジスタ１０６だけでなく、内部バ
ス１２１によってレジスタバンクメモリ１０２のワード
回路１１５′にも供給されるようになっている。
０は、従来例で示した回路と同じ回路を有し、デコード
信号（図ではＲＧ０〜ＲＧ１５）を出力するが、このデ
コード信号は、汎用レジスタ１０６だけでなく、内部バ
ス１２１によってレジスタバンクメモリ１０２のワード
回路１１５′にも供給されるようになっている。
【００６５】従って、レジスタバンクメモリ１０２のア
ドレス回路１１４は、従来例で示した回路部分のうち、
ＲＡ０〜ＲＡｎを入力する部分は備えていない。更に、
ワード回路１１５′は、図３に示したように、前記のデ
コード信号（図ではＲＧ０〜ＲＧ１５）を直接入力し、
また、アドレス回路１１４からＩＡ４及びＩＡ４Ｂを入
力するように構成される。
ドレス回路１１４は、従来例で示した回路部分のうち、
ＲＡ０〜ＲＡｎを入力する部分は備えていない。更に、
ワード回路１１５′は、図３に示したように、前記のデ
コード信号（図ではＲＧ０〜ＲＧ１５）を直接入力し、
また、アドレス回路１１４からＩＡ４及びＩＡ４Ｂを入
力するように構成される。
【００６６】かかる構成であれば、モジュール化によっ
て回路面積は増えるものの、アクセスするバンク部分の
モジュールのみが動作し、他の部分は動作しないため、
省電力化が図れる。また、実施例２と同様、アドレス回
路やデコード回路の削減によって省電力化が図れるとと
もに、単にモジュール化する場合に比べ、アドレス回路
やデコード回路の削減によるチップの小面積化が図れ
る。
て回路面積は増えるものの、アクセスするバンク部分の
モジュールのみが動作し、他の部分は動作しないため、
省電力化が図れる。また、実施例２と同様、アドレス回
路やデコード回路の削減によって省電力化が図れるとと
もに、単にモジュール化する場合に比べ、アドレス回路
やデコード回路の削減によるチップの小面積化が図れ
る。
【００６７】なお、本実施例では、２バンクとして２つ
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例３又は実施例４と同
様に、命令制御部１１１により、制御信号ＲＢＣＥ，Ｒ
ＢＣＫが制御されて出力されるようになっていてもよ
い。
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例３又は実施例４と同
様に、命令制御部１１１により、制御信号ＲＢＣＥ，Ｒ
ＢＣＫが制御されて出力されるようになっていてもよ
い。
【００６８】（実施例７）本実施例の情報処理装置を、
従来例で示した図８を用いて説明する。本実施例の情報
処理装置は、従来例で示した図８の情報処理装置と同じ
ハード構成を有するものであるが、命令制御部１１から
は、実施例３と同様、レジスタバンクメモリの作動／停
止を選択するための制御信号ＲＢＣＥ（メモリイネーブ
ル）が以下のように制御されて出力される。
従来例で示した図８を用いて説明する。本実施例の情報
処理装置は、従来例で示した図８の情報処理装置と同じ
ハード構成を有するものであるが、命令制御部１１から
は、実施例３と同様、レジスタバンクメモリの作動／停
止を選択するための制御信号ＲＢＣＥ（メモリイネーブ
ル）が以下のように制御されて出力される。
【００６９】即ち、従来においては、前述したように、
レジスタバンクメモリの作動／停止を選択するための制
御信号ＲＢＣＥは、レジスタアクセス（リード，ライ
ト）のときには常にＨｉｇｈに固定されていたが、本実
施例では、ＣＰＵ本体部１は、汎用レジスタセットへの
データライト又はレジスタ切り換えの復帰動作時以外の
ときは制御信号ＲＢＣＥをＬｏｗ（停止を示す信号）に
する。制御信号ＲＢＣＥは、ＣＰＵ本体部１０１内部の
マイクロコード制御部や周辺回路により生成される。
レジスタバンクメモリの作動／停止を選択するための制
御信号ＲＢＣＥは、レジスタアクセス（リード，ライ
ト）のときには常にＨｉｇｈに固定されていたが、本実
施例では、ＣＰＵ本体部１は、汎用レジスタセットへの
データライト又はレジスタ切り換えの復帰動作時以外の
ときは制御信号ＲＢＣＥをＬｏｗ（停止を示す信号）に
する。制御信号ＲＢＣＥは、ＣＰＵ本体部１０１内部の
マイクロコード制御部や周辺回路により生成される。
【００７０】制御信号ＲＢＣＥがＬｏｗとなるときは、
デコーダ回路１５、メモリ部１３、及び入出力回路１７
は非動作状態となる。従って、例えば、通常の汎用レジ
スタのリード時には、汎用レジスタセット６に対してだ
けリードがなされ、レジスタバンクメモリ２はリード動
作されないため、無駄な電力消費が回避される。
デコーダ回路１５、メモリ部１３、及び入出力回路１７
は非動作状態となる。従って、例えば、通常の汎用レジ
スタのリード時には、汎用レジスタセット６に対してだ
けリードがなされ、レジスタバンクメモリ２はリード動
作されないため、無駄な電力消費が回避される。
【００７１】（実施例８）本実施例の情報処理装置を、
従来例で示した図８を用いて説明する。本実施例の情報
処理装置は、従来例で示した図８の情報処理装置と同じ
ハード構成を有するものであるが、実施例４と同様、命
令制御部１１からは、レジスタバンクメモリのクロック
発生／停止を選択するための制御信号ＲＢＣＫが以下の
ように制御されて出力される。
従来例で示した図８を用いて説明する。本実施例の情報
処理装置は、従来例で示した図８の情報処理装置と同じ
ハード構成を有するものであるが、実施例４と同様、命
令制御部１１からは、レジスタバンクメモリのクロック
発生／停止を選択するための制御信号ＲＢＣＫが以下の
ように制御されて出力される。
【００７２】即ち、ＣＰＵ本体部１は、汎用レジスタセ
ットへのデータライト又はレジスタ切り換えの復帰動作
時以外のときは制御信号ＲＢＣＫをＬｏｗ（停止を示す
信号）にする。制御信号ＲＢＣＫは、ＣＰＵ本体部１内
部のマイクロコード制御部や周辺回路により生成され
る。
ットへのデータライト又はレジスタ切り換えの復帰動作
時以外のときは制御信号ＲＢＣＫをＬｏｗ（停止を示す
信号）にする。制御信号ＲＢＣＫは、ＣＰＵ本体部１内
部のマイクロコード制御部や周辺回路により生成され
る。
【００７３】制御信号ＲＢＣＥがＬｏｗとなるときは、
デコーダ回路１５、メモリ部１３、及び入出力回路１７
は非動作状態となる。従って、例えば、通常の汎用レジ
スタのリード時には、汎用レジスタセット６に対してだ
けリードがなされ、レジスタバンクメモリ２はリード動
作されないため、無駄な電力消費が回避される。
デコーダ回路１５、メモリ部１３、及び入出力回路１７
は非動作状態となる。従って、例えば、通常の汎用レジ
スタのリード時には、汎用レジスタセット６に対してだ
けリードがなされ、レジスタバンクメモリ２はリード動
作されないため、無駄な電力消費が回避される。
【００７４】（実施例９）本実施例の情報処理装置は、
図７の如く構成される。この情報処理装置は、そのＣＰ
Ｕ本体部１側については、従来例で示した図８の情報処
理装置と同じハード構成を有するものであるが、レジス
タバンクメモリ２は、２バンク構成とされ、バンク単位
で２つのモジュール２ａ，２ｂに分割されている。各モ
ジュール２ａ，２ｂには、メモリ部１３、アドレス回路
１４、デコード回路１５、制御回路１６、及び入出力回
路１７が設けられている。各モジュール２ａ，２ｂは、
モジュール選択回路１１８によっていずれかが選択され
るようになっている。
図７の如く構成される。この情報処理装置は、そのＣＰ
Ｕ本体部１側については、従来例で示した図８の情報処
理装置と同じハード構成を有するものであるが、レジス
タバンクメモリ２は、２バンク構成とされ、バンク単位
で２つのモジュール２ａ，２ｂに分割されている。各モ
ジュール２ａ，２ｂには、メモリ部１３、アドレス回路
１４、デコード回路１５、制御回路１６、及び入出力回
路１７が設けられている。各モジュール２ａ，２ｂは、
モジュール選択回路１１８によっていずれかが選択され
るようになっている。
【００７５】モジュール選択回路１１８には、実施例５
で示した図５と同様、ＣＰＵ本体部１から、制御信号Ｒ
ＢＣＥが入力されるとともに、ＲＡＮ＋１（レジスタバ
ンク番号を示すアドレス部分）が入力され、ＲＢＣＥ１
とＲＢＣＥ２を生成し、それぞれ前記モジュール２ａ，
２ｂに供給してモジュール選択を行う。
で示した図５と同様、ＣＰＵ本体部１から、制御信号Ｒ
ＢＣＥが入力されるとともに、ＲＡＮ＋１（レジスタバ
ンク番号を示すアドレス部分）が入力され、ＲＢＣＥ１
とＲＢＣＥ２を生成し、それぞれ前記モジュール２ａ，
２ｂに供給してモジュール選択を行う。
【００７６】なお、本実施例では、２バンクとし、２つ
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例７又は実施例８と同
様に、命令制御部１により、制御信号ＲＢＣＥ，ＲＢＣ
Ｋが制御されて出力されるようになっていてもよい。
のモジュールにより構成したが、３バンクとして３個の
モジュール或いは４バンクとして４個又は２個のモジュ
ール等とすることによりレジスタバンクメモリを構成し
てもよいものである。また、実施例７又は実施例８と同
様に、命令制御部１により、制御信号ＲＢＣＥ，ＲＢＣ
Ｋが制御されて出力されるようになっていてもよい。
【００７７】
【発明の効果】以上のように、本発明によれば、情報処
理装置の省電力化が図れるとともに、チップの小面積化
が図れるという効果を奏する。
理装置の省電力化が図れるとともに、チップの小面積化
が図れるという効果を奏する。
【図１】本発明の第１実施例の情報処理装置を示すブロ
ック図である。
ック図である。
【図２】本発明の第２実施例の情報処理装置を示すブロ
ック図である。
ック図である。
【図３】本発明の第２実施例の情報処理装置のデコード
回路を示すブロック図である。
回路を示すブロック図である。
【図４】本発明の第５実施例の情報処理装置を示すブロ
ック図である。
ック図である。
【図５】本発明の第５実施例の情報処理装置のモジュー
ル選択回路を示すブロック図である。
ル選択回路を示すブロック図である。
【図６】本発明の第６の実施例の情報処理装置を示すブ
ロック図である。
ロック図である。
【図７】本発明の第９の実施例の情報処理装置を示すブ
ロック図である。
ロック図である。
【図８】従来の情報処理装置を示すブロック図である。
【図９】ＣＰＵ本体部側のアドレス回路を示す回路図で
ある。
ある。
【図１０】ＣＰＵ本体部側のデコード回路を示す回路図
である。
である。
【図１１】従来のレジスタバンクメモリ側のアドレス回
路を示す回路図である。
路を示す回路図である。
【図１２】従来のレジスタバンクメモリ側のデコード回
路を示す回路図である。
路を示す回路図である。
【図１３】メモリ部の回路図である。
【図１４】レジスタバンクメモリ側の入出力回路を示す
回路図である。
回路図である。
【図１５】制御回路の回路図である。
【図１６】リード／ライト及びプリチャージのタイミン
グチャートである。
グチャートである。
１０１ ＣＰＵ本体部 １０２ レジスタバンクメモリ １０３ 内部アドレスバス １０４ 内部データバス １０５ 制御信号ライン １２０ 内部バス １０６ 汎用レジスタセット １０９ アドレス回路 １１０ デコード回路 １１１ 命令制御部 １１３ メモリ部 １１４ アドレス回路 １１５ デコード回路 １１５′ワード回路 １１６ 制御回路
Claims (8)
- 【請求項１】 複数のレジスタから成る１組の汎用レジ
スタセットを中央演算処理装置本体部内に備え、複数の
前記汎用レジスタセットに相当するメモリ領域を有する
レジスタバンクメモリが専用の内部バス及び内部制御信
号ラインにより前記中央演算処理装置本体部に接続さ
れ、この中央演算処理装置本体部内のアドレス回路の出
力信号が前記内部バスを通じて前記レジスタバンクメモ
リに入力されることを特徴とする情報処理装置。 - 【請求項２】 複数のレジスタから成る１組の汎用レジ
スタセットを中央演算処理装置本体部内に備え、複数の
前記汎用レジスタセットに相当するメモリ領域を有する
レジスタバンクメモリが専用の内部バス及び内部制御信
号ラインにより前記中央演算処理装置本体部に接続さ
れ、この中央演算処理装置本体部内のデコード回路の出
力信号が前記内部バスを通じて前記レジスタバンクメモ
リに入力されることを特徴とする情報処理装置。 - 【請求項３】 前記内部制御信号ラインから出力される
信号であって、レジスタバンクメモリの作動／停止を選
択するための信号が、前記汎用レジスタセットへのデー
タライト又はレジスタ切り換えの復帰動作時以外のとき
には停止を示す信号となるように構成されていることを
特徴とする請求項１又は請求項２に記載の情報処理装
置。 - 【請求項４】 前記内部制御信号ラインから出力される
信号であって、レジスタバンクメモリのクロック発生／
停止信号が、前記汎用レジスタセットへのデータライト
又はレジスタ切り換えの復帰動作時以外のときには停止
を示す信号となるように構成されていることを特徴とす
る請求項１又は請求項２に記載の情報処理装置。 - 【請求項５】 前記レジスタバンクメモリは、２つ以上
のモジュールに分割されるとともに、アクセスしないモ
ジュールを非動作状態とするためのモジュール選択手段
を備えていることを特徴とする請求項１乃至請求項４の
いずれかに記載の情報処理装置。 - 【請求項６】 複数のレジスタから成る１組の汎用レジ
スタセットを中央演算処理装置本体部内に備え、複数の
前記汎用レジスタセットに相当するメモリ領域を有する
レジスタバンクメモリが専用の内部バス及び内部制御信
号ラインにより前記中央演算処理装置本体部に接続さ
れ、バンクナンバーとレジスタ選択信号とを合成した信
号が前記内部バスを通じて前記レジスタバンクメモリ内
のアドレス回路に供給されるようにした情報処理装置に
おいて、前記内部制御信号ラインから出力される信号で
あって、レジスタバンクメモリの作動／停止を選択する
ための信号が、前記汎用レジスタセットへのデータライ
ト又はレジスタ切り換えの復帰動作時以外のときには停
止を示す信号となるように構成されていることを特徴と
する情報処理装置。 - 【請求項７】 複数のレジスタから成る１組の汎用レジ
スタセットを中央演算処理装置本体部内に備え、複数の
前記汎用レジスタセットに相当するメモリ領域を有する
レジスタバンクメモリが専用の内部バス及び内部制御信
号ラインにより前記中央演算処理装置本体部に接続さ
れ、バンクナンバーとレジスタ選択信号とを合成した信
号が前記内部バスを通じて前記レジスタバンクメモリ内
のアドレス回路に供給されるようにした情報処理装置に
おいて、前記内部制御信号ラインから出力される信号で
あって、レジスタバンクメモリのクロック発生／停止信
号が、前記汎用レジスタセットへのデータライト又はレ
ジスタ切り換えの復帰動作時以外のときには停止を示す
信号となるように構成されていることを特徴とする情報
処理装置。 - 【請求項８】 複数のレジスタから成る１組の汎用レジ
スタセットを中央演算処理装置本体部内に備え、複数の
前記汎用レジスタセットに相当するメモリ領域を有する
レジスタバンクメモリが専用の内部バス及び内部制御信
号ラインにより前記中央演算処理装置本体部に接続さ
れ、バンクナンバーとレジスタ選択信号とを合成した信
号が前記内部バスを通じて前記レジスタバンクメモリ内
のアドレス回路に供給されるようにした情報処理装置に
おいて、前記レジスタバンクメモリは、２つ以上のモジ
ュールに分割されるとともに、アクセスしないモジュー
ルを非動作状態とするためのモジュール選択手段を備え
ていることを特徴とする情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000898A JPH08190481A (ja) | 1995-01-06 | 1995-01-06 | 情報処理装置 |
| US08/582,670 US5896515A (en) | 1995-01-06 | 1996-01-04 | Information processing apparatus |
| US09/227,471 US6266762B1 (en) | 1995-01-06 | 1999-01-08 | Information processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7000898A JPH08190481A (ja) | 1995-01-06 | 1995-01-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08190481A true JPH08190481A (ja) | 1996-07-23 |
Family
ID=11486512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7000898A Pending JPH08190481A (ja) | 1995-01-06 | 1995-01-06 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5896515A (ja) |
| JP (1) | JPH08190481A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178517B1 (en) * | 1998-07-24 | 2001-01-23 | International Business Machines Corporation | High bandwidth DRAM with low operating power modes |
| US20020184348A1 (en) * | 2000-09-20 | 2002-12-05 | Lockheed Martin Corporation | Object oriented framework architecture for sensing and/or control environments |
| US6921199B2 (en) * | 2002-03-22 | 2005-07-26 | Ricoh Company, Ltd. | Temperature sensor |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
| JP4263056B2 (ja) * | 2003-08-26 | 2009-05-13 | 株式会社リコー | 基準電圧発生回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3737860A (en) * | 1972-04-13 | 1973-06-05 | Honeywell Inf Systems | Memory bank addressing |
| JPS6055849B2 (ja) * | 1975-12-04 | 1985-12-06 | 株式会社東芝 | 命令制御方式 |
| JPS6029126B2 (ja) * | 1977-01-14 | 1985-07-09 | 株式会社日立製作所 | デ−タ処理装置 |
| US5050067A (en) * | 1987-08-20 | 1991-09-17 | Davin Computer Corporation | Multiple sliding register stacks in a computer |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| IT1230097B (it) | 1989-04-27 | 1991-10-05 | Ausimont Srl | Procedimento per preparare perfluorosuccinilfluoruro. |
| JP2538339B2 (ja) | 1989-06-01 | 1996-09-25 | 新明和工業株式会社 | 水中フロ―ステ―ション |
| US5191404A (en) * | 1989-12-20 | 1993-03-02 | Digital Equipment Corporation | High density memory array packaging |
| JPH0414147A (ja) * | 1990-05-07 | 1992-01-20 | Ricoh Co Ltd | 中央演算処理装置 |
| US5249280A (en) * | 1990-07-05 | 1993-09-28 | Motorola, Inc. | Microcomputer having a memory bank switching apparatus for accessing a selected memory bank in an external memory |
| JPH0477399A (ja) | 1990-07-17 | 1992-03-11 | Tokai Carbon Co Ltd | ＳｉＣウイスカーの製造方法 |
-
1995
- 1995-01-06 JP JP7000898A patent/JPH08190481A/ja active Pending
-
1996
- 1996-01-04 US US08/582,670 patent/US5896515A/en not_active Expired - Lifetime
-
1999
- 1999-01-08 US US09/227,471 patent/US6266762B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5896515A (en) | 1999-04-20 |
| US6266762B1 (en) | 2001-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Zheng et al. | Mini-rank: Adaptive DRAM architecture for improving memory power efficiency | |
| US6418063B1 (en) | Memory architecture and systems and methods using the same | |
| US6252807B1 (en) | Memory device with reduced power consumption when byte-unit accessed | |
| US7027337B2 (en) | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency | |
| JPH03286495A (ja) | 半導体記憶装置 | |
| JPH08102188A (ja) | 同期型半導体記憶装置 | |
| US6282606B1 (en) | Dynamic random access memories with hidden refresh and utilizing one-transistor, one-capacitor cells, systems and methods | |
| US6385691B2 (en) | Memory device with command buffer that allows internal command buffer jumps | |
| US6091667A (en) | Semiconductor memory device and a data reading method and a data writing method therefor | |
| US5949734A (en) | Semiconductor memory device | |
| EP3570286B1 (en) | Apparatus for simultaneous read and precharge of a memory | |
| JP3531602B2 (ja) | 半導体メモリ装置内のワード線の活性化 | |
| JPH08190481A (ja) | 情報処理装置 | |
| US5963468A (en) | Low latency memories and systems using the same | |
| US6002632A (en) | Circuits, systems, and methods with a memory interface for augmenting precharge control | |
| EP1012693B1 (en) | Program memory and signal processing system storing instructions encoded for reducing power consumption during reads | |
| US5802332A (en) | Single-chip microcomputer and electronic device using the same | |
| JP3349942B2 (ja) | 命令メモリ回路 | |
| JP2003297082A (ja) | 半導体記憶装置及びその制御方法 | |
| JPH10302475A (ja) | メモリ制御装置 | |
| JPH04229488A (ja) | 仮想マルチポートｒａｍ構造 | |
| JP4068828B2 (ja) | 統合型分離型切替えキャッシュメモリ及び該キャッシュメモリを備えたプロセッサシステム | |
| JPH10260952A (ja) | 半導体集積回路装置およびそのデータ処理方法 | |
| JP3152345B2 (ja) | キャッシュメモリ | |
| JP3257824B2 (ja) | キャッシュメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040616 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051125 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20051213 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060209 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20060620 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20060703 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20090721 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20100721 |