JPS6055849B2 - 命令制御方式 - Google Patents
命令制御方式Info
- Publication number
- JPS6055849B2 JPS6055849B2 JP50144627A JP14462775A JPS6055849B2 JP S6055849 B2 JPS6055849 B2 JP S6055849B2 JP 50144627 A JP50144627 A JP 50144627A JP 14462775 A JP14462775 A JP 14462775A JP S6055849 B2 JPS6055849 B2 JP S6055849B2
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- JP
- Japan
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- storage area
- register
- mode
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
この発明は命令フォーマット中にアドレス修飾モード
を有する命令制御方式に関する。
を有する命令制御方式に関する。
データ処理装置（以下、ＣＰＵと略記する）は、外部
記憶装置との間で一連の命令あるいはデータ等を交換し
つつデータ処理を実行する。
記憶装置との間で一連の命令あるいはデータ等を交換し
つつデータ処理を実行する。
このために、一般にＣＰＵはその内部にも記憶領域を有
しており、たとえばアキュムレータやインデッ クスレ
ジスタとしても機能しうる記憶領域、つまりジエネラル
レジスタが装備される。この場合、命令やデータの授受
に際して内部記憶領域にも番地付与がされることもある
。 通常、ジエネラルレジスタにおける命令制御方式と
しては、第１に外部記憶装置と同等のアドレスを付すや
りかたと、第２に外部記憶装置とは全く別個のアドレス
を指定しておくやりかたとがある。
しており、たとえばアキュムレータやインデッ クスレ
ジスタとしても機能しうる記憶領域、つまりジエネラル
レジスタが装備される。この場合、命令やデータの授受
に際して内部記憶領域にも番地付与がされることもある
。 通常、ジエネラルレジスタにおける命令制御方式と
しては、第１に外部記憶装置と同等のアドレスを付すや
りかたと、第２に外部記憶装置とは全く別個のアドレス
を指定しておくやりかたとがある。
（それぞれ第１図ａ、ｂを参照）第１の方法は、命令形
式が画一化されることによつて内部記憶領域と外部記憶
装置とを同等に取扱うことができ、したがつて特殊な指
定方法によらず簡単にアドレス修飾モードなどを利用し
て内部記憶領域のアドレス修飾が可能となるからプログ
ラムを組立てるうえで極めて都合がよい。ところが、外
部記憶装置のうち内部記憶領域と同一のアドレスを割付
けた領域は、使用することができないという欠点をもつ
。他方、第２の方法によれば、第１の方法とは反対に、
内部記憶領域に対して外部記憶装’置と同等なアドレス
修飾モードの指定ができず、割込処理などのプログラム
の構成が複雑化するが、外部記憶装置は実装された全領
域を使用できる。このように従来の命令制御方式は、プ
ロセッサを構成するハードウェアが動作タイミングをは
ん雑なものとし、処理速度の低下を招き、一方プログラ
ムの構成上でもはん雑なシーケンスを必要とするという
欠点を有していた。この発明は上記事情に鑑みてなされ
たもので、命令形が画一化されたアドレス修飾を実行で
き同時に特定ビットによつてＣＰＵ内部の記憶領域を指
定するようにして、ハードウェアの複雑化を招くことな
しに外部メモリの全領域の指定を可能にした命令制御方
式を提供することを目的とする。
式が画一化されることによつて内部記憶領域と外部記憶
装置とを同等に取扱うことができ、したがつて特殊な指
定方法によらず簡単にアドレス修飾モードなどを利用し
て内部記憶領域のアドレス修飾が可能となるからプログ
ラムを組立てるうえで極めて都合がよい。ところが、外
部記憶装置のうち内部記憶領域と同一のアドレスを割付
けた領域は、使用することができないという欠点をもつ
。他方、第２の方法によれば、第１の方法とは反対に、
内部記憶領域に対して外部記憶装’置と同等なアドレス
修飾モードの指定ができず、割込処理などのプログラム
の構成が複雑化するが、外部記憶装置は実装された全領
域を使用できる。このように従来の命令制御方式は、プ
ロセッサを構成するハードウェアが動作タイミングをは
ん雑なものとし、処理速度の低下を招き、一方プログラ
ムの構成上でもはん雑なシーケンスを必要とするという
欠点を有していた。この発明は上記事情に鑑みてなされ
たもので、命令形が画一化されたアドレス修飾を実行で
き同時に特定ビットによつてＣＰＵ内部の記憶領域を指
定するようにして、ハードウェアの複雑化を招くことな
しに外部メモリの全領域の指定を可能にした命令制御方
式を提供することを目的とする。
以下この発明の一実施例を図面を参照して説明する。ま
ず、ＣＰＵの内部記憶領域たとえばジエネラルレジスタ
の０番地から１幡地までの領域と外部メモリの全領域を
区別して指定するためＪこは、第２図に示す命令フォー
マットを用いる。インダイレクト修飾指定ビット１１イ
ンデックス修飾指定ビットＸは第２オペランドのアドレ
スを決定するための修飾モード指定として通常は使用さ
れているが、ここではアドレス修飾モードの一例として
Ｉ＝０、Ｘ＝０のレジスタモードは実効アドレスが常に
ＣＰＵ内のジエネラルレジスタを指定するものとしてい
る。したがつて内部記憶領域と外部記憶装置とに同等の
アドレスを割付けた第３図の様な場合でも、ＣＰＵ内部
で算出された実効アドレスがそれを識別するハードウェ
アを介さずにデータあるいはインストラクションのフエ
ツチを行ないうる。例えばインダイレクトモードにおい
て第２図のＭＣＲ〕を得るには、一旦内部レジスタをア
クセスし、その内容を取り出して実効アドレスとする。
ず、ＣＰＵの内部記憶領域たとえばジエネラルレジスタ
の０番地から１幡地までの領域と外部メモリの全領域を
区別して指定するためＪこは、第２図に示す命令フォー
マットを用いる。インダイレクト修飾指定ビット１１イ
ンデックス修飾指定ビットＸは第２オペランドのアドレ
スを決定するための修飾モード指定として通常は使用さ
れているが、ここではアドレス修飾モードの一例として
Ｉ＝０、Ｘ＝０のレジスタモードは実効アドレスが常に
ＣＰＵ内のジエネラルレジスタを指定するものとしてい
る。したがつて内部記憶領域と外部記憶装置とに同等の
アドレスを割付けた第３図の様な場合でも、ＣＰＵ内部
で算出された実効アドレスがそれを識別するハードウェ
アを介さずにデータあるいはインストラクションのフエ
ツチを行ないうる。例えばインダイレクトモードにおい
て第２図のＭＣＲ〕を得るには、一旦内部レジスタをア
クセスし、その内容を取り出して実効アドレスとする。
即ち実効アドレスの計算（アドレッシング）の過程にお
いては、レジスタモードかどうかにかかわらず内部レジ
スタをアクセスすることは行なわれ、最終的な実効アド
レスが決定した以降において、上記アドレスモードによ
つて外部記憶領域をアクセスすべきか内部レジスタをア
クセスすべきかを決定する。これらの一連の処理は例え
ばマイクロプログラムの制御により容易に実現できるも
のである。このように上記実施例ではレジスタモードの
場合にのみ、内部レジスタの指定を可能とし他のモード
において算出された実効アドレスは常に外部記憶装置の
記憶領域を指定するものと定義することによつて、外部
メモリの０番地乃至１幡地もインダイレクトモードにお
いて指定できる。
いては、レジスタモードかどうかにかかわらず内部レジ
スタをアクセスすることは行なわれ、最終的な実効アド
レスが決定した以降において、上記アドレスモードによ
つて外部記憶領域をアクセスすべきか内部レジスタをア
クセスすべきかを決定する。これらの一連の処理は例え
ばマイクロプログラムの制御により容易に実現できるも
のである。このように上記実施例ではレジスタモードの
場合にのみ、内部レジスタの指定を可能とし他のモード
において算出された実効アドレスは常に外部記憶装置の
記憶領域を指定するものと定義することによつて、外部
メモリの０番地乃至１幡地もインダイレクトモードにお
いて指定できる。
すなわち内部レジスタが外部メモリと独立に存在するこ
とになるから、プログラマは外部記憶装置の全領域にわ
たつて使用可能となり、また内部レジスタを個々に指定
するわけではないから従来のアドレス修飾方法における
後述の判別回路を設けすにすみ、したがつてまた処理速
度の向上、命令フォーマットの画一化が可能となる。第
４図はここで用いる命令フォーマットの具体例である。
とになるから、プログラマは外部記憶装置の全領域にわ
たつて使用可能となり、また内部レジスタを個々に指定
するわけではないから従来のアドレス修飾方法における
後述の判別回路を設けすにすみ、したがつてまた処理速
度の向上、命令フォーマットの画一化が可能となる。第
４図はここで用いる命令フォーマットの具体例である。
０Ｐはオペレーションコード、Ｒは第１オペランドとな
るゼネラルレジスタ（例えばアドレス０〜７）の１つ、
Ｂは第２オペランドのアドレスを指定するベースとなる
ゼネラルレジスタ（アドレス０〜７））の１つ、Ｉはイ
ンダイレクト修飾指定ビット、Ｘはインデックス修飾指
定ビットである。
るゼネラルレジスタ（例えばアドレス０〜７）の１つ、
Ｂは第２オペランドのアドレスを指定するベースとなる
ゼネラルレジスタ（アドレス０〜７））の１つ、Ｉはイ
ンダイレクト修飾指定ビット、Ｘはインデックス修飾指
定ビットである。
しかしてインダイレクト修飾指定ビット１１インデック
ス修飾指定ビットＸの内容により実効アドレスを算出し
た後、従来例ては例えば結果がＯ≦アドレスＡ≦１５の
場合は内部ゼネラルレジスタと判断する機能が必要であ
る。
ス修飾指定ビットＸの内容により実効アドレスを算出し
た後、従来例ては例えば結果がＯ≦アドレスＡ≦１５の
場合は内部ゼネラルレジスタと判断する機能が必要であ
る。
この判断の後内部ゼネラルレジスタへのアクセス作業を
開始する。この判断は（イ）大小比較機能（判別回路）
が要求される。（口）最終的な実効アドレスが決定して
から（イ）の比較を行ない、判断する必要がある。この
ため命令の速やかな実行処理要求と相矛循する方向にあ
る。当然この判断が出ないうちは、内部、外部メモリ中
のデータ及びインストラクション等のフエツチ動作を行
なうことができない。本発明では命令中のＩ，Ｘの組み
合わせ（第２図も参照）により、内部または外部メモリ
かが一義的に決定してしまい、上記の如く実効アドレス
の最終結果を見てから判断する如き複雑な手順をとるこ
とがない。
開始する。この判断は（イ）大小比較機能（判別回路）
が要求される。（口）最終的な実効アドレスが決定して
から（イ）の比較を行ない、判断する必要がある。この
ため命令の速やかな実行処理要求と相矛循する方向にあ
る。当然この判断が出ないうちは、内部、外部メモリ中
のデータ及びインストラクション等のフエツチ動作を行
なうことができない。本発明では命令中のＩ，Ｘの組み
合わせ（第２図も参照）により、内部または外部メモリ
かが一義的に決定してしまい、上記の如く実効アドレス
の最終結果を見てから判断する如き複雑な手順をとるこ
とがない。
またハードウェアとしても、上記従来方式の実現に用意
されたハードウェアから、上記（イ）、（口）の最終実
効アドレス値に関する大小比較機能に関する部分（マク
クロプログラムにて実施の場合はその対応する部分のマ
イクロコード）を削除すればよく、代りにＩ，Ｘのデコ
ード部分よりの出力て、従来方式の判断結果を示す制御
信号（必ず存在する）に置換すればよい。以上述べた様
にこの発明によれば、アドレスモード指定用の特定ビッ
トを含む記憶領域指定制御において、この特定ビットの
ある種の組合せをプロセッサ内部のレジスタのみの指定
に制限しておくことによつて、簡単な命令フォーマット
によつて処理速度の低下を招くことなくアドレス指定が
可能な命令制御方式を提供できる。
されたハードウェアから、上記（イ）、（口）の最終実
効アドレス値に関する大小比較機能に関する部分（マク
クロプログラムにて実施の場合はその対応する部分のマ
イクロコード）を削除すればよく、代りにＩ，Ｘのデコ
ード部分よりの出力て、従来方式の判断結果を示す制御
信号（必ず存在する）に置換すればよい。以上述べた様
にこの発明によれば、アドレスモード指定用の特定ビッ
トを含む記憶領域指定制御において、この特定ビットの
ある種の組合せをプロセッサ内部のレジスタのみの指定
に制限しておくことによつて、簡単な命令フォーマット
によつて処理速度の低下を招くことなくアドレス指定が
可能な命令制御方式を提供できる。
第１図Ａ，ｂは従来の命令制御方式の２通りの例を説明
する説明図、第２図はこの発明の命令制御方式における
命令フォーマットを示す図、第３図はＣＰＵおよびメモ
リのアドレス割付けの一例を示す図、第４図は命令フォ
ーマットの具体例を示す図である。
する説明図、第２図はこの発明の命令制御方式における
命令フォーマットを示す図、第３図はＣＰＵおよびメモ
リのアドレス割付けの一例を示す図、第４図は命令フォ
ーマットの具体例を示す図である。
Claims (1)
- １ アドレスモード指定用の特定ビットを命令中に含む
命令制御方式において、上記特定ビットによつてデータ
処理装置内の内部レジスタをこれと重複する番地を有し
た外部記憶装置の記憶領域と区別して指定する構成とし
てなり、上記特定ビットがレジスタモードでは上記デー
タ処理装置内の内部レジスタを指定し、レジスタモード
以外のモードではオペランドの実効アドレスの値が何で
あつても外部記憶領域を指定し更に実効アドレスの値が
上記データ処理装置内の内部レジスタの番地範囲内の場
合でも上記データ処理装置内の内部レジスタと重複する
番地を有する外部記憶領域を指定することを特徴とする
命令制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144627A JPS6055849B2 (ja) | 1975-12-04 | 1975-12-04 | 命令制御方式 |
| US06/045,258 US4320454A (en) | 1975-12-04 | 1979-06-04 | Apparatus and method for operand fetch control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144627A JPS6055849B2 (ja) | 1975-12-04 | 1975-12-04 | 命令制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5267929A JPS5267929A (en) | 1977-06-06 |
| JPS6055849B2 true JPS6055849B2 (ja) | 1985-12-06 |
Family
ID=15366426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50144627A Expired JPS6055849B2 (ja) | 1975-12-04 | 1975-12-04 | 命令制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4320454A (ja) |
| JP (1) | JPS6055849B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE32493E (en) * | 1980-05-19 | 1987-09-01 | Hitachi, Ltd. | Data processing unit with pipelined operands |
| CA1174370A (en) * | 1980-05-19 | 1984-09-11 | Hidekazu Matsumoto | Data processing unit with pipelined operands |
| US4751636A (en) * | 1981-03-09 | 1988-06-14 | General Signal Corp. | Memory management method and apparatus for initializing and/or clearing R/W storage areas |
| US4541045A (en) * | 1981-09-21 | 1985-09-10 | Racal-Milgo, Inc. | Microprocessor architecture employing efficient operand and instruction addressing |
| JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
| JPS6491253A (en) * | 1987-09-30 | 1989-04-10 | Takeshi Sakamura | Data processor |
| DE68927313T2 (de) * | 1988-06-27 | 1997-05-07 | Digital Equipment Corp | Operandenspezifiererverarbeitung |
| JPH0769806B2 (ja) * | 1988-10-14 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
| US5524250A (en) * | 1991-08-23 | 1996-06-04 | Silicon Graphics, Inc. | Central processing unit for processing a plurality of threads using dedicated general purpose registers and masque register for providing access to the registers |
| JPH08190481A (ja) * | 1995-01-06 | 1996-07-23 | Ricoh Co Ltd | 情報処理装置 |
| US5799163A (en) * | 1997-03-04 | 1998-08-25 | Samsung Electronics Co., Ltd. | Opportunistic operand forwarding to minimize register file read ports |
| US7164899B2 (en) * | 2003-09-16 | 2007-01-16 | Microtune (Texas), L.P. | System and method for frequency translation with harmonic suppression using mixer stages |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3292151A (en) * | 1962-06-04 | 1966-12-13 | Ibm | Memory expansion |
| US3601812A (en) * | 1969-01-22 | 1971-08-24 | Rca Corp | Memory system |
| US3657705A (en) * | 1969-11-12 | 1972-04-18 | Honeywell Inc | Instruction translation control with extended address prefix decoding |
| US3614741A (en) * | 1970-03-23 | 1971-10-19 | Digital Equipment Corp | Data processing system with instruction addresses identifying one of a plurality of registers including the program counter |
| US3889237A (en) * | 1973-11-16 | 1975-06-10 | Sperry Rand Corp | Common storage controller for dual processor system |
| US3972025A (en) * | 1974-09-04 | 1976-07-27 | Burroughs Corporation | Expanded memory paging for a programmable microprocessor |
| US3949378A (en) * | 1974-12-09 | 1976-04-06 | The United States Of America As Represented By The Secretary Of The Navy | Computer memory addressing employing base and index registers |
| US3976976A (en) * | 1975-04-04 | 1976-08-24 | The United States Of America As Represented By The Secretary Of The Navy | Method and means to access and extended memory unit |
| US4117536A (en) * | 1976-12-27 | 1978-09-26 | International Business Machines Corporation | Instruction processing control apparatus |
-
1975
- 1975-12-04 JP JP50144627A patent/JPS6055849B2/ja not_active Expired
-
1979
- 1979-06-04 US US06/045,258 patent/US4320454A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4320454A (en) | 1982-03-16 |
| JPS5267929A (en) | 1977-06-06 |
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