JPS6341092B2

JPS6341092B2 -

Info

Publication number: JPS6341092B2
Application number: JP55181584A
Authority: JP
Inventors: Toshio Iwao; Kazutoshi Eguchi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-12-22
Filing date: 1980-12-22
Publication date: 1988-08-15
Also published as: JPS57105038A

Description

【発明の詳細な説明】本発明はマイクロプログラム制御方式のデータ
処理装置に適用されるSS型命令のオペランド処
理方法に関する。

データ処理装置におけるユーザ命令の形式に
は、一般に第１図で示されるように16ビツトで構
成されるRR型命令と、32ビツトで構成される
RX型命令およびRX―ST型命令と、64ビツトで
構成されるSS型命令とがあり、これらの命令は、
通常８ビツトの命令コード（OPコード）で区別
されるようになつている。なお、図中Ｒ１は、レ
ジスタを指定する第１オペランド、Ｒ２はレジス
タを指定する第２オペランドを示している。ま
た、Ｄ１，Ｄ２はそれぞれ第１，第２オペランド
のメモリアドレスを示しており、Ｌ１，Ｌ２はそ
れぞれ第１，第２オペランドの長さまたはレジス
タ指定を示している。Ｌは補助データである。＊
はローケーシヨン相対の有無を示すもので例えば
「１」のときにローケーシヨン相対有で、「０」の
ときにローケーシヨン相対無である。X₁，X₂は
第１，第２オペランドアドレス（D₁，D₂）を修
飾するインデツクスレジスタの番号である。これ
らのユーザ命令を処理するにあたつて、マイクロ
プログラム制御方式のデータ処理装置において
は、一般にマイクロプログラム上の処理シーケー
ンスをコントロールするために、第２図に示すよ
うな、フエーズ「０」乃至フエーズ「３」の４つ
のフエーズ（処理単位）が設定されており、各フ
エーズで所定の処理を担当するように構成されて
いる。すなわち、フエーズ「０」ではユーザ命令
の形式を判別し、フエーズ「１」ではアドレスの
計算を行なうとともに必要によりオペランドフエ
ツチを行なう。またフエーズ「２」ではユーザ命
令を実行し、フエーズ「３」で割り込み処理を行
なう。このうち、フエーズ「０」とフエーズ
「１」の処理は通常ほとんどハードウエアで行な
つているためフエーズ「２」の処理時間に比べて
非常に短い。

上記ユーザ命令の処理をフエーズの流れで説明
すると、RR型の命令はレジスタとレジスタの内
容を演算し、その結果をレジスタに格納するもの
で、アドレス計算を必要としないため第３図ａに
示されるようになる。すなわち、割り込みが無い
場合には(1)→(4)となり、割り込みが有る場合には
(1)→(5)→(6)となる。またRX型の命令は、レジス
タの第１オペランドとメモリから読出した第２オ
ペランドとを演算し、その結果をレジスタに格納
するもので、またRX―ST型命令はレジスタの
第１オペランドを第２オペランドで示すメモリア
ドレスに格納するもので、いずれも第２オペラン
ドのアドレスの計算を必要とするために、第３図
ｂに示すようになる。すなわち、割り込みが無い
場合には、(2)→(3)→(4)となり、割り込みが有る場
合には、(2)→(3)→(5)→(6)となる。ただし、RX型
の命令は、フエーズ「１」でオペランドフエツチ
を必要とするが、周知のようにRX―ST型の命
令は、フエーズ「１」でオペランドフエツチを必
要としない。

ところで、第１、および第２オペランドのアド
レス計算を必要とするSS型命令（第１および第
２オペランドをいずれもメモリから読出し、その
演算結果をメモリに格納するもの）の処理は、従
来SS型命令もRX型命令とみなして第１オペラン
ドのアドレス計算をフエーズ「１」で処理し、第
２オペランドのアドレス計算をフエーズ「２」で
マイクロプログラムで処理することで行つてい
た。このため、第２オペランドのアドレス計算に
時間がかかり、ユーザ命令の処理速度を低下させ
る原因となつていた。また、第２オペランドのア
ドレス計算を専用の回路で処理しようとすると多
量のハードウエアを必要とする不都合があつた。

そこで本出願人は、昭和55年５月13日付け提出
の特願昭55−63064号「SS型命令のオペランド処
理方式」により、SS型ユーザ命令の第２オペラ
ンドのアドレス計算も、第１オペランドのアドレ
ス計算を行なうものと同じ（RX型命令のオペラ
ンドのアドレス計算用の）ハードウエアで行なえ
る提案を行なつた。本発明は、上記特願昭55−
63064号に記載された技術を更に改良したもので
ある。

ところで、SS型ユーザ命令をRX型ユーザ命令
とみなして第１オペランドおよび第２オペランド
の各アドレス計算を行なう場合、周知のようにオ
ペランドフエツチが必要となる。このため、可変
長データがしばしば用いられるSS型ユーザ命令
を実行する場合、次の如き不都合を生じる恐れが
ある。すなわち、可変長データを取り扱う場合、
データの取り出し方（処理順序）は命令によつて
様々であり、データの頭部から取り出す（処理す
る）こともあるし、データの後部から取り出す
（処理する）こともある。このため、オペランド
フエツチによつてデータを取り出しても、そのデ
ータを使用しない（使用できない）場合が生じ、
オペランドフエツチに要した時間が無駄になつて
しまうことになる。すなわち、オペランドフエツ
チに要した時間分だけSS型ユーザ命令の処理時
間が長くなることになる。

本発明は上記事情に鑑みてなされたものでその
目的は、小量のハードウエアを付加するだけで
SS型ユーザ命令の第１および第２オペランドの
アドレス計算が同一のハードウエアで行なえ、か
つアドレス計算が極めて短時間で行なえるSS型
命令のオペランド処理方法を提供することにあ
る。

本発明の他の目的は、フエーズ「１」における
オペランドフエツチを不要とすることができ、も
つてSS型ユーザ命令の処理実行時間を著しく短
縮することができるSS型命令のオペランド処理
方法を提供することにある。

以下、本発明の一実施例を図面を参照して説明
する。第４図は本発明が適用されるマイクロプロ
グラム制御方式のデータ処理装置の要部の概略構
成を示すブロツク図である。図中、１０は主メモ
リである。この主メモリ１０には、ユーザ命令等
の各種プログラムが格納されている。主メモリ１
０に格納されたプログラムを実行するのに際し、
主メモリ１０から読み出されたユーザ命令は、イ
ンストラクシヨンレジスタ１１（IRと略称する）
で保持される。IR１１で保持されたユーザ命令
は、まず、上述したフエーズ「０」で図示せぬ命
令タイプ判別回路により命令タイプの判別が行な
われ、必要ならばフエーズ「１」で図示せぬ専用
のハードウエアによりアドレス計算が行なわれ、
RX型命令であればオペランドがフエツチされ
る。そして、フエーズ「２」でOPコードに対応
した処理がマイクロプログラムにより実行され
る。すなわち、OPコードはマイクロプログラム
がたとえば固定記憶されているROM１２のアド
レス情報となつており、ROMアドレス制御部１
３に供給されて、マイクロプログラムの実行開始
アドレスを指定する。ROM１２から読み出され
てデータは、ROMデータレジスタ１４（RDRと
略称する）で保持される。RDR１４で保持され
たデータはコントロール部１５に供給される。コ
ントロール部１５は供給されたデータに基づき後
述するセツト信号SSS、リセツト信号RSSなど各
部を制御する各種制御信号を出力する。なお、
RDR１４に保持されたデータが分岐指令を含む
場合には、そのデータの一部がアドレス情報とし
て、ROMアドレス制御部１３へ供給されるもの
である。

本実施例は、上述した処理手順を有効に活用
し、簡単なコントロール回路を付加するだけで
SS型命令の第１オペランドのアドレス計算のみ
ならず、第２オペランドのアドレス計算も、すで
に設けられてRX型命令および（または）RX―
ST型命令のオペランドのアドレス計算用のハー
ドウエアに行なわせようとするものである。ま
た、本実施例は、RX―ST型命令がフエーズ
「１」でオペランドフエツチを必要としないこと
を有効に活用するもので、SS型命令をRX―ST
命令として取り扱い、オペランドフエツチを命令
の処理実行を行なうフエーズ「２」で行なおうと
するものである。

第５図は、本発明を実施するに当り、新たに付
加したコントロール回路を示すもので、２０は
SS型ユーザ命令実行用のフリツプフロツプ（以
下、FFと称する。）である。FF２０は、コント
ロール部１５からセツト信号SSSが出力されるこ
とによりセツトされ、リセツト信号RSSが出力さ
れることによりリセツトされる。FF２０のＱ出
力は、Ｑ＝“１”の状態において、割り込み処理
（フエーズ「３」）へ入ることを禁止する割り込み
禁止信号IHIとして用いられる。

２１はオアゲートである。オアゲート２１は、
信号RX―ST・OPとFF２０のＱ出力とを入力
し、信号RX―STを出力する。上記信号RX―
ST・OPは、フエーズ「０」において、図示せぬ
命令タイプ判別回路でユーザ命令のOPコードに
基づいて命令タイプの判別が行なわれた際、OP
コードがRX―ST型命令を示すものであるとき
に発生されるようになつている。オアゲート２１
の出力信号RX―STは、ユーザ命令がRX―ST
型命令であることを示す判別信号として使用され
る。したがつて、FF２０がセツト状態にある場
合、そのＱ出力（Ｑ＝“１”）によつて、フエーズ
「０」で判定されるユーザ命令のタイプに無関係
に、信号RX―STがオアゲート２１から出力さ
れる。本実施例では、信号RX―STによつて、
RX―ST型命令の場合の処理が実行されるよう
になつている。

２２はアンドゲートである。アンドゲート２２
は、信号PH１と信号PCとFF２０のＱ出力とを
入力とし、アンド条件成立時に信号ADRを出力
する。ここで、信号PH１はフエーズがフエーズ
「１」にあることを示す信号であり、フエーズ
「１」の期間中周知の手段により発生される。同
じく信号PCはフエーズチエンジを示す信号で、
フエーズチエンジの際に周知の手段により発生さ
れる。アンドゲート２２から出力される信号
ADRは図示せぬ固定アドレス発生回路へ供給さ
れ、このアドレス発生回路よりROM１２に対す
る固定アドレスたとえば“110”₁₆（16進表示で110
を表わす）番地が発生されるようになつている。

SS型のユーザ命令を効率よく実行するために、
本実施例ではSS型のユーザ命令に対して、RX―
ST型命令であると判定されるOPコードを割り付
け、そのOPコードによりフエーズ「２」では、
たとえばROM１２の“500”₁₆番地からのマイク
ロ命令が実行されるものとする。いいかえれば、
本実施例では、フエーズ「０」で命令タイプの判
別を行なう際、SS型命令もRX―ST型命令とし
て判定されるようにOPコードの設定および命令
タイプ判別回路の構成がなされている。また、
ROM１２には、所定のアドレスに、第６図に示
されるようなマイクロ命令が記憶されているもの
とする。すなわち、ROM１２の“500”₁₆番地に
は第１オペランドのアドレスをCPU内のワーキ
ングレジスタ（図示せず）にセーブする命令が記
憶されている。また、“501”₁₆番地には、セツト
信号SSSを発生せしめるとともに“100”₁₆番地の
第２オペランドのアドレス計算用のサブルーチン
（2ND OP CAL）に分岐するブランチ・アン
ド・リンク（BAL）命令が記憶され、“502”₁₆番
地以降にはOPコードに対応するユーザ命令の実
行プログラムが記憶されている。また、ROM１
２の“100”₁₆番地にはユーザ命令を主メモリ１０
から取り出してIR１１に保持するインストラク
シヨンフエツチ命令が記憶されている。更に、
ROM１２の“110”₁₆番地から数番地には、第２
オペランドのアドレス補正処理プログラムと、リ
セツト信号RSSを発生する命令と、次の実行アド
レスをサブルーチンへ分岐するBAL命令の次の
アドレスとするリターン（RTN）命令とが記憶
されている。

次に、本発明一実施例の動作を第７図のフロー
チヤートを参照して説明する。たとえば今、SS
型のユーザ命令（の前部32ビツト）が主メモリ１
０から読出され、IR１１に保持されたものとす
る。このSS型命令には、RX―ST型命令として
判別されるOPコードが設定されている。したが
つて、フエーズ「０」（第７図ではフエーズを
PHで示してある）における命令タイプの判別に
よつてRX―ST型とみなされ、図示せぬ命令タ
イプ判別回路から信号RX―ST・OPが出力され
る。オアゲート２１は、信号RX―ST・OPを信
号RX―STとし出力し、これにより、RX―ST
型命令時の処理手順が実行される。すなわち、フ
エーズ「０」からフエーズ「１」にチエンジさ
れ、フエーズ「１」で専用のハードウエア（図示
せず）により第１オペランドのアドレス計算が行
なわれる。このフエーズ「１」ではオペランドフ
エツチは行なわれないため、フエーズ「１」にお
ける処理時間はほぼアドレス計算に要する時間と
なる。

第１オペランドのアドレス計算が終了すると、
フエーズがフエーズ「１」からフエーズ「２」に
チエンジされる。フエーズ「２」では、まず前記
SS型命令のOPコードがROMアドレス制御部１
３に供給され、これによりROM１２の“500”₁₆
番地に格納されているマイクロ命令がRDR１４
に読出される。このマイクロ命令はコントロール
部１５に供給される。コントロール部１５は上記
マイクロ命令に基づいて制御信号を発生し、指定
された動作制御を行なう。この場合、第１オペラ
ンドのアドレスが図示せぬCPU内のワーキング
レジスタにセーブされる。同様にして次のマイク
ロ命令によつて、コントロール部１５からセツト
信号SSSが出力され、BAL命令により第２オペ
ランドのアドレス計算を行なうためのサブルーチ
ン（2NDOP CAL）への分岐が行なわれる。サ
ブルーチンの先頭では、ROM１２の“100”₁₆番
地に格納されているマイクロ命令に従つてインス
トラクシヨンフエツチが行なわれ、後続するユー
ザ命令すなわち前記SS型命令の後部の32ビツト
がメモリ１０からIR１１に取り出されるととも
に、フエーズがフエーズ「２」からフエーズ
「０」にチエンジされる。

このとき、FF２０はコントロール部１５から
出力された前記信号SSSによつてすでにセツトさ
れており、そのＱ出力（Ｑ＝“１”）によつて割り
込みが禁止されている。したがつて、たとえ割込
み要求が発生している場合でも、その割込み要求
は無視されるのでフエーズ「３」に移ることはな
い。すなわち、本実施例では、64ビツトのSS型
命令を前後部32ビツトずつに２分し、ハード的に
は２つのRX―ST型命令として取り扱つている
ので、フエーズ「２」のインストラクシヨンフエ
ツチ終了後に割り込みが受け付けられる恐れがあ
る。しかし、実際には64ビツトの１ユーザ命令で
あるため、このユーザ命令（SS型命令）の処理
実行終了までは割り込みの受け付けを禁止するこ
とが好ましい。そこで、本実施例では、上述のよ
うにFF２０のＱ出力（Ｑ＝“１”）を割り込み禁
止信号IHIとして使用することにより、フエーズ
「２」からフエーズ「３」に移ることを禁止する
ようにしている。

フエーズ「０」では、フエーズ「２」において
IR１１に取り出されたSS型命令の後部の32ビツ
トを１ユーザ命令として、命令タイプの判別が行
なわれる。しかし、前述したようにFF２０がセ
ツトされているため、命令タイプの判別結果に無
関係にオアゲート２１から信号RX―STが出力
されており、IR１１の先頭の８ビツト（OPコー
ド相当部）の内容（この場合補助データＬ）にか
かわりなくRX―ST型命令として判別される。
このため、RX―ST型命令時の処理手順が実行
され、フエーズは「０」から「１」にチエンジさ
れる。そして、フエーズ「１」で前述した専用の
ハードウエア（図示せず）により第２オペランド
のアドレス計算が行なわれる。

第２オペランドのアドレス計算が終了すると、
信号PCが出力されフエーズが「１」から「２」
にチエンジされる。フエーズ「１」の期間中、信
号PH１が出力されており、前述したようにFF２
０がセツトされていることから、信号PCの出力
に応じてアンドゲート２２のアンド条件が成立す
る。この結果、アンドゲート２２から信号ADR
が出力され、この信号ADRに応じ、図示せぬ固
定アドレス発生回路からROM１２に対して
“110”₁₆番地を示す固定アドレスが出力される。
これにより、マイクロプログラムはROM１２の
“110”₁₆番地に分岐する。この“110”₁₆番地以降
のマイクロプログラムでは、必要があれば第２オ
ペランドの補正（SS型命令の前部の32ビツトを
１つのRX―ST型命令として取り扱つているた
め、図示せぬCPU内のローケーシヨンカウンタ
が４番地分進んでしまい、したがつてLOC相対
有の場合アドレスを４番地分マイナスする補正が
必要となる）が行なわれ、更にリセツト信号RSS
が発生される。そして、RTN命令によりサブル
ーチン（2ND OP CAL）から抜け出て、BAL
命令の次のアドレスすなわち“502”₁₆番地に戻
り、以後SS型命令のOPコードに対応する処理が
実行される。この処理では、オペランドフエツチ
も行なわれるが、周知のようにオペランドフエツ
チは命令の実行処理と平行して行なうことができ
るので、オペランドフエツチに要する時間は命令
の実行処理時間に含まれてしまう。したがつて本
実施例によれば、フエーズ「１」のオペランドの
アドレス計算時にオペランドフエツチを行なう手
段にくらべ、ほぼオペランドフエツチに要する時
間分処理時間が短縮される。

また、本実施例によれば、簡単なコントロール
回路を付加することにより、SS型命令の後部の
32ビツトをもRX―ST型命令とみなしてアドレ
ス計算が行なえるので、SS型命令の第２オペラ
ンドのアドレス計算に第１オペランドのアドレス
計算用のハードウエアを利用できる。このため、
第２オペランドのアドレス計算を行なう専用のハ
ードウエアが不要となる。

また、第２オペランドのアドレス計算を従来の
ようにマイクロプログラムによつて行なわずに、
ハードウエアによつて行なうためアドレス計算に
要する時間が著しく短縮される。更に上述の理由
により、第２オペランドのアドレス計算に関連す
るマイクロプログラムが著しく少なくなる。

なお、前記実施例では、２オペランド命令の場
合について説明したが、サブルーチン（2ND
OP CAL）に入る前にアドレスの補正値を設定
しておき、サブルーチンにおいてフエーズ「２」
で用いることにより、３オペランド命令にも本発
明を適用することができる。

以上詳述したように本発明のSS型命令のオペ
ランド処理方法によれば、小量のハードウエアを
付加するだけでSS型ユーザ命令の第１および第
２オペランドのアドレス計算が同一のハードウエ
アで行なえ、かつ上記アドレス計算処理を含む
SS型ユーザ命令の処理実行時間を著しく短縮で
きる。

【図面の簡単な説明】

第１図はデータ処理装置におけるユーザ命令の
形式を説明するための図、第２図はマイクロプロ
グラム制御方式のデータ処理装置において設定さ
れるフエーズを説明するための図、第３図ａ，ｂ
はユーザ命令を実行する場合のフエーズの流れを
示す図でａはRR型命令の場合、ｂはRXおよび
RX―ST型命令の場合、第４図は本発明が適用
されるデータ処理装置の一実施例を示す要部構成
図、第５図は本発明を実施するに当り新たに付加
されたコントロール回路の一実施例を示す構成
図、第６図はROMの記憶内容の一例を示す図、
第７図は動作を説明するためのフローチヤートで
ある。１０…主メモリ、１１…インストラクシヨンレ
ジスタ（IR）、１２…ROM、１５…コントロー
ル部、２０…フリツプフロツプ（FF）、２１…オ
アゲート、２２…アンドゲート。

Claims

【特許請求の範囲】１ RX―ST型のユーザ命令を実行する場合に
オペランドのアドレス計算を特定のハードウエア
で行なつた後、命令に対応する処理をマイクロプ
ログラムで行なうように処理手順が設定されてい
るマイクロプログラム制御方式のデータ処理装置
において、SS型ユーザ命令にRX―ST型ユーザ
命令として判別される命令コードを割り付けると
ともに、処理すべきユーザ命令がSS型ユーザ命
令である場合にマイクロ命令でセツトされ、セツ
ト状態のときにRX―ST型ユーザ命令であるこ
とを示す信号を発生するフリツプフロツプを設
け、SS型ユーザ命令を実行する際に、その命令
コードにより当該SS型ユーザ命令をRX―ST型
ユーザ命令とみなしてその第１オペランドのアド
レス計算を上記特定のハードウエアで行なつた
後、続くマイクロプログラムにより上記フリツプ
フロツプをセツト状態とし、このフリツプフロツ
プのセツト出力により残りのSS型ユーザ命令を
RX―ST型ユーザ命令とみなして第２オペラン
ドのアドレス計算を上記特定のハードウエアで行
ない、しかる後命令実行処理に入ることを特徴と
するSS型命令のオペランド処理方法。２上記フリツプフロツプのセツト出力を割り込
み禁止信号とすることを特徴とする特許請求の範
囲第１項記載のSS型命令のオペランド処理方法。