JPS6355634A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、データ処理技術さらにはプログラム制御方
式のシステムにおける命令体系に適用して特に有効な技
術に関し、例えばビットフィールドと呼ばれるデータの
取り扱いに関する命令を有するマイクロプロセッサに利
用して有効な技術に関する。

［従来の技術］ 従来、例えばモトローラ社製ＭＣ６８０２０のようなマ
イクロプロセッサでは、ビットフィールドと呼ばれるメ
モリ内の任意のビットから任意にビットまでの領域のデ
ータの取り扱いに関する命令（以下ビットフィールド命
令と称する）が数種類用意されている。

ビ、ットフィールド命令では、第２図（Ａ）に示すよう
にベースアドレスＢＡとこのベースアドレスからのオフ
セット値Ｏｆｆ及びフィールドの長さくビット数）を示
すフィールド幅ＷＤの３つの値をオペランドとして与え
ることによるメモリ内の所望のフィールドを指定し、そ
のフィールドのデータに対してアンド（ＡＮＤ）やオア
（ＯＲ）などの論理演算処理を行なうようになっている
。

上記の場合、ビットフィールドはメモリ内の任意のビッ
トから任意のビットまでビット単位で指定がなされるの
で、第２図（Ａ）のようにメモリ内の読出し書込み単位
であるワードの２以上にまたがっていることもある。例
えばフィールドが２つのワードにまたがっている場合、
ビットフィールドを構成する全ビットの情報を得るには
、２つのアドレスを演算してメモリを２回アクセスしな
ければならない。そのため、ＭＣ６８０２０のようなマ
イクロプロセッサでは、ビットフィールド命令の実行の
際に、ベースアドレス、オフセット値及びフィールド幅
に基づいてそのビットフィールドが２ワ一ド以上にまた
がっていないか調べてから、メモリからの読み出しを行
なうようにされている。

［発明が解決しようとする問題点コ しかしながら、上記ビットフィールドは常に２ワ一ド以
上にまたがっているとは限らず、第２図（Ｂ）のように
１ワード内に納まっていることもある。しかるに、従来
のマイクロプロセッサでは。

そのような場合にも必ずビットフィールドが２ワ一ド以
上にまたがっている（以下、バウンダリ渡りと称する）
か否か調べてから読み出しに移るようにされている。そ
のため、ビットフィールド命令の実行時間が必要以上に
長くなっているという問題点があることが分かった。

この発明の目的は、ビットフィールド命令の実行時間を
短縮できるような命令形式を提供することを目的とする
。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［間思点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ビットフィールド命令ではプログラム作成時
に、対象となるビットフィールドが１ワードを越えない
ことが予め分かっていることがある点に着目して、オフ
セット値及びフィールド幅に制限のない通常のビットフ
ィールド命令とは別個に、オフセット値やフィールド幅
をイミーデイエイト値として与えるための指定部を有す
るような命令形式をなし、オフセット値やフィールド幅
に基づくバウンダリ渡りの判定を行なわないような制限
付きビットフィールド命令を設けるものである。

［作用］ 上記した手段によれば、制限付きビットフィールド命令
が実行されるときはバウンダリ渡りの判定のための計算
を行なわないと共に、オフセット値やフィールド幅がイ
ミディエイト値として直接得られるようにして、バウン
ダリ渡りの判定を行なう制限なしのビットフィールド命
令に比べて命令実行時間を短縮させるという上記目的を
達成することができる。

［実施例コ 第１図（Ａ）にはオフセット値及びフィールド幅に制限
のない通常のビットフィールド命令のフォーマットが、
また第１図（Ｂ）には本発明に係る制限付きのビットフ
ィールド命令のフォーマットの一例がそれぞれ示されて
いる。ここで制限付きとはビットフィールドが２ワード
にまたがらないこと、つまりメモリの１ワードが３２ビ
ツト長の場合、オフセット値が３１以下であり、かつオ
フセット値とフィールド幅との和が３２以下であるとの
条件を有する命令であるという意味である。

上記命令は、本発明が１６ビツトを命令の読み込み単位
とするマイクロプロセッサを対象として構成しているた
め、各々３つのハーフワード（１６ビツト）によって構
成される。

第１図（Ａ）に示されている制限なしのビットフィール
ド命令の第１ハーフワードは、オペレージヨウ指定部Ｏ
ＰＩとマイクロプロセッサの長さを示すサイズ指定部Ｓ
ｚ及びオフセット値・オペランド指定部ＯＦＩとによっ
て構成されている。

このうちオフセット値・オペランド指定部ＯＦ１はアド
レスモードの指定部とレジスタ番号の指定部からなり、
ここではレジスタ指定部で指定されたレジスタを使った
レジスタ間接アドレッシングによって、オフセット値が
得られるようにされている。

制限なしのビットフィールド命令第２ハーフワードは、
オペレーション指定部ＯＰ２とソース・ベースアドレス
・オペランド指定部ＳＲとにより構成されている。この
うち、ソース・ベースアドレス・オペランド指定部ＳＲ
は、アドレスモードの指定部とレジスタ番号の指定部か
らなり、ここではレジスタ指定部で指定されたレジスタ
を使ったレジスタ間接アドレッシングによって、ベース
アドレスが得られるようにされている。また、オペレー
ジコンコードは、第１ハーフワードと第２ハーフワード
のオペレーション指定部○Ｐ１．ＯＰ２にまたがって格
納されている。

制限なしのビットフィールド命令の第３ハーフワードに
は、デスティネーション・オペランド指定部ＤＥＬとビ
ットフィールド幅オペランド指定部ＷＩＩが設けられて
いる。デスティネーション・オペランド指定部ＤＥＬと
ビットフィールド幅オペランド指定部ＷＩＩはそれぞれ
４ビツトで構成されており、１６本の汎用レジスタのな
かの一つを、それぞれデスティネーションレジスタ及び
ビットフィールド命令の入ったレジスタとして指定する
（レジスタ直接）ようになっている。

第１図（Ｂ）に示されている制限付きビットフィールド
命令の第１ハーフワードは、万ペレーション指定部ＯＰ
Ｉと、ソース・ベースアドレス・オペランド指定部ＳＲ
とにより構成されている。

このうち、ソース・ベースアドレス・オペランド指定部
ＳＲは、第１図（Ａ）の制限なし命令の第２ハーフワー
ドに設けられている指定部ＳＲと同じであり、レジスタ
間接によりベースアドレスが得られる。

制限付きのビットフィールド命令の第２ハーフワードは
、第２のオペレーション指定部○Ｐ２とデスティネーシ
ョン・オペランド指定部ＤＥ２とにより構成されている
。この命令では、デスティネーション・オペランド指定
部ＤＥ２はアト−レスモード指定部とレジスタ番号指定
部とからなり、指定されたレジスタ内に入っているアド
レスによってデスティネーションが指定される（レジス
タ間接）ようになっている。

制限付きのビットフィールド命令の第３ハーフワードに
は、オフセット値・オペランド指定部ＯＦ２をビットフ
ィールド・オペランド指定部ＷＩ２が設けられている。

この実施例では、上記指定部○Ｆ２及びＷＩ２は各々５
ビツトで構成されてイミーディエイト部とされており、
指定部ＯＦ２にオフセット値が、また指定部ＷＩにビッ
トフィールド幅がそれぞれ入るようにされている。

第３図には、本発明に係るビットフィールド命令を有す
る命令体系によって動作するマイクロプロセッサのハー
ドウェア構成の一例が、また第４図にはその実行ユニッ
トの構成例が示されている。

この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するＬＳＩチップ１内には、マイクロ
プログラムが格納されたマイクロＲＯＭ　（リード・オ
ンリ・メモリ）２が設けられている。マイクロＲＯＭ２
は、マイクロアドレス発生回路５によってアクセスされ
、マイクロプログラムを構成するマイクロ命令を順次出
力する。　マイクロアドレス発生回路５は、命令レジス
タ３にフェッチされたマクロ命令のコードを、命令デコ
ーダ４でデコードした信号が供給される。

マイクロアドレス発生回路５はこの信号に基づいて対応
するマイクロアドレスを形成し、マイクロＲＯＭ２に供
給する。これによって、そのマクロ命令を実行する一連
のマイクロ命令群の最初の命令が読み出される。このマ
イクロ命令コードによって、各種テンポラリレジスタや
データバッファ。

演算論理ユニット等からなる実行ユニット６等に対する
制御信号が形成される。

マ・クロ命令に対応する一連のマイクロ命令群のうち２
番目以降のマイクロ命令の読出しは、直前に読み出され
たマイクロ命令のネクストアドレスフィールドのコード
がマイクロＲＯＭ２に供給されることより、直前のマイ
クロ命令内のネクストアドレスとマイクロアドレス発生
回路４からのアドレスとに基づいて行われる。このよう
にして、一連のマイクロ命令が読み出されて形成された
制御信号によって実行ユニット６が制御され、マクロ命
令が実行される。

この実施例では、特に制限されないが、バッファ記憶方
式が採用されており、マイクロプロセサＬＳＩ内にキャ
ッシュメモリ７が設けられ、外部メモリ８内でのデータ
のうちアクセス頻度の高いプログラムデータがキャッシ
ュメモリ７内に登録される。これによって、プログラム
の取込みが高速化される。

一方、第４図の実行ユニットにおいて、回路符号ＣＢＳ
で示されているのは、オフセット値やフィールド幅等の
拡張データをラッチするためのレジスタ、ＤＯＲはメモ
リヘスドアするデータをラッチするためのデータ・アウ
トプット・レジスタ、ＤＩＲはメモリから読み出された
データをラッチするデータ・インプット・レジスタ、Ａ
ＬＮは入出力されるデータを整列させる整列器で、この
整列器ＡＬＮがデータＩ１０インタフェースを介して外
部のデータバスに接続される。

また、回路符号ＢＳＦで示されるのは、３２ビツトずつ
同時に入力された６４ビツトデータから任意の３２ビツ
トを抽出するためのバレルシフタ、ＢＣＮＴはバレルシ
フタＢＳＦに対して抽出する位置を指定するバレルシフ
タ・カウンタ、ＢＳＦσはバレルシフタＢＳＦの出力を
ラッチするレジスタである。また、ＦＢはデータを入力
させることにより上位２７ビツトをマスクして出力する
等の働きをするファンクション・ブロック、ＦＢＯはフ
ァンクション・ブロックＦＢの出力をラッチするレジス
タである。

さらに５回路筒号ＡＵで示されるのは実効アドレスを計
算するためのアドレス演算ユニット、ＡＵＯはこのアド
レス演算ユニットＡＵの出力をラッチするレジスタ、Ｓ
ＦＴはアドレス演算ユニットＡＵで演算される前のデー
タのシフトを行なうシフタ、ＡＯＴは演算結果の入って
いる上記レジスタＡＵＯの値を後述のテンポラリレジス
タＤＴＥＯ〜ＤＴＥ３へ移す際に一時的に保持するラッ
チ回路、ＡＯＲは同じくレジスタＡＵＯのアドレス値を
外部へ出力する際に一時的に保持するラッチ回路で、こ
のラッチ回路ＡＯＲがアドレスＩ１０インタフェースを
介して外部のアドレスバスに接続される。

一方、回路符号ＡＬＵで示されているのは、加算、減算
等基本的な算術演算や論理演算を行なう演算論理ユニッ
ト、ＡＬＵＯは論理演算ユニットＡＬＵでの演算結果を
ラッチするレジスタ、また、ＤＴＥＯ〜ＤＴＥ３で示さ
れるのは、テンポラリ値をラッチする外部から見えない
レジスタ群、ＲｏｖＲｘｔ・・・・Ｒ工、はユーザに開
放されている汎用レジスタ群であり、上記各種レジスタ
やラッチ回路、演算器等は、４種類のバスＥＣＢ、ＢＡ
、ＢＢ、ＢＣを介して相互に接続され、マイクロＲＯＭ
からなる制御部より供給される制御信号によって、シー
ケンシャルに動作され、対応するマクロ命令が実行され
る。なお、汎用レジスタ群Ｒ，〜Ｒ工、の中で、符号Ｒ
ａ、Ｒｂ、Ｒｘ、Ｒｙが付記されているレジスタはそれ
ぞれソース・ベースアドレス、デスティネーション・ア
ドレス、オフセット値及びビットフィールド幅を入れる
ために使用されているレジスタであることを示している
。

このＲａ　ＨＲｂ　＋　Ｒｘ　ｇ　Ｒｙは、汎用レジス
タＲ０〜Ｒ１，の任意のレジスタ番号を指定することが
できる。

次に、第５図には第１図（Ａ）に示されている制限なし
のビットフィールド命令を実行する場合の実効ユニット
における手順を示すフローチャートが、また、第６図に
は同様に第１図（Ｂ）に示さ九ている制限付きビットフ
ィールド命令の実行手順を示すフローチャートが示され
ている。

なお、同図において略号で記載されている文字は、第１
図及び第４図の説明で定義した符号と同じ内２容を意味
している。

第６図より本発明に係る制限付きビットフィールド命令
は、第１図（Ａ）に示す制限なしビットフィールド命令
に比べて５ステツプすなわち５マシンサイクルだけ命令
実行時間が短縮されることが分かる。

なお、上記実施例では、制限付きビットフィールド命令
の命令形式として、第３ハーフワードでオフセット値を
ビットフィールド幅と共にイミーディエイト値として与
えるようにしたものを示したが、制限付きビットフィー
ルド命令の命令形式はそれに限定されず、オフセット値
は第１図（Ａ）の制限なし命令と同様に第１ハーフワー
ドにおいて、アドレッシングモード指定部とレジスタ番
号指定部とからなるオペランド指定部で与える。また、
第１図（Ｂ）の制限付きビットフィールド命令の第１ハ
ーフワードに入っているソース・ベースアドレス・オペ
ランド指定部ＳＲは第２ハーフワードに入れ、第２ハー
フワードのデスティネーション・オペランド指定部ＤＥ
２は、第３ハーフワードに入れ、しかもここには第１図
（Ａ）の命令と同様にレジスタ番号を入れ、レジスタ直
接アドレッシングでデスティネーションの指定を行なう
ようにしてもよい。

このようにすれば、制限付きと制限なしのビットフィー
ルド命令のフォーマットの違いは第３ハーフワードでオ
フセット値をイミーディエイトで与えるかレジスタ直接
で与えるがだけとなり、命令フォーマットを類似させる
ことができる。

以上説明したように、上記実施例は、オフセット値及び
フィールド幅に制限のない通常のビットフィールド命令
とは別個に、オフセット値やフィールド幅をイミーディ
エイト値として与えるための指定部を有するような命令
形式をなし、オフセット値やフィールド幅に基づくバウ
ンダリ渡りの判定を行なわないような制限付きビットフ
ィールド命令を設けるようにしたので、制限付きビット
フィールド命令が実行されるときに実施しなければなら
ないバウンダリ渡りの判定のための計算が行なわれない
と共に、オフセット値やフィールド幅が・イミディエイ
ト値として直接得られるという作用により、バウンダリ
渡りの判定を行なう制限なしのビットフィールド命令に
比べて命令実行時間が短縮されるという効果が得られる
。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
の命令形式に適用した場合について説明したが、この発
明はそれに限定されるものでなく、計算器やミニコン等
プログラム制御方式のデータ処理システム一般の命令形
式に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、ビットフィールドを扱う命令を有するマイク
ロプロセッサにおいて、１ワード内に納まっているビッ
トフィールドに関する命令の実行時間を短縮させること
ができる。

【図面の簡単な説明】

第１図（Ａ）及び（Ｂ）は、制限なしビットフィ−ルド
命令及び制限付きビットフィールド命令の構成例を示す
説明図、 第２図（Ａ）及び（Ｂ）は、バウンダリ渡りのあるビッ
トフィールドと、ないビットフィールドを示す説明図、 第３図は、本発明に係るビットフィールド命令を実行す
るマイクロプロセッサの構成例を示すブロック図、 第４図はその実行ユニットの構成例を示すブロック図、 第５図は制限なしのビットフィールド命令の実行手順を
示すフローチャート、 第６図は、本発明に係る制限付きビットフィールド命令
の実行手順を示すフローチャートである。 ○Ｐｉ、ＯＰ２・・・・オペレーション指定部、Ｓ２−
°・・サイズ指定部、ＳＲ・・・・ソースベースアドレ
スオペランド指定部、ＤＥｌ、ＤＥ２・・・・デスティ
ネーションオペランド指定部、ＯＦＩ。 ＯＦ２・・・・オフセット値オペランド指定部、Ｗｌｌ
、ＷＩ２・・・・ビットフィールド幅オペランド指定部
、２・・・・マイクロＲＯＭ、３・・・・命令レジスタ
、４・・・・命令デコーダ、５・・・・マイクロアドレ
ス発生回路、６・・・・実行ユニット、７・・・・キャ
ッシュメモリ。 第　　　１　　図 第　　５　　図 第　　６　　図

Claims (1)

1. 【特許請求の範囲】 １、メモリ上の任意のビットから任意ビットまでのフィ
   ールドを、基準となる先頭番地を示すベースアドレスと
   、このベースアドレスからフィールド始端までのビット
   数を示すオフセット値及びフィールドの長さを示すフィ
   ールド幅とに基づいて指定してそのフィールド内のビッ
   ト情報に対して操作を加える命令を備えたデータ処理シ
   ステムにおいて、上記命令として、メモリ内の２以上の
   ワード領域にまたがって存在するフィールドを扱う命令
   と、１ワード内に納まっているフィールドを扱う命令と
   が設けられてなること特徴とするデータ処理システム。 ２、上記命令のうち１ワード内に納まっているフィール
   ドを扱う命令は、フィールド幅及び／またはオフセット
   値がイミーディエイト値として与えられるように構成し
   たことを特徴とする特許請求の範囲第１項記載のデータ
   処理システム。