JPH04353927A - マイクロ・プロセッサ - Google Patents
マイクロ・プロセッサInfo
- Publication number
- JPH04353927A JPH04353927A JP3129084A JP12908491A JPH04353927A JP H04353927 A JPH04353927 A JP H04353927A JP 3129084 A JP3129084 A JP 3129084A JP 12908491 A JP12908491 A JP 12908491A JP H04353927 A JPH04353927 A JP H04353927A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- reset
- instruction
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロ・プロセッサ
を利用している全ての製品に利用できる。
を利用している全ての製品に利用できる。
【０００２】
【従来の技術】マイクロ・プロセッサとそれを制御する
周辺ＬＳＩにおいて、マイクロ・プロセッサから周辺Ｌ
ＳＩに対してビットセット又はビットリセット命令を発
行したい場合、従来は次の要領で行っていた。
周辺ＬＳＩにおいて、マイクロ・プロセッサから周辺Ｌ
ＳＩに対してビットセット又はビットリセット命令を発
行したい場合、従来は次の要領で行っていた。
【０００３】第１に、周辺ＬＳＩの該当レジスタに対し
てリード命令を発行しマイクロ・プロセッサの汎用レジ
スタに該当するデータを取り入れる。
てリード命令を発行しマイクロ・プロセッサの汎用レジ
スタに該当するデータを取り入れる。
【０００４】第２に、マイクロ・プロセッサの汎用レジ
スタ上にあるデータに対して、ビットセット又はビット
リセット命令を発行し、データを修正する。
スタ上にあるデータに対して、ビットセット又はビット
リセット命令を発行し、データを修正する。
【０００５】第３に、修正したデータを周辺ＬＳＩの該
当レジスタに対して、ライト命令を発行し、書き込み動
作を行う。
当レジスタに対して、ライト命令を発行し、書き込み動
作を行う。
【０００６】マイクロ・プロセッサがその周辺ＬＳＩの
ような外部Ｉ／Ｏに対してビットセット又はビットリセ
ット動作を行う場合、従来は以上の様に、３サイクル必
要とした。
ような外部Ｉ／Ｏに対してビットセット又はビットリセ
ット動作を行う場合、従来は以上の様に、３サイクル必
要とした。
【０００７】なお、これに関連する公知例として、特開
昭６１−１５１７６３「マイクロ・プロセッサ」が挙げ
られる。
昭６１−１５１７６３「マイクロ・プロセッサ」が挙げ
られる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
技術では、マイクロ・プロセッサから周辺ＬＳＩの様な
外部Ｉ／Ｏに対しビットセット又はビットリセット命令
を発行する場合、３サイクル必要であり、外部Ｉ／Ｏと
のアクセスの多い論理では、高速な動作ができないとい
う課題があった。
技術では、マイクロ・プロセッサから周辺ＬＳＩの様な
外部Ｉ／Ｏに対しビットセット又はビットリセット命令
を発行する場合、３サイクル必要であり、外部Ｉ／Ｏと
のアクセスの多い論理では、高速な動作ができないとい
う課題があった。
【０００９】また、リードモディファイライトする為、
バスを２回使用し、バス使用効率が悪い問題があった。
バスを２回使用し、バス使用効率が悪い問題があった。
【００１０】
【課題を解決するための手段】マイクロ・プロセッサか
ら周辺ＬＳＩに対し高速にビットセット又はビットリセ
ット命令を高速に実行する為に、 １．マイクロ・プロセッサ内の命令デコード論理にビッ
トセット又はビットリセット信号をジュネレートする論
理を設けた。
ら周辺ＬＳＩに対し高速にビットセット又はビットリセ
ット命令を高速に実行する為に、 １．マイクロ・プロセッサ内の命令デコード論理にビッ
トセット又はビットリセット信号をジュネレートする論
理を設けた。
【００１１】２．マイクロ・プロセッサと周辺ＬＳＩの
バスインタフェースに新たにビットセット又はビットリ
セット信号を設け、周辺ＬＳＩに対してビットセット又
はビットリセット命令を発行した場合、データバス上に
ビットセット又はビットリセットの対象ビットのみ真値
としたデータおよびビットセット又はビットリセット信
号を出力することにより、高速にビットセット又はビッ
トリセットが可能なインタフェースとした。
バスインタフェースに新たにビットセット又はビットリ
セット信号を設け、周辺ＬＳＩに対してビットセット又
はビットリセット命令を発行した場合、データバス上に
ビットセット又はビットリセットの対象ビットのみ真値
としたデータおよびビットセット又はビットリセット信
号を出力することにより、高速にビットセット又はビッ
トリセットが可能なインタフェースとした。
【００１２】３．該バス・インタフェースより、対象ビ
ットのみ真値としたデータおよびビットセット又はビッ
トリセット信号を取り込み、対象ビットをビットセット
又はビットリセットすることのできる様に、データバス
信号とビットセット信号の論理積を求めそれをＩ／Ｏレ
ジスタのセット端子に接続し、またビットリセット信号
とデータバス信号の論理積を求めそれをＩ／Ｏレジスタ
のリセット端子に接続した。
ットのみ真値としたデータおよびビットセット又はビッ
トリセット信号を取り込み、対象ビットをビットセット
又はビットリセットすることのできる様に、データバス
信号とビットセット信号の論理積を求めそれをＩ／Ｏレ
ジスタのセット端子に接続し、またビットリセット信号
とデータバス信号の論理積を求めそれをＩ／Ｏレジスタ
のリセット端子に接続した。
【００１３】４．以上の様な構成のマイクロ・プロセッ
サ及び周辺ＬＳＩにおいて、データバス上で、ビットセ
ット又はビットリセットの対象ビットのみ真値としたデ
ータが確定した領域で、マイクロ・プロセッサ側がビッ
トセット又はビットリセット信号を発行する様にした。
サ及び周辺ＬＳＩにおいて、データバス上で、ビットセ
ット又はビットリセットの対象ビットのみ真値としたデ
ータが確定した領域で、マイクロ・プロセッサ側がビッ
トセット又はビットリセット信号を発行する様にした。
【００１４】
【作用】本発明において、マイクロ・プロセッサから周
辺ＬＳＩ内のレジスタにビットセット又はビットリセッ
ト命令が出されると、マイクロ・プロセッサ側は、本命
令の命令コードをジェネレートし、ビットセット又はビ
ットリセット命令およびデータバス上にビットセット又
はビットリセットの対象ビットのみ真値としたデータを
出力する。周辺ＬＳＩ側は、データバスより、ビットセ
ット又はビットリセット命令とビットセット又はビット
リセットの対象データのみ真値としたデータを受け取り
、両信号の論理積を取った信号を発生し、その信号を該
当レジスタの各フリップフロップのセット又はリセット
端子に入力することで、ビットセット又はビットリセッ
ト命令を高速に実現することができる。
辺ＬＳＩ内のレジスタにビットセット又はビットリセッ
ト命令が出されると、マイクロ・プロセッサ側は、本命
令の命令コードをジェネレートし、ビットセット又はビ
ットリセット命令およびデータバス上にビットセット又
はビットリセットの対象ビットのみ真値としたデータを
出力する。周辺ＬＳＩ側は、データバスより、ビットセ
ット又はビットリセット命令とビットセット又はビット
リセットの対象データのみ真値としたデータを受け取り
、両信号の論理積を取った信号を発生し、その信号を該
当レジスタの各フリップフロップのセット又はリセット
端子に入力することで、ビットセット又はビットリセッ
ト命令を高速に実現することができる。
【００１５】
【実施例】本発明の実施例を図を用いて説明する。
【００１６】図１において、１のマイクロ・プロセッサ
から１３の周辺ＬＳＩに対して、ビットセット命令又は
ビットリセット命令を発行する場合、７の命令バスを通
じて本命令は３の命令デコーダにてデコードされ、２の
データバスにビットセット又はビットリセットに対応す
るデータが、５のバス制御論理にビットセット又はビッ
トリセット信号が、６に対応するアドレスが出力される
。これらの信号−８のデータ、９のビットセット信号、
１０のビットリセット信号、１４のライト信号、１１の
アドレスは１３の周辺ＬＳＩ内の１２の汎用レジスタに
渡され、高速にビットセット又はビットリセット信号が
行われる。
から１３の周辺ＬＳＩに対して、ビットセット命令又は
ビットリセット命令を発行する場合、７の命令バスを通
じて本命令は３の命令デコーダにてデコードされ、２の
データバスにビットセット又はビットリセットに対応す
るデータが、５のバス制御論理にビットセット又はビッ
トリセット信号が、６に対応するアドレスが出力される
。これらの信号−８のデータ、９のビットセット信号、
１０のビットリセット信号、１４のライト信号、１１の
アドレスは１３の周辺ＬＳＩ内の１２の汎用レジスタに
渡され、高速にビットセット又はビットリセット信号が
行われる。
【００１７】次に周辺ＬＳＩのレジスタ部の動作につい
て図２を用いて説明する。マイクロ・プロセッサ側から
出力された１５のビットセット信号、１６のアドレス信
号、１７のデータ、１８のデータ、１９のビットリセッ
ト信号はそれらの論理積を取り２１のレジスタのセット
端子又はリセット端子に入力され、対応するビットのみ
ビットセット又はビットリセットが行われる。
て図２を用いて説明する。マイクロ・プロセッサ側から
出力された１５のビットセット信号、１６のアドレス信
号、１７のデータ、１８のデータ、１９のビットリセッ
ト信号はそれらの論理積を取り２１のレジスタのセット
端子又はリセット端子に入力され、対応するビットのみ
ビットセット又はビットリセットが行われる。
【００１８】図３はこれらの動作のタイムチャートにつ
いて述べたものである。ビットセット又はビットリセッ
トの信号２５は、アドレス信号２２、データ信号２３、
ライト信号２４が確定した時点で出力される。
いて述べたものである。ビットセット又はビットリセッ
トの信号２５は、アドレス信号２２、データ信号２３、
ライト信号２４が確定した時点で出力される。
【００１９】
【発明の効果】本発明によると、マイクロ・プロセッサ
から周辺ＬＳＩに対してビットセット又はビットリセッ
ト命令を実行する際、従来リード動作、修正動作、ライ
ト動作と３サイクル以上必要であったのを、１サイクル
で実行することができる。これにより、ネックであった
外部ＬＳＩとのＩ／Ｏ動作を高速にすることができ、外
部Ｉ／Ｏとのアクセスの多い論理構成の装置に対して特
に効果的である。
から周辺ＬＳＩに対してビットセット又はビットリセッ
ト命令を実行する際、従来リード動作、修正動作、ライ
ト動作と３サイクル以上必要であったのを、１サイクル
で実行することができる。これにより、ネックであった
外部ＬＳＩとのＩ／Ｏ動作を高速にすることができ、外
部Ｉ／Ｏとのアクセスの多い論理構成の装置に対して特
に効果的である。
【図１】マイクロ・プロセッサ及び周辺ＬＳＩの構成図
である。
である。
【図２】周辺ＬＳＩのレジスタ部の詳細図である。
【図３】タイムチャートを示す図である。
１…マイクロ・プロセッサ、
２…内部データバス、
３…命令デコーダ、
４…バッファ、
５…バス制御、
６…バッファ、
７…命令バス、
８…データバス、
９…ビットセット信号、
１０…ビットリセット信号、
１１…アドレスバス、
１２…レジスタ、
１３…周辺ＬＳＩ、
１４…ライト信号、
１５…ビットセット信号、
１６…アドレス信号、
１７…データ、
１８…データ、
１９…ビットリセット信号、
２０…ライト信号、
２１…レジスタ、
２２…アドレス信号のタイムチャート、２３…データ信
号のタイムチャート、 ２４…ライト信号のタイムチャート、 ２５…ビットセット又はビットリセット信号のタイムチ
ャート。
号のタイムチャート、 ２４…ライト信号のタイムチャート、 ２５…ビットセット又はビットリセット信号のタイムチ
ャート。
Claims (5)
- 【請求項１】命令コードをデコードし、ビットセット信
号又はビットリセット信号をジェネレートすることを特
徴とするマイクロ・プロセッサ。 - 【請求項２】バス・インタフェースにビットセット信号
及びビットリセット信号を設け、データバス上にビット
セット又はビットリセットの対象ビットのみ真値とした
データを出力し、ビットセット信号又はビットリセット
信号を発行することにより、ビットセット又はビットリ
セットが可能なことを特徴とするバス・インタフェース
。 - 【請求項３】アドレスのデコード結果と、データバス上
の真値とビットセット信号又はビットリセット信号によ
り対象のビットをビットセット又はビットリセットする
ことを特徴とするＩ／Ｏレジスタ。 - 【請求項４】データの真値が確定している領域でビット
セット信号又はビットリセット信号を発行することを特
徴とするマイクロ・プロセッサ。 - 【請求項５】マイクロ・プロセッサの特定アドレスをビ
ットセット又はリセット信号として使用したことを特徴
とするマイクロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129084A JPH04353927A (ja) | 1991-05-31 | 1991-05-31 | マイクロ・プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3129084A JPH04353927A (ja) | 1991-05-31 | 1991-05-31 | マイクロ・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04353927A true JPH04353927A (ja) | 1992-12-08 |
Family
ID=15000687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3129084A Pending JPH04353927A (ja) | 1991-05-31 | 1991-05-31 | マイクロ・プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04353927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010029682A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社ルネサステクノロジ | 情報処理装置 |
-
1991
- 1991-05-31 JP JP3129084A patent/JPH04353927A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010029682A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社ルネサステクノロジ | 情報処理装置 |
| EP2328075A1 (en) * | 2008-09-10 | 2011-06-01 | Renesas Electronics Corporation | Information processing device |
| CN102150132A (zh) * | 2008-09-10 | 2011-08-10 | 瑞萨电子株式会社 | 信息处理装置 |
| EP2328075A4 (en) * | 2008-09-10 | 2011-12-07 | Renesas Electronics Corp | INFORMATION PROCESSING DEVICE |
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