JPH05250156A - Ｒｉｓｃプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 ＲＩＳＣプロセッサにおいて、従来のプログ
ラムを書き換えることなしにメモリアクセス速度を高速
化する。 【構成】 この発明のＲＩＳＣプロセッサでは、アドレ
ス上位ビットの値をレジスタにセットするために一般の
算術演算のための演算回路を用いるのでは時間がかかる
ことを考慮して、アドレス上位ビット保持用レジスタを
用意し、命令デコーダが取り出したアドレス上位ビット
の値をこのアドレス上位ビット保持用レジスタの同じビ
ット位置に保持させ、アドレス生成には、このレジスタ
のアドレス上位ビットの値と命令デコーダが取り出した
アドレス下位ビットの値とをアドレス生成用演算部にお
いて加算するようにして、アドレス上位ビットデータの
セットとアドレス下位ビットデータのセットの間で待つ
必要をなくし、メモリへの高速アクセスを可能にしてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パイプライン動作を
行なうＲＩＳＣプロセッサに関する。

【０００２】

【従来の技術】一般にコンピュータの中央処理装置であ
るプロセッサでは、命令によってメモリを参照、変更す
るためのアドレスを指定する場合、命令語中にアドレス
を埋め込むと、アドレスに指定できるビット数＜命令語
のビット数となる。そして、ＲＩＳＣプロセッサでは、
命令語のビット数は固定であり、なおかつアドレスの有
効ビット数は命令語のビット数と同じか、それを上回る
のが通常であり、このままではアドレスの全ビットを有
効に利用できない問題点がある。

【０００３】そこで、従来から、ＲＩＳＣプロセッサで
は、（１）算術演算命令で、レジスタにアドレスの値の
一部、通常は命令語に埋め込んだ値で指定できない上位
ビット（ｂｉｔ）を設定し、（２）前記レジスタの値
と、命令語に埋め込んだ値の和をアドレスしてメモリア
クセスを行なう、という２命令に分けて有効アドレスビ
ットをすべて用いる処理方式を採用している。なお、こ
の際、上記の（１）で設定する値も算術演算命令中に埋
め込まれているので、（１）の処理のみで全アドレスビ
ットを指定することもできない。

【０００４】

【発明が解決しようとする課題】ところが、このような
従来のＲＩＳＣプロセッサでは次のような問題点があっ
た。すなわち、命令語中に埋め込まれた値は、命令デコ
ードの段階で取り出されるが、上記のような２命令を用
いたアドレス生成方式では、（１）で取り出された値に
ついて、この値の取り出しが行なわれた算術演算命令の
処理が終わるまで（２）のメモリアクセスを待たなけれ
ばならず、アドレス生成処理に待ち時間が生じ、全体と
して演算処理時間が遅くなる問題点があった。

【０００５】この点をさらに詳しく説明すれば、従来の
ＲＩＳＣプロセッサのアドレス生成処理を司る部分の構
成は、図３に示すようなものであり、レジスタファィル
１、命令デコーダ２、アドレス生成部３、算術演算部
４、レジスタ５〜７を備えている。そして、レジスタフ
ァィル１は演算に用いるデータや演算結果のデータを格
納する働きをするブロックであり、命令デコーダ２は命
令を解読し、また命令に埋め込まれている数値を各ブロ
ック３，４に送り込む働きをするブロックである。な
お、この命令デコーダ２が命令を取り込む機構について
は省略してある。

【０００６】さらに、アドレス生成部３は命令デコーダ
２と算術演算部４からのデータからアドレスを計算し、
アドレス線８に出力する働きをするブロックであり、算
術演算部４はレジスタファィル１および自身のデータに
演算を施す働きをするブロックである。

【０００７】そして、このような従来のＲＩＳＣプロセ
ッサにおいて、アドレスの生成処理を行なう場合には、
図４に示すようなステップを踏んでいた。

【０００８】＜＜ステップ１＞＞ アドレス上位ビット
のレジスタへのセット（デコード） 命令デコーダ２が「命令１」を解読し、算術演算部４に
対して算術演算実行を指示し、セットすべき値をも「命
令１」中から取り出し、算術演算部４に送る。

【０００９】＜＜ステップ２＞＞ アドレス上位ビット
のレジスタへのセット（実行） 算術演算部４は命令デコーダ２から送られた値を上位ビ
ットにセットする。

【００１０】 ＜＜ステップ３＞＞ データロード（デコード） 算術演算部４はレジスタファィル１のレジスタにアドレ
スの上位ビットの値を書き込み、同時に、アドレス生成
部３に同じ値を送る。そして、命令デコーダ２は「命令
２」を解読し、アドレス生成部３に対してアドレス計算
を指示し、算術演算部４からの値に加えるべき値をも
「命令２」中から取り出し、アドレス生成部３に送る。
アドレス生成部３では、これらの両方の値を加算し、正
規のアドレスを求める。

【００１１】 ＜＜ステップ４＞＞ データロード（実行） アドレス生成部３からのアドレスをアドレス線８に出力
し、データ線９にデータが入るのを待つ。

【００１２】 ＜＜ステップ５＞＞ データロード（書き込み） データ線９の値をレジスタファィル１に書き込む。

【００１３】このようにして、５ステップによりアドレ
スの生成とデータの書き込み処理を行なうのであるが、
＜＜ステップ２＞＞で算術演算部を用い、１ステップを
費やしてアドレス上位ビットをレジスタにセットするよ
うにしているが、それほど複雑な処理をしているわけで
はない。つまり、すでに値の分かっているものを定めら
れたビット位置におくだけの単純な処理であるが、この
ような処理のために１ステップを費やすことにより、処
理時間を遅くしてしまっていたのである。

【００１４】この発明は、このような従来の問題点に鑑
みなされたもので、単純な回路の追加によってプログラ
ムを変更しないでメモリへのアクセス時の処理速度を向
上させることができるＲＩＳＣプロセッサを提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】この発明は、パイプライ
ン動作を行なうＲＩＳＣプロセッサにおいて、アドレス
生成用演算部と、データ演算のための算術演算部と、命
令語中に埋め込まれた値を取り出す機能を持つ命令デコ
ーダと、前記命令デコーダが取り出した値のうちアドレ
ス上位ビットに出力されるべき値を同じビット位置に保
持し、前記アドレス生成用演算部に送る機能を持つアド
レス上位ビット保持用レジスタとを備え、前記命令デコ
ーダが命令語中に埋め込まれたアドレス下位ビットの値
を取り出したタイミングにこのアドレス下位ビットの値
と前記アドレス上位ビット保持用レジスタの保持してい
るアドレス上位ビットの値と加算してアドレスデータと
して出力するようにしたものである。

【００１６】

【作用】この発明のＲＩＳＣプロセッサでは、アドレス
上位ビットの値をレジスタにセットするために一般の算
術演算のための演算回路を用いるのでは時間がかかるこ
とを考慮して、アドレス上位ビット保持用レジスタを用
意し、命令デコーダが取り出したアドレス上位ビットの
値をこのアドレス上位ビット保持用レジスタの同じビッ
ト位置に保持させ、アドレス生成には、このレジスタの
アドレス上位ビットの値と命令デコーダが取り出したア
ドレス下位ビットの値とをアドレス生成用演算部におい
て加算するようにして、アドレス上位ビットデータのセ
ットとアドレス下位ビットデータのセットの間で待つ必
要をなくし、メモリへの高速アクセスを可能にしてい
る。

【００１７】

【実施例】以下、この発明の実施例を図に基づいて詳説
する。

【００１８】図１はこの発明の一実施例の回路構成を示
している。この図１の回路において、従来例として示し
た図３の回路と共通するブロックに同一の符号を付して
示してあるが、ブロック１〜ブロック９はまったく同一
の構成である。そして、この発明の特徴は、命令デコー
ダ２とアドレス生成部３、算術演算部４との間に設けた
アドレス上位ビット保持用レジスタ１０にある。

【００１９】このアドレス上位ビット保持用レジスタ１
０は、命令デコーダ２が「命令１」を処理する際に生成
するアドレス上位ビットの値を保持してアドレス生成部
３に送り込む働きをするブロックである。

【００２０】次に、上記の構成のＲＩＳＣプロセッサの
動作について説明する。

【００２１】図２に示すように、この実施例のＲＩＳＣ
プロセッサは、次の４ステップによりメモリアクセス動
作を実行することになる。

【００２２】＜＜ステップ１＞＞ アドレス上位ビット
のレジスタ１０へのセット（デコード） 命令デコーダ２は送られてくる「命令１」を解読し、算
術演算部４に対して算術演算の実行を指示し、セットす
べき値を「命令１」中から取り出し、算術演算部４およ
びアドレス上位ビット保持用レジスタ１０に送ってセッ
トする。

【００２３】＜＜ステップ２＞＞ アドレス上位ビット
のアドレス生成部へのセット（実行）およびデータロー
ド（デコード） 算術演算部４は命令デコーダ２から送られてきた値を上
位ビットにセットする（この値は演算には用いられない
が、従来のプログラムを変更することなし実行するため
に行なわれる処理である）。また、命令デコーダ２は次
の「命令２」を解読し、アドレス生成部３に対してアド
レス計算を指示し、アドレス上位ビット保持用レジスタ
１０よりアドレス上位ビットの値をアドレス生成部３に
送る（この時すでに、値は上位ビットに移っている）。
さらに、このアドレス上位ビットに加算すべきアドレス
下位ビットの値を「命令２」から取り出し、アドレス生
成部３に送る。そして、アドレス生成部３では、これら
のアドレス上位ビットの値とアドレス下位ビットの値を
加算する。

【００２４】 ＜＜ステップ３＞＞ データロード（実行） 算術演算部４はレジスタファィル１に値を書き込む。ア
ドレス生成部３は、アドレスをアドレス線８に出力す
る。

【００２５】 ＜＜ステップ４＞＞ データロード（書き込み） データ線９のデータをレジスタファィル１に書き込む。

【００２６】このようにして、４ステップにより、アド
レスを生成して出力し、メモリにアクセスして該当する
アドレスのデータをメモリより得てレジスタファィル１
に書き込むのである。そして、従来例の処理手順として
示した図４の場合に比べて、「命令１」のデコード実行
ステップと「命令２」のデコード実行ステップとの間に
あったステップがなくなっていることが分かる。

【００２７】ＲＩＳＣプロセッサでは、命令の実行ステ
ップ間に空きがない時に効率が最大となるので、このよ
うにして実行ステップ間に空きをなくすことができた本
実施例の場合には、処理速度が速くなるのである。

【００２８】なお、上記の実施例においては、アドレス
上位ビットへのセットを行なう「命令１」は、普通の算
術命令であり、従来のプログラムを実行する場合の互換
性の維持のために算術演算部４が指示通りに演算を行な
うようにしている。そして、この「命令１」がデコード
される時には、次の「命令２」がデータロードであるか
どうかに関わりなく、アドレス上位ビット保持用レジス
タ１０に値がセットされるようにしている。そして、こ
の場合に、次の「命令２」が何かを判別する機構は必要
としない。こうして、従来のプログラムを変更すること
なしに、このシステムにもそのまま利用することができ
るようになるのである。

【００２９】なお、この発明は上記の実施例に限定され
ず、ＲＩＳＣ用ソフトウェアで２命令によるメモリアク
セスが頻繁に行なわれるものについて、それを変更なし
に実行する場合に広く利用できる。

【００３０】

【発明の効果】以上のようにこの発明によれば、アドレ
ス上位ビット保持用レジスタを用意し、命令デコーダが
取り出したアドレス上位ビットの値をこのアドレス上位
ビット保持用レジスタの同じビット位置に保持させ、ア
ドレス生成には、このレジスタのアドレス上位ビットの
値と命令デコーダが取り出したアドレス下位ビットの値
とをアドレス生成用演算部において加算するようにし
て、アドレス上位ビットデータのセットとアドレス下位
ビットデータのセットの間で待つ必要をなくし、メモリ
への高速アクセスを可能にしたので、メモリにアクセス
する命令が多いプログラムを多数資産として持つプロセ
ッサアーキテクチャで、それらのプログラムを書き換え
ることなく高速に実行できる。

【図面の簡単な説明】

【図１】この発明の一実施例の機能ブロック図。

【図２】上記実施例の動作説明図。

【図３】従来例の機能ブロック図。

【図４】従来例の動作説明図。

【符号の説明】

１ レジスタファィル ２ 命令デコーダ ３ アドレス生成部 ４ 算術演算部 ５〜７ レジスタ ８ アドレス線 ９ データ線 １０ アドレス上位ビット保持用レジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パイプライン動作を行なうＲＩＳＣプロ
   セッサにおいて、 アドレス生成用演算部と、データ演算のための算術演算
   部と、命令語中に埋め込まれた値を取り出す機能を持つ
   命令デコーダと、前記命令デコーダが取り出した値のう
   ちアドレス上位ビットに出力されるべき値を同じビット
   位置に保持し、前記アドレス生成用演算部に送る機能を
   持つアドレス上位ビット保持用レジスタとを備え、前記
   命令デコーダが命令語中に埋め込まれたアドレス下位ビ
   ットの値を取り出したタイミングにこのアドレス下位ビ
   ットの値と前記アドレス上位ビット保持用レジスタの保
   持しているアドレス上位ビットの値と加算してアドレス
   データとして出力するようにして成るＲＩＳＣプロセッ
   サ。