JP2002229778A - 高速ディスプレースメント付きｐｃ相対分岐方式 - Google Patents
高速ディスプレースメント付きｐｃ相対分岐方式Info
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Abstract
(57)【要約】
【課題】既存のプロセッサの命令動作を変更，もしくは
新規命令を追加することなく，ディスプレースメント付
きＰＣ相対分岐命令の動作を高速化する。 【解決手段】命令語をキャッシュもしくはバッファに格
納する前にあらかじめ分岐先アドレス計算の下位部分を
行い，命令語のディスプレースメント部分及び該キャッ
シュもしくは該バッファに追加されたビットに計算結果
を書き込み，命令実行時は該キャッシュもしくは該バッ
ファに格納された計算結果を利用して分岐先アドレスの
下位部分の計算を省略することで分岐先アドレス計算を
高速化する。
新規命令を追加することなく，ディスプレースメント付
きＰＣ相対分岐命令の動作を高速化する。 【解決手段】命令語をキャッシュもしくはバッファに格
納する前にあらかじめ分岐先アドレス計算の下位部分を
行い，命令語のディスプレースメント部分及び該キャッ
シュもしくは該バッファに追加されたビットに計算結果
を書き込み，命令実行時は該キャッシュもしくは該バッ
ファに格納された計算結果を利用して分岐先アドレスの
下位部分の計算を省略することで分岐先アドレス計算を
高速化する。
Description
【０００１】
【発明の属する技術分野】本発明は，計算機における中
央処理装置に用いられるプロセッサに属する。特にプロ
セッサに用いられているディスプレースメント付きＰＣ
相対分岐命令に関する。
央処理装置に用いられるプロセッサに属する。特にプロ
セッサに用いられているディスプレースメント付きＰＣ
相対分岐命令に関する。
【０００２】
【従来の技術】従来から，プロセッサ内のレジスタの値
と命令語に埋め込まれた定数（即値と呼ぶ）を実行時に
加算し，その値を分岐先のアドレスとする分岐命令を備
えたプロセッサが存在する。特にレジスタとして現在実
行中の命令アドレスを示すプログラムカウンタ（ＰＣ）
を用いた場合，分岐命令の位置からの相対位置を指定す
ることができる。プログラムの配置アドレスに関わらず
常に同じ位置へ分岐を行うことができるため，様々なプ
ロセッサにおいて採用されている。ここで，分岐命令の
命令語中の即値をディスプレースメント（以下ｄｉｓｐ
と略す）と呼び，前述の命令をディスプレースメント付
きＰＣ相対分岐命令（以下ＰＣ＋ｄｉｓｐ分岐命令と略
す）と呼ぶ。例えばこれは「ＳＨ７７５０プログラミン
グマニュアル」，日立製作所，１９９８のｐｐ．１０−
２２に記載されているＢＲＡ命令などが該当する。ＰＣ
＋ｄｉｓｐ分岐命令の実行には，（１）ｄｉｓｐを多く
の場合符号拡張しＰＣとビット幅をそろえＰＣの値と符
号拡張したｄｉｓｐを加算して分岐先アドレスを計算，
（２）求まった値をアドレスとして命令をフェッチする
という２段階の動作がある。符号拡張とはある幅ｍビッ
トを持った符号付き２進整数を幅ｎ（＞ｍ）ビットの符
号付き２進整数に変換することを指し，変換元の整数を
変換先の下位ｍビットにコピーし，さらに変換元の最上
位ビット，すなわち符号ビットを変換先の上位ｎ−ｍビ
ットそれぞれにコピーすることにより実現できる。ここ
で（１）のアドレス計算の一例を図１に示す。１１１は
実行する命令のアドレス，すなわちＰＣの値であり３２
ビットである。１１２はＰＣ＋ｄｉｓｐ分岐命令の命令
語であり，下位１２ビットがｄｉｓｐである。命令語１
１２のフォーマットを図２に示す。２０１は命令オペコ
ードであり，ＰＣ＋ｄｉｓｐ分岐命令の場合命令オペコ
ード２０１は４ビットである。２０２および２０３はｄ
ｉｓｐの一部であり，上位１ビットを２０２，下位１１
ビットを２０３とした２０４は１２ビット符号付きのｄ
ｉｓｐの値となる。すなわち２０２はｄｉｓｐの符号ビ
ットである。分岐先アドレス１１４は，命令語１１２中
の２０４を３２ビット符号拡張した１１３と１１１を３
２ビット加算器１２１で加算することにより得られる。
ＰＣ＋ｄｉｓｐ分岐命令では分岐先アドレスを計算する
ために，本質的にｎビットの加算処理が必要である。ｎ
ビットの加算処理にはオーダｌｏｇｎの時間が必要とな
り，従来プロセッサでは本加算処理時間は不可避なもの
と考えられていた。“Micro Processor Report,” Sept
ember 13, 1999, pp.12-15, 22によると，上記加算処理
時間を削減するためサンマイクロシステムズのＭＡＪＣ
アーキテクチャではＰＣ＋ｄｉｓｐ分岐命令の代わりに
セミアブソリュート分岐（以下ＳｅｍｉＡＢＳ分岐と略
す）命令を採用している。セミアブソリュート分岐命令
ではアドレスのビットの一部分を絶対アドレスで指定す
る。図３にＳｅｍｉＡＢＳ分岐命令でのアドレス計算方
法を示す。３１１はＰＣ＋ｄｉｓｐ分岐命令と同様にＰ
Ｃの値である。３１２はＳｅｍｉＡＢＳ分岐命令の命令
語であり，図４にＳｅｍｉＡＢＳ分岐命令の命令フォー
マットを示す。４０１は命令オペコード及び分岐先アド
レス計算に用いるオペランド以外のオペランド部分であ
る。４０２及び４０３が分岐先アドレス計算に用いるオ
ペランド部分であり，命令語３１１の下位１２ビット部
分が４０３，その上位２ビットが４０２となっている。
分岐先アドレス３１４の計算については，下位２ビット
は”００”（定数）とし，その上位の１２ビット部分は
命令語３１２中の４０３がそのまま入る。上位１８ビッ
ト部分については，命令語３１２中の４０２を１８ビッ
ト符号拡張した３１３と３１１を１８ビット加算器３２
１で加算し，出力とする。ＳｅｍｉＡＢＳ分岐ではＰＣ
＋ｄｉｓｐ分岐と比較して分岐先アドレス計算に必要と
なる加算器の桁数が少なくて済むため，遅延時間を短く
押さえることができ，動作周波数の向上が期待できる。
特に命令キャッシュを具備するプロセッサの場合，Ｓｅ
ｍｉＡＢＳ分岐では高速化が可能となる。分岐命令の実
行においては分岐先アドレス計算の次に命令キャッシュ
へのアクセスが必要となるが，通常キャッシュの動作は
（１）アドレスのうちインデックス部となる部分をキャ
ッシュアレイに入力し対応するタグ部とデータを読み出
し，（２）アドレスのタグ部と対応する部分と（１）で
出力されたタグ部を比較し，一致する場合キャッシュヒ
ットとしてデータを出力するという２段階に分かれてい
る。すなわちキャッシュへのインデックス部入力は，タ
グ部の入力よりもタイミング上先に行う必要がある。ま
た，アドレスのうちインデックス部となる部分は，通常
はアドレスの下位部分に配置されている。ＳｅｍｉＡＢ
Ｓ分岐では分岐先アドレスの下位部分は加算を行うこと
なくそのまま出力されるため，インデックス部のビット
範囲が加算されないビット範囲に含まれる時，分岐先ア
ドレスの上位部分の計算の完了を待たずに並列にキャッ
シュアレイのアクセスを開始することができ，分岐命令
の実行が全体として高速化される。
と命令語に埋め込まれた定数（即値と呼ぶ）を実行時に
加算し，その値を分岐先のアドレスとする分岐命令を備
えたプロセッサが存在する。特にレジスタとして現在実
行中の命令アドレスを示すプログラムカウンタ（ＰＣ）
を用いた場合，分岐命令の位置からの相対位置を指定す
ることができる。プログラムの配置アドレスに関わらず
常に同じ位置へ分岐を行うことができるため，様々なプ
ロセッサにおいて採用されている。ここで，分岐命令の
命令語中の即値をディスプレースメント（以下ｄｉｓｐ
と略す）と呼び，前述の命令をディスプレースメント付
きＰＣ相対分岐命令（以下ＰＣ＋ｄｉｓｐ分岐命令と略
す）と呼ぶ。例えばこれは「ＳＨ７７５０プログラミン
グマニュアル」，日立製作所，１９９８のｐｐ．１０−
２２に記載されているＢＲＡ命令などが該当する。ＰＣ
＋ｄｉｓｐ分岐命令の実行には，（１）ｄｉｓｐを多く
の場合符号拡張しＰＣとビット幅をそろえＰＣの値と符
号拡張したｄｉｓｐを加算して分岐先アドレスを計算，
（２）求まった値をアドレスとして命令をフェッチする
という２段階の動作がある。符号拡張とはある幅ｍビッ
トを持った符号付き２進整数を幅ｎ（＞ｍ）ビットの符
号付き２進整数に変換することを指し，変換元の整数を
変換先の下位ｍビットにコピーし，さらに変換元の最上
位ビット，すなわち符号ビットを変換先の上位ｎ−ｍビ
ットそれぞれにコピーすることにより実現できる。ここ
で（１）のアドレス計算の一例を図１に示す。１１１は
実行する命令のアドレス，すなわちＰＣの値であり３２
ビットである。１１２はＰＣ＋ｄｉｓｐ分岐命令の命令
語であり，下位１２ビットがｄｉｓｐである。命令語１
１２のフォーマットを図２に示す。２０１は命令オペコ
ードであり，ＰＣ＋ｄｉｓｐ分岐命令の場合命令オペコ
ード２０１は４ビットである。２０２および２０３はｄ
ｉｓｐの一部であり，上位１ビットを２０２，下位１１
ビットを２０３とした２０４は１２ビット符号付きのｄ
ｉｓｐの値となる。すなわち２０２はｄｉｓｐの符号ビ
ットである。分岐先アドレス１１４は，命令語１１２中
の２０４を３２ビット符号拡張した１１３と１１１を３
２ビット加算器１２１で加算することにより得られる。
ＰＣ＋ｄｉｓｐ分岐命令では分岐先アドレスを計算する
ために，本質的にｎビットの加算処理が必要である。ｎ
ビットの加算処理にはオーダｌｏｇｎの時間が必要とな
り，従来プロセッサでは本加算処理時間は不可避なもの
と考えられていた。“Micro Processor Report,” Sept
ember 13, 1999, pp.12-15, 22によると，上記加算処理
時間を削減するためサンマイクロシステムズのＭＡＪＣ
アーキテクチャではＰＣ＋ｄｉｓｐ分岐命令の代わりに
セミアブソリュート分岐（以下ＳｅｍｉＡＢＳ分岐と略
す）命令を採用している。セミアブソリュート分岐命令
ではアドレスのビットの一部分を絶対アドレスで指定す
る。図３にＳｅｍｉＡＢＳ分岐命令でのアドレス計算方
法を示す。３１１はＰＣ＋ｄｉｓｐ分岐命令と同様にＰ
Ｃの値である。３１２はＳｅｍｉＡＢＳ分岐命令の命令
語であり，図４にＳｅｍｉＡＢＳ分岐命令の命令フォー
マットを示す。４０１は命令オペコード及び分岐先アド
レス計算に用いるオペランド以外のオペランド部分であ
る。４０２及び４０３が分岐先アドレス計算に用いるオ
ペランド部分であり，命令語３１１の下位１２ビット部
分が４０３，その上位２ビットが４０２となっている。
分岐先アドレス３１４の計算については，下位２ビット
は”００”（定数）とし，その上位の１２ビット部分は
命令語３１２中の４０３がそのまま入る。上位１８ビッ
ト部分については，命令語３１２中の４０２を１８ビッ
ト符号拡張した３１３と３１１を１８ビット加算器３２
１で加算し，出力とする。ＳｅｍｉＡＢＳ分岐ではＰＣ
＋ｄｉｓｐ分岐と比較して分岐先アドレス計算に必要と
なる加算器の桁数が少なくて済むため，遅延時間を短く
押さえることができ，動作周波数の向上が期待できる。
特に命令キャッシュを具備するプロセッサの場合，Ｓｅ
ｍｉＡＢＳ分岐では高速化が可能となる。分岐命令の実
行においては分岐先アドレス計算の次に命令キャッシュ
へのアクセスが必要となるが，通常キャッシュの動作は
（１）アドレスのうちインデックス部となる部分をキャ
ッシュアレイに入力し対応するタグ部とデータを読み出
し，（２）アドレスのタグ部と対応する部分と（１）で
出力されたタグ部を比較し，一致する場合キャッシュヒ
ットとしてデータを出力するという２段階に分かれてい
る。すなわちキャッシュへのインデックス部入力は，タ
グ部の入力よりもタイミング上先に行う必要がある。ま
た，アドレスのうちインデックス部となる部分は，通常
はアドレスの下位部分に配置されている。ＳｅｍｉＡＢ
Ｓ分岐では分岐先アドレスの下位部分は加算を行うこと
なくそのまま出力されるため，インデックス部のビット
範囲が加算されないビット範囲に含まれる時，分岐先ア
ドレスの上位部分の計算の完了を待たずに並列にキャッ
シュアレイのアクセスを開始することができ，分岐命令
の実行が全体として高速化される。
【０００３】
【発明が解決しようとする課題】上記の従来技術では高
速な分岐を実現するために，ＰＣ＋ｄｉｓｐ分岐の代わ
りに新しいＳｅｍｉＡＢＳ分岐を導入している。しか
し，ＳｅｍｉＡＢＳ分岐論理方式を採用する新たなプロ
セッサではＳｅｍｉＡＢＳ分岐を採用していない命令に
よって書かれたプログラムを実行できない，すなわち，
既存のＰＣ＋ｄｉｓｐ分岐命令を有するプロセッサ上で
動作するオブジェクトコードにはＳｅｍｉＡＢＳ分岐命
令が含まれていないため，高速化の恩恵を受けることが
できない。また，ＳｅｍｉＡＢＳ分岐では分岐先アドレ
スの一部分を絶対アドレスで指定する必要があるため，
コンパイル時に分岐先アドレスの範囲に収まっているか
どうかが判定できない，コンパイル後のオブジェクトコ
ードがリロケータブルにならない，という弊害がある。
リロケータブルとは，オブジェクトコードの配置アドレ
スに関わらず，そのオブジェクトコードが実行可能であ
ることを指す。本発明が解決しようとする課題の１つ
は，以上の問題に鑑みプロセッサの命令セットを新規に
用意，または既存の命令セットに命令を追加することな
く，ＰＣ＋ｄｉｓｐ分岐命令の動作を高速化することで
ある。また，ＰＣ＋ｄｉｓｐ分岐命令を削除する必要が
ないため，上記に示した弊害についても発生しない。
速な分岐を実現するために，ＰＣ＋ｄｉｓｐ分岐の代わ
りに新しいＳｅｍｉＡＢＳ分岐を導入している。しか
し，ＳｅｍｉＡＢＳ分岐論理方式を採用する新たなプロ
セッサではＳｅｍｉＡＢＳ分岐を採用していない命令に
よって書かれたプログラムを実行できない，すなわち，
既存のＰＣ＋ｄｉｓｐ分岐命令を有するプロセッサ上で
動作するオブジェクトコードにはＳｅｍｉＡＢＳ分岐命
令が含まれていないため，高速化の恩恵を受けることが
できない。また，ＳｅｍｉＡＢＳ分岐では分岐先アドレ
スの一部分を絶対アドレスで指定する必要があるため，
コンパイル時に分岐先アドレスの範囲に収まっているか
どうかが判定できない，コンパイル後のオブジェクトコ
ードがリロケータブルにならない，という弊害がある。
リロケータブルとは，オブジェクトコードの配置アドレ
スに関わらず，そのオブジェクトコードが実行可能であ
ることを指す。本発明が解決しようとする課題の１つ
は，以上の問題に鑑みプロセッサの命令セットを新規に
用意，または既存の命令セットに命令を追加することな
く，ＰＣ＋ｄｉｓｐ分岐命令の動作を高速化することで
ある。また，ＰＣ＋ｄｉｓｐ分岐命令を削除する必要が
ないため，上記に示した弊害についても発生しない。
【０００４】
【課題を解決するための手段】本発明は命令語をキャッ
シュもしくはバッファに一時的に格納し，命令の実行時
はキャッシュもしくはバッファに一時的に格納されてい
る命令語を読み出して実行するプロセッサに適用するも
のである。
シュもしくはバッファに一時的に格納し，命令の実行時
はキャッシュもしくはバッファに一時的に格納されてい
る命令語を読み出して実行するプロセッサに適用するも
のである。
【０００５】本発明では，命令語をキャッシュもしくは
バッファに格納する時にＰＣ＋ｄｉｓｐアドレッシング
命令であるかどうかを判定し，ＰＣ＋ｄｉｓｐアドレッ
シング命令である場合にはキャッシュもしくはバッファ
への格納前にあらかじめＰＣ＋ｄｉｓｐの計算の下位部
分を行い，命令語のｄｉｓｐ部分とキャッシュもしくは
バッファに追加されたビットに計算結果を書き込む。該
ＰＣ＋ｄｉｓｐアドレッシング命令をキャッシュもしく
はバッファから読み出して実行する時にはＰＣ＋ｄｉｓ
ｐ計算の下位部分はあらかじめ計算された結果をそのま
ま出力し，下位アドレス部分の計算を省略することによ
り，ＰＣ＋ｄｉｓｐ分岐命令のアドレス計算に要する時
間を削減する。以上が本発明の手段である。
バッファに格納する時にＰＣ＋ｄｉｓｐアドレッシング
命令であるかどうかを判定し，ＰＣ＋ｄｉｓｐアドレッ
シング命令である場合にはキャッシュもしくはバッファ
への格納前にあらかじめＰＣ＋ｄｉｓｐの計算の下位部
分を行い，命令語のｄｉｓｐ部分とキャッシュもしくは
バッファに追加されたビットに計算結果を書き込む。該
ＰＣ＋ｄｉｓｐアドレッシング命令をキャッシュもしく
はバッファから読み出して実行する時にはＰＣ＋ｄｉｓ
ｐ計算の下位部分はあらかじめ計算された結果をそのま
ま出力し，下位アドレス部分の計算を省略することによ
り，ＰＣ＋ｄｉｓｐ分岐命令のアドレス計算に要する時
間を削減する。以上が本発明の手段である。
【０００６】
【発明の実施の形態】以下に，本発明の実施例を２例示
す。 （実施例１）図５及び図６は本発明を最も単純な形で実
現した例である。図５は命令フェッチ部，すなわち主記
憶から読み出した命令語を命令キャッシュに格納する部
分である。５１１は主記憶から読み出した命令語であ
り，命令フォーマットは図２の１１２と同等である。本
実施例のプロセッサではアドレスは３２ビットである。
５１２は命令が格納されている主記憶上のアドレスであ
り，幅は３２ビットである。また，アドレス５１２は命
令語５１１の実行時のＰＣの値に等しい。
す。 （実施例１）図５及び図６は本発明を最も単純な形で実
現した例である。図５は命令フェッチ部，すなわち主記
憶から読み出した命令語を命令キャッシュに格納する部
分である。５１１は主記憶から読み出した命令語であ
り，命令フォーマットは図２の１１２と同等である。本
実施例のプロセッサではアドレスは３２ビットである。
５１２は命令が格納されている主記憶上のアドレスであ
り，幅は３２ビットである。また，アドレス５１２は命
令語５１１の実行時のＰＣの値に等しい。
【０００７】５０１は命令キャッシュである。５１４は
命令語５１１と同じ幅をもっており，命令キャッシュ５
０１内に複数のエントリが存在する。５１５は５１４と
１対１で対応しており，幅は１ビットである。回路ブロ
ック５０２は命令語５１１とアドレス５１２を入力と
し，出力が命令キャッシュ５０１内の５１４及び５１５
に格納される。
命令語５１１と同じ幅をもっており，命令キャッシュ５
０１内に複数のエントリが存在する。５１５は５１４と
１対１で対応しており，幅は１ビットである。回路ブロ
ック５０２は命令語５１１とアドレス５１２を入力と
し，出力が命令キャッシュ５０１内の５１４及び５１５
に格納される。
【０００８】回路ブロック５０２の動作について説明す
る。命令語５１１内の２０１および２０２は命令キャッ
シュ５０１内の５１４の対応する部分にそのまま格納さ
れる。５２２はデコーダであり，命令語５１１内の２０
１がＰＣ＋ｄｉｓｐ分岐命令かどうかを判定し，セレク
タ５２３の出力を切り替える。命令語５１１内の２０１
がＰＣ＋ｄｉｓｐ分岐命令以外の場合，セレクタ５２３
は命令語５１１内の２０３をそのまま出力し，命令キャ
ッシュ５０１内の５１４の２０３に対応する部分にその
まま格納される。命令語５１１内の２０１がＰＣ＋ｄｉ
ｓｐ分岐命令を示している場合，命令語５１１内の２０
３とアドレス５１２の下位１１ビット部分を加算器５１
２で加算し，得られた１１ビットの結果をセレクタ５２
３が出力する。命令キャッシュ５０１内の５１４の２０
３に対応する部分にはこの結果が格納される。また，加
算器５２１の上位へのキャリービット出力は５１５に格
納される。図６はＰＣ＋ｄｉｓｐ分岐命令実行時の分岐
先アドレス計算部である。６１１はＰＣの値であり，命
令キャッシュ５０１内に格納された５１４と５１５及び
６１１の値を用いて，分岐先アドレス６１３を求める。
５１４内の２０３に対応する部分はそのまま分岐先アド
レス６１３の下位１１ビット部分に出力される。６１２
は５１４内の２０２に対応する部分を２１ビットに符号
拡張したものである。加算器６２１は６１２と６１１の
上位２１ビット部分とを加算し，結果を分岐先アドレス
６１３の上位２１ビット部分に出力する。
る。命令語５１１内の２０１および２０２は命令キャッ
シュ５０１内の５１４の対応する部分にそのまま格納さ
れる。５２２はデコーダであり，命令語５１１内の２０
１がＰＣ＋ｄｉｓｐ分岐命令かどうかを判定し，セレク
タ５２３の出力を切り替える。命令語５１１内の２０１
がＰＣ＋ｄｉｓｐ分岐命令以外の場合，セレクタ５２３
は命令語５１１内の２０３をそのまま出力し，命令キャ
ッシュ５０１内の５１４の２０３に対応する部分にその
まま格納される。命令語５１１内の２０１がＰＣ＋ｄｉ
ｓｐ分岐命令を示している場合，命令語５１１内の２０
３とアドレス５１２の下位１１ビット部分を加算器５１
２で加算し，得られた１１ビットの結果をセレクタ５２
３が出力する。命令キャッシュ５０１内の５１４の２０
３に対応する部分にはこの結果が格納される。また，加
算器５２１の上位へのキャリービット出力は５１５に格
納される。図６はＰＣ＋ｄｉｓｐ分岐命令実行時の分岐
先アドレス計算部である。６１１はＰＣの値であり，命
令キャッシュ５０１内に格納された５１４と５１５及び
６１１の値を用いて，分岐先アドレス６１３を求める。
５１４内の２０３に対応する部分はそのまま分岐先アド
レス６１３の下位１１ビット部分に出力される。６１２
は５１４内の２０２に対応する部分を２１ビットに符号
拡張したものである。加算器６２１は６１２と６１１の
上位２１ビット部分とを加算し，結果を分岐先アドレス
６１３の上位２１ビット部分に出力する。
【０００９】図５に示した回路ブロック５０２では，ｄ
ｉｓｐの下位１１ビット部分とＰＣの下位１１ビット部
分の加算を行い，５１５に下位からのキャリービット出
力を保存している。また，図６に示したＰＣ＋ｄｉｓｐ
分岐命令の実行時にはｄｉｓｐの上位１ビットを２１ビ
ット符号拡張したものとＰＣの上位２１ビット部分を，
５１５に保存された下位からのキャリービットを考慮し
て加算している。すなわち結果として算出される分岐先
アドレス６１３は，１２ビットのｄｉｓｐを３２ビット
に符号拡張してＰＣと加算した値と等しい。 （実施例２）図７，図８は本発明の別の実施例である。
図７は実施例１の図５と同じく命令フェッチ部である。
７０１，７１１，７１２および７１４は実施例１での５
０１，５１１，５１２および５１４に相当し，回路ブロ
ック７０２は実施例１での回路ブロック５０２に対応す
る。実施例１での５１５に相当する部分はこの実施例に
は存在しない。デコーダ７２２とセレクタ７２３の動作
も実施例１でのデコーダ５２２とセレクタ５２３の動作
とほぼ同一であり，命令語７１１内のオペコード５０１
がＰＣ＋ｄｉｓｐ分岐命令である場合に加算器７２１の
出力である７１３を命令キャッシュ７０１内の７１４の
２０４に対応する部分に出力し，それ以外の場合は命令
語７１１内の２０４をそのまま７１４内の２０４に対応
する部分に出力する。加算器７２１は命令語７１１内の
２０４とアドレス７１２の下位１２ビットを加算し，１
２ビットの加算結果を７１３に出力する。
ｉｓｐの下位１１ビット部分とＰＣの下位１１ビット部
分の加算を行い，５１５に下位からのキャリービット出
力を保存している。また，図６に示したＰＣ＋ｄｉｓｐ
分岐命令の実行時にはｄｉｓｐの上位１ビットを２１ビ
ット符号拡張したものとＰＣの上位２１ビット部分を，
５１５に保存された下位からのキャリービットを考慮し
て加算している。すなわち結果として算出される分岐先
アドレス６１３は，１２ビットのｄｉｓｐを３２ビット
に符号拡張してＰＣと加算した値と等しい。 （実施例２）図７，図８は本発明の別の実施例である。
図７は実施例１の図５と同じく命令フェッチ部である。
７０１，７１１，７１２および７１４は実施例１での５
０１，５１１，５１２および５１４に相当し，回路ブロ
ック７０２は実施例１での回路ブロック５０２に対応す
る。実施例１での５１５に相当する部分はこの実施例に
は存在しない。デコーダ７２２とセレクタ７２３の動作
も実施例１でのデコーダ５２２とセレクタ５２３の動作
とほぼ同一であり，命令語７１１内のオペコード５０１
がＰＣ＋ｄｉｓｐ分岐命令である場合に加算器７２１の
出力である７１３を命令キャッシュ７０１内の７１４の
２０４に対応する部分に出力し，それ以外の場合は命令
語７１１内の２０４をそのまま７１４内の２０４に対応
する部分に出力する。加算器７２１は命令語７１１内の
２０４とアドレス７１２の下位１２ビットを加算し，１
２ビットの加算結果を７１３に出力する。
【００１０】図８は実施例１の図６と同じくＰＣ＋ｄｉ
ｓｐ分岐命令実行時の分岐先アドレス計算部である。８
１１はＰＣであり，命令キャッシュ７０１内に格納され
た７１４及び８１１の値を用いて，分岐先アドレス８１
２を求める。７１４内の２０４に対応する部分は，その
まま分岐先アドレス８１２の下位１２ビット部分に出力
される。８２４及び８２５は加算器であり，それぞれ８
１１の上位２０ビットの値に＋１，−１を加算した値を
出力する。すなわちセレクタ８２３は，８１１の上位２
０ビットの値について，＋１，±０，−１した値のどれ
かを，デコーダ８２２の出力に従って分岐先アドレス８
１２の上位２０ビット部分に出力する。
ｓｐ分岐命令実行時の分岐先アドレス計算部である。８
１１はＰＣであり，命令キャッシュ７０１内に格納され
た７１４及び８１１の値を用いて，分岐先アドレス８１
２を求める。７１４内の２０４に対応する部分は，その
まま分岐先アドレス８１２の下位１２ビット部分に出力
される。８２４及び８２５は加算器であり，それぞれ８
１１の上位２０ビットの値に＋１，−１を加算した値を
出力する。すなわちセレクタ８２３は，８１１の上位２
０ビットの値について，＋１，±０，−１した値のどれ
かを，デコーダ８２２の出力に従って分岐先アドレス８
１２の上位２０ビット部分に出力する。
【００１１】デコーダ８２２には，（ａ）７１４内の２
０３に対応する部分と８１１の下位１１ビットを比較器
８２１で比較した結果（２０３に対応する部分の方が大
きい，もしくは等しい場合を０，逆の場合を１とす
る），（ｂ）７１４内の５０２に対応する部分，（ｃ）
８１１の下位から１２ビット目が入力される。デコーダ
８２２の入力に対するセレクタ８２３の出力の対応を図
１０に示す。比較器８２１の出力は，命令フェッチ部で
行った１１ビット加算の，下位１０ビット目から１１ビ
ット目へのキャリービットである。このキャリービット
と７１４内の２０２に対応する部分と８１１の下位から
１２ビット目の排他的論理和を取ると，命令語７１１内
の２０２，すなわち２０４の符号ビットを算出すること
ができる。
０３に対応する部分と８１１の下位１１ビットを比較器
８２１で比較した結果（２０３に対応する部分の方が大
きい，もしくは等しい場合を０，逆の場合を１とす
る），（ｂ）７１４内の５０２に対応する部分，（ｃ）
８１１の下位から１２ビット目が入力される。デコーダ
８２２の入力に対するセレクタ８２３の出力の対応を図
１０に示す。比較器８２１の出力は，命令フェッチ部で
行った１１ビット加算の，下位１０ビット目から１１ビ
ット目へのキャリービットである。このキャリービット
と７１４内の２０２に対応する部分と８１１の下位から
１２ビット目の排他的論理和を取ると，命令語７１１内
の２０２，すなわち２０４の符号ビットを算出すること
ができる。
【００１２】また，前述のキャリービットと２０２，８
１１の下位から１２ビット目の値について，１ビット値
３個の加算を行いキャリービットを求めると，命令フェ
ッチ部で行った加算の，最上位ビットからのキャリービ
ットが求められる。２０２を２０ビット符号拡張し，８
１１の上位２０ビット部分と，命令フェッチ部で行った
加算の最上位ビットからのキャリービットを加算すれ
ば，分岐先アドレス８１２は１２ビットのｄｉｓｐを３
２ビットに符号拡張してＰＣと加算した値と等しくな
る。しかし，（１）２０２が１の場合に８１１の上位２
０ビットに−１を加算し，加えて（２）命令フェッチ部
で行った加算の最上位ビットからのキャリービットが１
の場合に＋１を加算すれば，先ほど述べた加算と同じ動
作ができる。したがって，８１１の上位２０ビットに対
して，２０２の値と命令フェッチ部で行った加算の最上
位ビットからのキャリービットが，００もしくは１１の
場合はそのまま，０１の場合は＋１を加算，１０の場合
は−１を加算すれば，先ほど述べた加算と同じ結果が得
られる。
１１の下位から１２ビット目の値について，１ビット値
３個の加算を行いキャリービットを求めると，命令フェ
ッチ部で行った加算の，最上位ビットからのキャリービ
ットが求められる。２０２を２０ビット符号拡張し，８
１１の上位２０ビット部分と，命令フェッチ部で行った
加算の最上位ビットからのキャリービットを加算すれ
ば，分岐先アドレス８１２は１２ビットのｄｉｓｐを３
２ビットに符号拡張してＰＣと加算した値と等しくな
る。しかし，（１）２０２が１の場合に８１１の上位２
０ビットに−１を加算し，加えて（２）命令フェッチ部
で行った加算の最上位ビットからのキャリービットが１
の場合に＋１を加算すれば，先ほど述べた加算と同じ動
作ができる。したがって，８１１の上位２０ビットに対
して，２０２の値と命令フェッチ部で行った加算の最上
位ビットからのキャリービットが，００もしくは１１の
場合はそのまま，０１の場合は＋１を加算，１０の場合
は−１を加算すれば，先ほど述べた加算と同じ結果が得
られる。
【００１３】以上実施例を説明したが，本発明はその技
術的思想のもとに種々の変形が可能である。例を示す
と，（１）分岐命令のみでなく，ＰＣ＋ｄｉｓｐアドレ
ッシングによるロードストア命令に実施可能である，
（２）ｄｉｓｐの幅が一種類のみでなく８，１２のよう
に複数種類あっても実施例１，２とも実施できる，とい
った変形が可能である。
術的思想のもとに種々の変形が可能である。例を示す
と，（１）分岐命令のみでなく，ＰＣ＋ｄｉｓｐアドレ
ッシングによるロードストア命令に実施可能である，
（２）ｄｉｓｐの幅が一種類のみでなく８，１２のよう
に複数種類あっても実施例１，２とも実施できる，とい
った変形が可能である。
【００１４】
【発明の効果】本発明の実施例１に示したプロセッサの
第一の利点は，ＳｅｍｉＡＢＳ分岐命令と同様，ＰＣ＋
ｄｉｓｐ分岐命令の実行時の分岐先アドレス計算を高速
に処理，すなわち分岐先アドレス計算にかかる遅延時間
を短縮できることである。これにより特にパイプライン
によって命令を実行するプロセッサにおいては，分岐先
アドレスの計算を行うステージに必要となる時間を減少
させることができ，プロセッサの動作周波数向上，ある
いは処理サイクル数の削減，あるいはその両方が可能と
なる。例えば，実施例１では全アドレスが３２ビット，
ｄｉｓｐが１２ビットであり従来のＰＣ＋ｄｉｓｐ分岐
論理方式の場合，ＰＣ＋ｄｉｓｐ分岐命令の実行時には
３２ビット加算が必要となるが，実施例１でのＰＣ＋ｄ
ｉｓｐ分岐論理方式の場合では２１ビット加算で済む。
全アドレスが６４ビット，ｄｉｓｐが２０ビットである
とした場合では，従来のＰＣ＋ｄｉｓｐ論理方式では６
４ビット加算，実施例１では４５ビット加算で済む。ま
た，実施例１に示したプロセッサにおいては，Ｓｅｍｉ
ＡＢＳ分岐命令と同様に命令キャッシュへのアクセスを
早い時刻に開始することによってＰＣ＋ｄｉｓｐ分岐命
令の動作を全体的に高速化できるという第二の利点があ
る。実施例１に示したプロセッサでの第三の利点は，あ
るＰＣ＋ｄｉｓｐ分岐命令が命令キャッシュにヒットし
て繰り返し実行される場合には，分岐先アドレスの下位
部分の計算は初回実行時，すなわち命令キャッシュに格
納される時にのみ行われ，以降の実行時に重複して計算
されることを回避できる点である。図９に従来のＰＣ＋
ｄｉｓｐ分岐論理方式の場合と実施例１でのＰＣ＋ｄｉ
ｓｐ分岐論理方式の場合での，タイミングチャートでの
比較を示す。９０１は従来のＰＣ＋ｄｉｓｐ分岐論理方
式の場合であり，９１１は命令キャッシュ読み出し，お
よび命令キャッシュミスヒットによる主記憶からの命令
語読み出し動作，９１３は９１１で読み出した命令語を
キャッシュに格納する動作，９１４は分岐先アドレスの
下位部分の加算動作，９１５は分岐先アドレスの上位部
分の加算と分岐先アドレス命令の命令キャッシュからの
読み出し動作である。また，９１２は命令キャッシュヒ
ットの場合の読み出し動作である。９０２は実施例１で
のＰＣ＋ｄｉｓｐ分岐論理方式の場合であり，あるＰＣ
＋ｄｉｓｐ分岐命令が命令キャッシュにヒットする状態
で繰り返し実行される場合，繰り返し回数が多いほど実
施例１でのＰＣ＋ｄｉｓｐ分岐論理方式の方が，実行に
要する時間が短縮される。
第一の利点は，ＳｅｍｉＡＢＳ分岐命令と同様，ＰＣ＋
ｄｉｓｐ分岐命令の実行時の分岐先アドレス計算を高速
に処理，すなわち分岐先アドレス計算にかかる遅延時間
を短縮できることである。これにより特にパイプライン
によって命令を実行するプロセッサにおいては，分岐先
アドレスの計算を行うステージに必要となる時間を減少
させることができ，プロセッサの動作周波数向上，ある
いは処理サイクル数の削減，あるいはその両方が可能と
なる。例えば，実施例１では全アドレスが３２ビット，
ｄｉｓｐが１２ビットであり従来のＰＣ＋ｄｉｓｐ分岐
論理方式の場合，ＰＣ＋ｄｉｓｐ分岐命令の実行時には
３２ビット加算が必要となるが，実施例１でのＰＣ＋ｄ
ｉｓｐ分岐論理方式の場合では２１ビット加算で済む。
全アドレスが６４ビット，ｄｉｓｐが２０ビットである
とした場合では，従来のＰＣ＋ｄｉｓｐ論理方式では６
４ビット加算，実施例１では４５ビット加算で済む。ま
た，実施例１に示したプロセッサにおいては，Ｓｅｍｉ
ＡＢＳ分岐命令と同様に命令キャッシュへのアクセスを
早い時刻に開始することによってＰＣ＋ｄｉｓｐ分岐命
令の動作を全体的に高速化できるという第二の利点があ
る。実施例１に示したプロセッサでの第三の利点は，あ
るＰＣ＋ｄｉｓｐ分岐命令が命令キャッシュにヒットし
て繰り返し実行される場合には，分岐先アドレスの下位
部分の計算は初回実行時，すなわち命令キャッシュに格
納される時にのみ行われ，以降の実行時に重複して計算
されることを回避できる点である。図９に従来のＰＣ＋
ｄｉｓｐ分岐論理方式の場合と実施例１でのＰＣ＋ｄｉ
ｓｐ分岐論理方式の場合での，タイミングチャートでの
比較を示す。９０１は従来のＰＣ＋ｄｉｓｐ分岐論理方
式の場合であり，９１１は命令キャッシュ読み出し，お
よび命令キャッシュミスヒットによる主記憶からの命令
語読み出し動作，９１３は９１１で読み出した命令語を
キャッシュに格納する動作，９１４は分岐先アドレスの
下位部分の加算動作，９１５は分岐先アドレスの上位部
分の加算と分岐先アドレス命令の命令キャッシュからの
読み出し動作である。また，９１２は命令キャッシュヒ
ットの場合の読み出し動作である。９０２は実施例１で
のＰＣ＋ｄｉｓｐ分岐論理方式の場合であり，あるＰＣ
＋ｄｉｓｐ分岐命令が命令キャッシュにヒットする状態
で繰り返し実行される場合，繰り返し回数が多いほど実
施例１でのＰＣ＋ｄｉｓｐ分岐論理方式の方が，実行に
要する時間が短縮される。
【００１５】実施例１に示したプロセッサの第四の利点
は，第一，第二及び第三の利点として挙げた効果を，既
存のＰＣ＋ｄｉｓｐ型アドレッシングを備えるプロセッ
サの命令セットに変更を加えることなく，享受できる点
である。本発明の実施例２に示したプロセッサでは，実
行時にｄｉｓｐの符号ビットおよび命令フェッチ時の加
算の最上位ビットからのキャリービットの再計算を行う
ため実施例１に示したプロセッサの第一の利点に相当す
る効果は実質的にはほとんど得られないが，第二，第三
および第四の利点に関しては同等に効果が得られる。ま
た，実施例２に示したプロセッサでは，主記憶から読み
出した命令語を格納するキャッシュもしくはバッファに
追加の記憶領域が不要であるという利点がある。
は，第一，第二及び第三の利点として挙げた効果を，既
存のＰＣ＋ｄｉｓｐ型アドレッシングを備えるプロセッ
サの命令セットに変更を加えることなく，享受できる点
である。本発明の実施例２に示したプロセッサでは，実
行時にｄｉｓｐの符号ビットおよび命令フェッチ時の加
算の最上位ビットからのキャリービットの再計算を行う
ため実施例１に示したプロセッサの第一の利点に相当す
る効果は実質的にはほとんど得られないが，第二，第三
および第四の利点に関しては同等に効果が得られる。ま
た，実施例２に示したプロセッサでは，主記憶から読み
出した命令語を格納するキャッシュもしくはバッファに
追加の記憶領域が不要であるという利点がある。
【図１】従来のＰＣ＋ｄｉｓｐ分岐での分岐先アドレス
計算法。
計算法。
【図２】命令語１１２のフォーマット。
【図３】従来のＳｅｍｉＡＢＳ分岐での分岐先アドレス
計算法。
計算法。
【図４】命令語３１２のフォーマット。
【図５】本発明の第一の実施例における命令語の命令キ
ャッシュ格納時の処理回路。
ャッシュ格納時の処理回路。
【図６】本発明の第一の実施例におけるＰＣ＋ｄｉｓｐ
分岐命令実行時のアドレス計算回路。
分岐命令実行時のアドレス計算回路。
【図７】本発明の第二の実施例における命令語の命令キ
ャッシュ格納時の処理回路。
ャッシュ格納時の処理回路。
【図８】本発明の第二の実施例におけるＰＣ＋ｄｉｓｐ
分岐命令実行時のアドレス計算回路。
分岐命令実行時のアドレス計算回路。
【図９】従来のＰＣ＋ｄｉｓｐ分岐論理方式の場合と実
施例１でのＰＣ＋ｄｉｓｐ分岐論理方式の場合のタイミ
ングチャートでの比較。
施例１でのＰＣ＋ｄｉｓｐ分岐論理方式の場合のタイミ
ングチャートでの比較。
【図１０】デコーダ８２２への入力に対するセレクタ８
２３の出力対応図。
２３の出力対応図。
１１１−ＰＣの値，１１２−ＰＣ＋ｄｉｓｐ分岐命令の
命令語，１１４−ＰＣ＋ｄｉｓｐ命令での分岐先アドレ
ス，１２１−３２ビット加算器。 ３１１−ＰＣの値，３１２−ＳｅｍｉＡＢＳ分岐命令の
命令語，３１４−ＳｅｍｉＡＢＳ分岐命令での分岐先ア
ドレス，３２１−１８ビット加算器。 ５０１−命令キャッシュ，５１１−ＰＣ＋ｄｉｓｐ分岐
命令の命令語，５１２−読み出した命令の主記憶上のア
ドレス値，５１４−命令キャッシュ内のエントリ，５１
５−５１４に一対一に対応する記憶領域，５２１−１１
ビット加算器，５２２−デコーダ，５２３−セレクタ。 ６１１−ＰＣの値，６１３−分岐先アドレス，６２１−
２１ビット加算器。 ７０１−命令キャッシュ，７１１−ＰＣ＋ｄｉｓｐ分岐
命令の命令語，７１２−読み出した命令の主記憶上のア
ドレス値，７１４−命令キャッシュ内のエントリ，７２
１−１２ビット加算器，７２２−デコーダ，７２３−セ
レクタ。 ８１１−ＰＣの値，８１２−分岐先アドレス，８２１−
１１ビット比較器，８２２−デコーダ，８２３−セレク
タ，８２４，８２５−２０ビット加算器。 ９０１−従来のＰＣ＋ｄｉｓｐ分岐論理方式の場合のＰ
Ｃ＋ｄｉｓｐ分岐命令動作，９０２−本発明の第一の実
施例でのＰＣ＋ｄｉｓｐ分岐論理方式の場合のＰＣ＋ｄ
ｉｓｐ分岐命令動作，９１１−命令キャッシュ読み出し
及び命令キャッシュミスヒットによる主記憶からの命令
語読み出し動作，９１２−命令キャッシュヒット時の命
令語読み出し動作，９１３−９１１で読み出した命令語
をキャッシュに格納する動作，９１４−分岐先アドレス
の下位部分の加算動作，９１５−分岐先アドレスの上位
部分の加算と分岐先アドレス命令の命令キャッシュから
の読み出し動作。
命令語，１１４−ＰＣ＋ｄｉｓｐ命令での分岐先アドレ
ス，１２１−３２ビット加算器。 ３１１−ＰＣの値，３１２−ＳｅｍｉＡＢＳ分岐命令の
命令語，３１４−ＳｅｍｉＡＢＳ分岐命令での分岐先ア
ドレス，３２１−１８ビット加算器。 ５０１−命令キャッシュ，５１１−ＰＣ＋ｄｉｓｐ分岐
命令の命令語，５１２−読み出した命令の主記憶上のア
ドレス値，５１４−命令キャッシュ内のエントリ，５１
５−５１４に一対一に対応する記憶領域，５２１−１１
ビット加算器，５２２−デコーダ，５２３−セレクタ。 ６１１−ＰＣの値，６１３−分岐先アドレス，６２１−
２１ビット加算器。 ７０１−命令キャッシュ，７１１−ＰＣ＋ｄｉｓｐ分岐
命令の命令語，７１２−読み出した命令の主記憶上のア
ドレス値，７１４−命令キャッシュ内のエントリ，７２
１−１２ビット加算器，７２２−デコーダ，７２３−セ
レクタ。 ８１１−ＰＣの値，８１２−分岐先アドレス，８２１−
１１ビット比較器，８２２−デコーダ，８２３−セレク
タ，８２４，８２５−２０ビット加算器。 ９０１−従来のＰＣ＋ｄｉｓｐ分岐論理方式の場合のＰ
Ｃ＋ｄｉｓｐ分岐命令動作，９０２−本発明の第一の実
施例でのＰＣ＋ｄｉｓｐ分岐論理方式の場合のＰＣ＋ｄ
ｉｓｐ分岐命令動作，９１１−命令キャッシュ読み出し
及び命令キャッシュミスヒットによる主記憶からの命令
語読み出し動作，９１２−命令キャッシュヒット時の命
令語読み出し動作，９１３−９１１で読み出した命令語
をキャッシュに格納する動作，９１４−分岐先アドレス
の下位部分の加算動作，９１５−分岐先アドレスの上位
部分の加算と分岐先アドレス命令の命令キャッシュから
の読み出し動作。
Claims (4)
- 【請求項１】命令語を一時的に格納するキャッシュもし
くはバッファを具備し，命令実行時に命令語を該キャッ
シュもしくは該バッファから読み出すプロセッサであ
り，命令語がディスプレースメント付きＰＣ相対アドレ
ッシングを用いる命令である場合に実効アドレスの下位
部分の計算を行い，その結果によって命令語中のディス
プレースメントの値を置き換えて該キャッシュもしくは
該バッファに格納する回路を有し，命令実行時の実効ア
ドレス計算では該キャッシュもしくは該バッファに格納
された実効アドレスの下位部分の結果を利用し，実効ア
ドレスを高速に出力することを特徴とするプロセッサ。 - 【請求項２】請求項１に記載したプロセッサであって，
命令語を一時的に格納するキャッシュもしくはバッファ
中に，命令語を格納する各エントリに１対１に対応する
追加の記憶領域を有し，命令語がディスプレースメント
付きＰＣ相対アドレッシングを用いる命令である場合に
行う実効アドレスの下位部分の計算結果によって情報を
生成し，該記憶領域に該情報を格納することを特徴とす
るプロセッサ。 - 【請求項３】請求項１に記載したプロセッサであって，
実効アドレスが分岐先アドレスであるプロセッサ。 - 【請求項４】請求項２に記載したプロセッサであって，
実効アドレスが分岐先アドレスであるプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026253A JP3983482B2 (ja) | 2001-02-02 | 2001-02-02 | 高速ディスプレースメント付きｐｃ相対分岐方式 |
| US10/017,198 US7003651B2 (en) | 2001-02-02 | 2001-12-18 | Program counter (PC) relative addressing mode with fast displacement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001026253A JP3983482B2 (ja) | 2001-02-02 | 2001-02-02 | 高速ディスプレースメント付きｐｃ相対分岐方式 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002229778A true JP2002229778A (ja) | 2002-08-16 |
| JP2002229778A5 JP2002229778A5 (ja) | 2006-06-08 |
| JP3983482B2 JP3983482B2 (ja) | 2007-09-26 |
Family
ID=18891096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001026253A Expired - Fee Related JP3983482B2 (ja) | 2001-02-02 | 2001-02-02 | 高速ディスプレースメント付きｐｃ相対分岐方式 |
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| Country | Link |
|---|---|
| US (1) | US7003651B2 (ja) |
| JP (1) | JP3983482B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7836286B2 (en) | 2007-02-21 | 2010-11-16 | Renesas Electronics Corporation | Data processing system to calculate indexes into a branch target address table based on a current operating mode |
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|---|---|---|---|---|
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| US7010665B1 (en) * | 2002-06-27 | 2006-03-07 | Intel Corporation | Method and apparatus for decompressing relative addresses |
| JP3862642B2 (ja) * | 2002-09-17 | 2006-12-27 | 株式会社日立製作所 | データ処理装置 |
| US8006071B2 (en) * | 2004-03-31 | 2011-08-23 | Altera Corporation | Processors operable to allow flexible instruction alignment |
| CN1329839C (zh) * | 2005-04-13 | 2007-08-01 | 柴钰 | 一种计算机cpu抗干扰的设计方法 |
| US7792150B2 (en) | 2005-08-19 | 2010-09-07 | Genband Us Llc | Methods, systems, and computer program products for supporting transcoder-free operation in media gateway |
| US20100161950A1 (en) * | 2008-12-24 | 2010-06-24 | Sun Microsystems, Inc. | Semi-absolute branch instructions for efficient computers |
| CN103984637A (zh) * | 2013-02-07 | 2014-08-13 | 上海芯豪微电子有限公司 | 一种指令处理系统及方法 |
| CN104731718A (zh) * | 2013-12-24 | 2015-06-24 | 上海芯豪微电子有限公司 | 一种缓存系统和方法 |
| US10261911B2 (en) * | 2016-09-08 | 2019-04-16 | The Johns Hopkins University | Apparatus and method for computational workflow management |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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