JPH07191845A

JPH07191845A - 即値データ転送装置

Info

Publication number: JPH07191845A
Application number: JP5330107A
Authority: JP
Inventors: Shunsuke Kamijo; 俊介上條
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【目的】本発明はパイプライン計算機における即値
データの転送に関し、パイプラインを乱すことなく即値
データ転送命令を処理する即値データ転送装置を提供す
ることを目的とする。【構成】本発明の即値データ転送装置１０は、デコ
ード手段１１、命令アドレス生成手段１２、即値データ
アドレス生成手段１３、格納手段１４を有する。デコー
ド手段１１は即値データ転送命令をデコードして、分岐
のためのプログラムカウンタ更新の相対値を命令アドレ
ス生成手段１２に出力し、即値データアドレスの相対値
を即値データアドレス生成手段１３に出力する。命令ア
ドレス生成手段１２は即値データ転送命令から分岐する
分岐先の命令アドレスを生成し、即値データアドレス生
成手段１３は即値データのアドレスを生成する。即値デ
ータ転送命令の実行により分岐先命令へ分岐すると共
に、即値データを格納手段１４から実行手段１５に転送
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン方式で命令
を解釈、実行する計算機に係り、さらに詳しくは即値デ
ータ転送命令を実行する即値データ転送装置に関する。

【０００２】

【従来の技術】今日の情報処理装置には、パイプライン
方式でメモリに格納された命令コードをフェッチし、解
釈、実行するパイプライン計算機が多く採用されてい
る。理想的なパイプライン計算機の中央処理装置（ＣＰ
Ｕ）は、１命令あたり１ＣＰＵサイクルで処理すること
ができ、パイプライン方式は処理の高速化に大きな効果
を持つ。

【０００３】ところが実際には、種々の要因により、１
命令あたり１ＣＰＵサイクルで実行処理することができ
ず、パイプラインの動作が乱れることがある。例えばメ
モリから中央処理装置に転送する命令バス幅より長い命
令長を持つ命令をフェッチする場合は、２サイクル以上
を要する。この間、後続命令のフェッチが待たされ、パ
イプラインの乱れを生ずる。

【０００４】またある命令がメモリからのデータ転送を
指示し、これに後続する命令が転送されたそのデータを
用いて実行される場合、中央処理装置は先行するある命
令のメモリアクセスが終了するまで、後続命令を実行で
きない。つまり先行命令のメモリアクセスステージの
間、後続命令の実行が待たされ、パイプラインの乱れを
生ずる。このような現象はデータハザードと呼ばれる。

【０００５】こうしたパイプラインの乱れの要因を取り
除き、１命令あたりのサイクル数（ＣＰＩ）を限りなく
１に近づけて、パイプライン計算機単体の性能を向上さ
せることが大きな課題である。その際に少ないハードウ
ェアと単純な制御により、パイプラインの乱れの要因を
取り除くことが要望される。

【０００６】命令コード内に含まれているデータは即値
データと呼ばれ、即値データをレジスタ等に転送する操
作を指示する命令は即値データ転送命令と呼ばれる。こ
の即値データ転送命令を実行するには、命令以外に即値
データを中央処理装置に読み込まなければならないた
め、１サイクルで処理することが難しく、パイプライン
計算機の性能低下を招いている。

【０００７】この即値データ転送命令を扱う従来の方法
には、可変長命令の方法とプログラムカウンタ相対アド
レッシング法の２つがある。可変長命令の方法は、即値
データを即値データ転送命令の中に含めてメモリ内に格
納し、１命令として命令バスから中央処理装置に読み込
む方法である。デコーダが読み込んだ即値データ転送命
令をデコードする時に、即値データが含まれていること
を認識し、バイパス回路を介してこの即値データ部分を
データパス系に転送する。

【０００８】プログラムカウンタ相対アドレッシング法
は、即値データ転送命令と即値データを分離してメモリ
内に格納し、即値データ転送命令のプログラムカウンタ
値に相対アドレスを加算して、即値データの格納場所を
求める方法である。この方法では、まず即値データ転送
命令を命令バスを介してフェッチし、そのデコードサイ
クルで即値データの格納場所を示す相対アドレスを得
る。次にプログラムカウンタ値に得られた相対アドレス
を加算して即値データのアドレスを求め、メモリアクセ
スステージで、そのアドレスからデータバスを介して即
値データをロードし、データパス系に転送する。

【０００９】

【発明が解決しようとする課題】しかしながら上述のよ
うな従来の即値データ転送方法には次のような問題があ
る。

【００１０】可変長命令の方法の場合、即値データ転送
命令が即値データそのものを直接含むため、その命令長
がしばしば命令バスの転送幅を越えることがある。この
ときには即値データ転送命令を１回でフェッチすること
ができず、２回以上のフェッチ動作が必要である。この
ため即値データ転送命令のフェッチステージは複数サイ
クルとなり、この間、後続命令のフェッチが待たされ、
パイプライン動作が乱れる。

【００１１】実際には計算機のハードウェア上の制限か
ら、命令バスの最大転送幅は制約を受けるため、１回で
フェッチできる命令の長さは限られ、即値データ転送命
令は複数サイクル命令となることがほとんどである。

【００１２】またこの方法では、命令バスから取り込ん
だ即値データを、デコーダから実行回路へ転送する必要
があり、そのためのバイパス回路がハードウェアを増大
させる。

【００１３】これに対して、プログラムカウンタ相対ア
ドレッシング法の場合は、即値データを命令としてでは
なく、データとしてメモリからデータバスを介して直接
中央処理装置の実行回路にロードするので、バイパス用
のハードウェアを付加する必要がない。

【００１４】しかしこの方法ではメモリアクセスにより
即値データをロードするので、即値データ転送命令の実
行ステージの後のメモリアクセスステージが終了しない
と、実行回路は即値データを得ることが出来ない。した
がって、これに後続する命令がその即値データを計算な
どに使用する場合は、即値データ転送命令のメモリアク
セスの間、後続命令の実行が遅延し、データハザードが
生じる。つまりプログラムカウンタ相対アドレッシング
法の即値データ転送命令もまた複数サイクル命令とな
る。

【００１５】また相対アドレスを指定するビット数には
限りがあるため、即値データは即値データ転送命令から
限られた相対アドレス値だけ離れた場所に格納され、そ
の格納場所は一般にプログラム内になる。例えば相対ア
ドレスが８ビットで指定される場合は、最大相対アドレ
ス値は２５６である。プログラム内に格納された即値デ
ータが命令として認識されないようにするためには、即
値データはプログラム内に存在する分岐命令の直後に置
く必要がある。

【００１６】ところが分岐命令の出現頻度が小さく、最
大相対アドレス値内で指定できる範囲に分岐命令が存在
しないときは、即値データの直前に新たに分岐命令を挿
入して、即値データをジャンプさせなければならない。
このように新たな命令を付加することは、パイプライン
動作の速度とコード効率を低下させる。

【００１７】本発明は、パイプライン方式の計算機にお
いて、パイプラインの乱れを生じることなく、即値デー
タを実行回路に転送する即値データ転送装置を提供する
ことを目的とする。

【００１８】本発明はまた、ハードウェア量を増大させ
ることなく、即値データを実行回路に転送する即値デー
タ転送装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】図１は本発明の原理図で
ある。本発明は、即値データを使用する実行手段１５を
有し、即値データと即値データの転送を指示する即値デ
ータ転送命令とから成る命令をパイプライン方式で処理
する情報処理装置（不図示）における即値データ転送装
置である。

【００２０】本発明の即値データ転送装置１０は、デコ
ード手段１１、命令アドレス生成手段１２、即値データ
アドレス生成手段１３、格納手段１４を備える。格納手
段１４は命令を格納し、デコード手段１１は格納手段１
４からフェッチした命令をデコードする。

【００２１】格納手段１４は即値データを有する上記命
令を格納する時、即値データ転送命令に対して予め決め
られた相対位置に即値データを配置しておく。デコード
手段１１は、即値データ転送命令をデコードした時に、
即値データ転送命令から分岐する分岐先命令の命令アド
レスを指定する第１の相対値を、命令アドレス生成手段
１２に出力し、即値データアドレスを指定する第２の相
対値を即値データアドレス生成手段１３に出力する。即
値データアドレスは、格納手段１４内において即値デー
タの格納位置を示すアドレスである。

【００２２】命令アドレス生成手段１２は、格納手段１
４からフェッチする命令の命令アドレスを生成し、格納
手段１４と即値データアドレス生成手段１３に出力す
る。また命令アドレス生成手段１２は、既に生成した命
令アドレスと第１の相対値とを用いて分岐先命令の命令
アドレスを生成し、生成した分岐先命令の命令アドレス
を格納手段１４に出力する。これに基づき情報処理装置
は分岐先命令を格納手段１４からフェッチする。

【００２３】即値データアドレス生成手段１３は、命令
アドレス生成手段１２から与えられる上記既に生成され
た命令アドレスと第２の相対値とを用いて即値データア
ドレスを生成し、生成した即値データアドレスをパイプ
ラインのメモリアクセス段で格納手段１４に出力する。
これに基づき即値データ転送装置１０は格納手段１４に
格納された即値データを実行手段１５に転送する。

【００２４】

【作用】格納手段１４が即値データ転送命令に対して予
め決められた相対位置に即値データを格納するため、即
値データを格納する場所を探す必要がない。

【００２５】デコード手段１１が即値データ転送命令を
デコードした時に、第１の相対値を出力して即値データ
転送命令の分岐先の命令を指定し、命令アドレス生成手
段１２が第１の相対値を用いて分岐先命令の命令アドレ
スを生成するため、即値データ転送命令が分岐命令を兼
ねることになる。このため即値データを即値データ転送
命令の後に格納することができる。

【００２６】デコード手段１１が即値データ転送命令を
デコードした時に、第２の相対値を出力して即値データ
の格納位置を指定し、即値データはメモリアクセスによ
り転送されるため、即値データ転送命令と即値データと
を互いに離れた位置に格納することができる。

【００２７】命令アドレス生成手段１２が、命令アドレ
スを即値データアドレス生成手段１３に出力するため、
即値データアドレス生成手段１３は与えられた命令アド
レスと第２の相対値を用いて、即値データアドレスを生
成することができる。

【００２８】即値データアドレス生成手段１３から出力
される即値データアドレスに基づき、格納手段１４から
直接実行手段１５に即値データを転送できる。

【００２９】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図２は本発明の一実施例の即値データ転送
装置の構成図である。

【００３０】図２の即値データ転送装置はパイプライン
方式の情報処理装置内に設けられ、命令デコーダ２１、
加算器２２、２４、プログラムカウンタ２３、メモリ２
５を備える。命令デコーダ２１は図１のデコード手段１
１に相当し、加算器２２とプログラムカウンタ２３は命
令アドレス生成手段１２に相当する。加算器２４は即値
データアドレス生成手段１３に相当し、メモリ２５は格
納手段１４に相当する。また実行回路２６は実行手段１
５に相当する。

【００３１】プログラムカウンタ２３が命令アドレスを
出力すると、これに基づいてメモリ２５から命令バス２
７を介して命令コードがフェッチされる。命令デコーダ
２１は、フェッチされた命令コードをデコードし、その
結果得られるプログラムカウンタ更新の相対値を加算器
２２に与える。

【００３２】加算器２２はプログラムカウンタ２３の命
令アドレスに、プログラムカウンタ更新の相対値を加え
て、加算した結果をプログラムカウンタ２３に入力す
る。入力された値は次の命令の命令アドレスとして、プ
ログラムカウンタ２３から出力される。

【００３３】デコードされた命令は実行回路２６で実行
されるが、メモリアクセスがある場合は、メモリ２５か
らデータバス２８を介してデータをロードし、実行回路
２６内のレジスタに格納する。

【００３４】命令デコーダ２１は、フェッチされた命令
が即値データ転送命令であることを認識すると、対応す
るプログラムカウンタ更新の相対値を加算器２２に与え
ると共に、即値データアドレスの相対値を加算器２４に
与える。プログラムカウンタ更新の相対値は分岐先の命
令アドレスを指定する相対アドレスであり、第１の相対
値に相当する。即値データアドレスの相対値は即値デー
タの格納場所を指定する相対アドレスであり、第２の相
対値に相当する。これらの相対値は即値データの長さや
遅延分岐の有無により異なる。

【００３５】加算器２２は、即値データ転送命令の命令
アドレスにプログラムカウンタ更新の相対値を加え、分
岐先の命令アドレスとしてプログラムカウンタ２３に出
力する。プログラムカウンタ２３はこの分岐先アドレス
を命令アドレスとして出力するので、即値データ転送命
令から分岐先の後続命令へ無条件に分岐する。

【００３６】加算器２４は、即値データ転送命令の命令
アドレスに即値データアドレスの相対値を加え、メモリ
アクセスステージで即値データアドレスとしてメモリ２
５に出力する。このとき出力された即値データアドレス
に格納されている即値データがデータバス２８を介して
読み出され、実行回路２６に転送される。

【００３７】命令デコーダ２１としては、即値データ転
送命令に特有の処理を行うため専用のものを用いるが、
加算器、プログラムカウンタ等は既存のハードウェアを
使用する。

【００３８】図３は図２の実施例で用いられる、即値デ
ータを含むプログラム文の一例を示す。図３のＬＯＡＤ
は即値データの転送操作を表しており、Ｒｉは転送先レ
ジスタの識別子、３３３は転送される即値データを表
す。転送先レジスタの識別子としてはレジスタアドレス
等が用いられる。この即値データ転送命令を翻訳する
際、即値データの長さに応じて、プログラムカウンタ更
新の相対値と即値データアドレスの相対値が設定され
る。

【００３９】以下図４〜６を参照しながら、図２の即値
データ転送装置の具体的な適用例として、第１の実施例
を説明する。図４はメモリ２５内における第１の実施例
のプログラムの命令配置を示す。

【００４０】図４のプログラムは図３のようなプログラ
ム文を有するソースプログラムを翻訳して得られるプロ
グラムの一部であり、即値データ転送命令３１と即値デ
ータ３２を含んでいる。第１の実施例では即値データ３
２を即値データ転送命令３１の直後に置く。分岐先命令
３３は即値データ転送命令３１から分岐する先の命令で
あり、命令Ｂは分岐先命令３３の後続命令である。

【００４１】また第１の実施例では、１命令長、即値デ
ータ長、命令バスおよびデータバスの転送幅が共に基本
命令長に等しく、１ワードの半分とする。また命令コー
ドとデータの中央処理装置への転送はハーフワード毎に
１クロックサイクルで行うものとする。

【００４２】図５は即値データ転送装置による図４のプ
ログラムの処理を示す図である。即値データ転送装置
は、命令フェッチ（ＩＦ）、デコード（ＩＤ）、実行
（ＥＸ）、メモリアクセス（ＭＡ）、レジスタ書き込み
（ＷＢ）の５段階パイプライン方式で処理を行い、即値
データ転送命令３１による分岐時に遅延分岐を行うもの
とする。

【００４３】図６は図５のパイプライン処理を詳細に示
す信号タイミングチャートである。ここではＫＢクロッ
クとＫＡクロックの２相クロック方式により、Ｃ１、Ｃ
２等のＣＰＵサイクルが定義されるものとする。各ＣＰ
Ｕサイクルの前半はＫＢクロックの立ち上がりで始ま
り、後半はＫＡクロックの立ち上がりで始まる。ＫＡク
ロックは次命令アドレスの計算に用いられる。

【００４４】まずサイクルＣ１では命令アドレス、すな
わちプログラムカウンタ値ＰＣはＮ−１であり、対応す
る命令Ａ（図４では不図示）をフェッチする。サイクル
Ｃ１の後半で加算器２２は命令アドレスＮ−１に１を加
算して、次にフェッチする命令のアドレスとしてＮを出
力し、ＰＣをインクリメントする。

【００４５】次にサイクルＣ２で命令Ａをデコードし、
次の即値データ転送命令３１をフェッチする。またＰＣ
＝Ｎ＋１とする。サイクルＣ３で命令Ａを実行し、即値
データ転送命令３１をデコードする。また、遅延分岐の
ため、即値データ３２を命令としてフェッチする。この
とき、命令デコーダ２１はプログラムカウンタ更新の相
対値として１を、即値データアドレスの相対値として０
を、それぞれ加算器２２、２４に出力する。この結果サ
イクルＣ３の前半で即値データアドレスとしてＮ＋１を
得、後半で分岐先アドレスとしてＰＣ＝Ｎ＋２を得る。

【００４６】サイクルＣ４は、命令Ａのメモリアクセス
ステージ、即値データ転送命令３１の実行ステージに対
応する。ここでは即値データ転送命令３１は分岐命令の
役割を果たし、分岐先命令３３がフェッチされる。また
命令デコーダ２１は即値データ３２を命令として認識せ
ず、デコードをキャンセルする。ＰＣ＝Ｎ＋３となる。

【００４７】サイクルＣ５は、命令Ａの書き込みステー
ジ、即値データ転送命令３１のメモリアクセスステージ
に対応する。サイクルＣ５で、加算器２４は即値データ
アドレスＮ＋１をメモリ２５に出力し、データバス２８
を介して即値データ３２を実行回路２６のレジスタにロ
ードする。また命令デコーダ２１は分岐先命令３３をデ
コードし、ＰＣ＝Ｎ＋３に対応する命令Ｂがフェッチさ
れる。サイクルＣ４で即値データ３２のデコードがキャ
ンセルされたので、命令実行ステージはウェイト状態と
なる。

【００４８】サイクルＣ６は、即値データ転送命令３１
の書き込みステージ、分岐先命令３３の実行ステージに
対応する。分岐先命令３３の実行において、即値データ
３２が演算等に必要な場合は、ロードしたレジスタから
取り出して用いる。命令デコーダ２１は命令Ｂをデコー
ドする。メモリアクセスステージはウェイト状態とな
る。

【００４９】サイクルＣ７は、分岐先命令３３のメモリ
アクセスステージ、命令Ｂの実行ステージに対応する。
サイクルＣ８は、分岐先命令３３の書き込みステージ、
命令Ｂのメモリアクセスステージに対応する。

【００５０】サイクルＣ９は、命令Ｂの書き込みステー
ジに対応する。図５に示されるように、即値データ転送
命令３１は即値データ３２をメモリ２５から実行回路２
６に転送する命令であると共に、分岐先命令３３へ分岐
する分岐命令も兼ねている。

【００５１】図４のように即値データ転送命令３１と即
値データ３２を別々にメモリに格納すれば、即値データ
転送命令３１を１サイクルでフェッチできる。また即値
データ３２はデータバス２８を介してロードされるの
で、デコーダから実行回路へのバイパス用回路が不要で
ある。

【００５２】また即値データ転送命令の後続命令である
分岐先命令は、余分な待ち時間なしで、即値データを実
行に用いることができる。次に図７〜９を参照しながら
第２の実施例を説明する。

【００５３】図７はメモリ２５内における第２の実施例
のプログラムの命令配置を示す。第２の実施例の命令配
置では、図４と異なり、即値データ転送命令３４と即値
データ３６の間に遅延スロット３５を設けている。プロ
グラマまたはコンパイラが遅延スロットの最適化を行
い、即値データ３６を実行時に必要としない命令を、こ
の遅延スロット３５に挿入しておく。分岐先命令３７は
即値データ転送命令３４から分岐する先の命令である。

【００５４】第２の実施例における命令長、即値データ
長、命令バスおよびデータバスの転送幅、基本命令長の
関係は第１の実施例と同様である。また命令コードとデ
ータの中央処理装置への転送はハーフワード毎に１クロ
ックサイクルで行うものとする。

【００５５】図８は即値データ転送装置による図７のプ
ログラムの処理を示す図であり、図９は図８のパイプラ
イン処理を詳細に示す信号タイミングチャートである。
図８、９のパイプラインは、第１の実施例と同様の５段
階から成り、２相クロック方式により処理されるものと
する。また即値データ転送命令３４による分岐時に遅延
分岐を行う。

【００５６】まずサイクルＣ１ではＰＣはＮ−１であ
り、対応する命令Ｃ（図７では不図示）をフェッチし、
ＰＣ＝Ｎとする。次にサイクルＣ２で命令Ｃをデコード
し、次の即値データ転送命令３４をフェッチする。また
ＰＣ＝Ｎ＋１とする。

【００５７】サイクルＣ３で命令Ｃを実行し、即値デー
タ転送命令３４をデコードする。また、遅延分岐のた
め、遅延スロット３５をフェッチする。このとき、命令
デコーダ２１はプログラムカウンタ更新の相対値として
２を、即値データアドレスの相対値として１を、それぞ
れ加算器２２、２４に出力する。この結果サイクルＣ３
の前半で即値データアドレスとしてＮ＋２を得、後半で
分岐先アドレスとしてＰＣ＝Ｎ＋３を得る。

【００５８】サイクルＣ４は、命令Ｃのメモリアクセス
ステージ、即値データ転送命令３４の実行ステージに対
応する。ここで即値データ転送命令３４は分岐命令の役
割を果たし、分岐先命令３７がフェッチされる。また命
令デコーダ２１は遅延スロット３５をデコードし、ＰＣ
＝Ｎ＋４となる。

【００５９】サイクルＣ５は、命令Ｃの書き込みステー
ジ、即値データ転送命令３４のメモリアクセスステー
ジ、遅延スロット３５の実行ステージに対応する。サイ
クルＣ５で、加算器２４は即値データアドレスＮ＋２を
メモリ２５に出力し、データバス２８を介して即値デー
タ３６を実行回路２６のレジスタにロードする。また命
令デコーダ２１は分岐先命令３７をデコードし、ＰＣ＝
Ｎ＋４に対応する命令Ｄ（図７では不図示）がフェッチ
される。

【００６０】サイクルＣ６は、即値データ転送命令３４
の書き込みステージ、遅延スロット３５のメモリアクセ
スステージ、分岐先命令３７の実行ステージに対応す
る。分岐先命令３７の実行において、即値データ３６が
演算等に必要な場合は、ロードしたレジスタから取り出
して用いる。命令デコーダ２１は命令Ｄをデコードす
る。

【００６１】サイクルＣ７は、遅延スロット３５の書き
込みステージ、分岐先命令３７のメモリアクセスステー
ジ、命令Ｄの実行ステージに対応する。サイクルＣ８
は、分岐先命令３７の書き込みステージ、命令Ｄのメモ
リアクセスステージに対応する。

【００６２】サイクルＣ９は、命令Ｄの書き込みステー
ジに対応する。図６と図７を比較すると、図７では命令
のデコード、実行、メモリアクセス等の各ステージに、
図６のようなウェイト状態がないことがわかる。例え
ば、図６のサイクルＣ４ではデコードステージがウェイ
ト状態となっているが、図７のサイクルＣ４では遅延ス
ロット３５がデコードされている。また図６のサイクル
Ｃ５の実行ステージおよびサイクルＣ６のメモリアクセ
スステージもウェイト状態となっているが、図７のサイ
クルＣ５、Ｃ６は遅延スロット３５のそれぞれ実行ステ
ージ、メモリアクセスステージに対応している。

【００６３】このように第２の実施例においては、遅延
スロットの最適化により、第１の実施例で十分に活用さ
れていなかった各ステージを最大限に利用し、即値デー
タ転送命令を事実上１サイクルで処理している。

【００６４】また即値データ転送命令が分岐命令を兼ね
ているため、遅延スロットをフェッチした後には分岐先
命令をフェッチし、即値データが命令としてフェッチさ
れることはない。

【００６５】さらに即値データがフェッチされないよう
にするため、既存の分岐命令を探したり、新たに分岐命
令を生成して、その直後に即値データを格納するといっ
た手間を必要としない。

【００６６】次に図１０〜１２を参照しながら第３の実
施例を説明する。図１０はメモリ２５内における第３の
実施例のプログラムの命令配置を示す。第３の実施例で
は、即値データが基本命令長の２倍の場合を扱う。この
即値データは上位ビット４０と下位ビット４１とに分け
てメモリ２５に格納される。図１０では上位ビット４０
と下位ビット４１が前後する２ワードに股がって格納さ
れているので、これらをメモリ２５からロードするに
は、２サイクルのメモリアクセスを要する。即値データ
の上位ビットは第１の部分に相当し、即値データの下位
ビットは第２の部分に相当する。

【００６７】即値データ転送命令３８と遅延スロット３
９は第２の実施例と同様である。第３の実施例において
も遅延スロットの最適化を行い、即値データ４０、４１
を実行時に必要としない命令を、この遅延スロット３９
に挿入しておく。分岐先命令４２は即値データ転送命令
３８から分岐する先の命令である。

【００６８】第３の実施例における命令バスおよびデー
タバスの転送幅は、第１、第２の実施例と異なり、基本
命令長の２倍で、命令コードとデータの中央処理装置へ
の転送は１ワード毎に１クロックサイクルで行うものと
する。

【００６９】図１１は即値データ転送装置による図１０
のプログラムの処理を示す図であり、図１２は図１１の
パイプライン処理を詳細に示す信号タイミングチャート
である。

【００７０】図１１、１２のパイプラインは、第２の実
施例と同様の５段階から成り、２相クロック方式により
処理されるものとする。また偶数と奇数の命令アドレス
に対応する２つの命令を同時にフェッチし、即値データ
転送命令３８による分岐時には遅延分岐を行うものとす
る。

【００７１】まずサイクルＣ１ではＰＣは２Ｎであり、
対応する命令Ｅ（図１０では不図示）と即値データ転送
命令３８をフェッチし、ＰＣを更新してＰＣ＝２Ｎ＋２
とする。

【００７２】次にサイクルＣ２で命令Ｅをデコードす
る。この間即値データ転送命令３８の処理は保留され
る。サイクルＣ３で命令Ｅを実行し、即値データ転送命
令３８をデコードする。また、遅延分岐のため、遅延ス
ロット３９と即値データの上位ビット４０をフェッチす
る。このとき、命令デコーダ２１はＰＣ＝２Ｎ＋３とＰ
Ｃ＝２Ｎ＋４に即値データが格納されていることを認識
するが、メモリ２５からのデータロードは偶数アドレス
に基づいて行うので、即値データアドレスの相対値とし
て０を加算器２４に出力する。またプログラムカウンタ
更新の相対値として２を加算器２２に出力する。この結
果サイクルＣ３の前半で即値データアドレスとして２Ｎ
＋２を得、後半で分岐先アドレスとしてＰＣ＝２Ｎ＋４
を得る。

【００７３】サイクルＣ４は、命令Ｅのメモリアクセス
ステージ、即値データ転送命令３８の実行ステージに対
応する。ここで即値データ転送命令３８は分岐命令の役
割を果たし、即値データの下位ビット４１と分岐先命令
４２がフェッチされる。また命令デコーダ２１は遅延ス
ロット３９をデコードし、即値データ４０の処理をキャ
ンセルする。ＰＣ＝２Ｎ＋６となる。

【００７４】サイクルＣ５は、命令Ｅの書き込みステー
ジ、即値データ転送命令３８のメモリアクセスステー
ジ、遅延スロット３９の実行ステージに対応する。サイ
クルＣ５で、加算器２４は即値データアドレス２Ｎ＋２
をメモリ２５に出力し、データバス２８を介して遅延ス
ロット３９と即値データ４０を実行回路２６のレジスタ
にロードする。遅延スロット３９はデータとして用いら
れることはない。また命令デコーダ２１は即値データ４
１の処理をキャンセルし、分岐先命令４２をデコードす
る。

【００７５】第３の実施例では、サイクルＣ６は依然と
して即値データ転送命令３８のメモリアクセスステージ
なので、命令のフェッチ、デコード、実行の各ステージ
はウェイト状態となる。また遅延スロット３９のメモリ
アクセスもこの間ウェイト状態となる。加算器２４は即
値データアドレスを２Ｎ＋４に更新してメモリ２５に出
力し、データバス２８を介して即値データ４１と分岐先
命令４２を実行回路２６のレジスタにロードする。分岐
先命令４２はデータとして用いられることはない。

【００７６】サイクルＣ７は、即値データ転送命令３８
の書き込みステージ、遅延スロット３９のメモリアクセ
スステージ、分岐先命令４２の実行ステージに対応す
る。分岐先命令４２の実行において、即値データ４０、
４１が演算等に必要な場合は、ロードしたレジスタから
取り出して用いる。

【００７７】サイクルＣ８は、遅延スロット３９の書き
込みステージ、分岐先命令４２のメモリアクセスステー
ジに対応する。サイクルＣ９は、分岐先命令４２の書き
込みステージに対応する。

【００７８】このように即値データが基本命令長の２倍
である場合でも、遅延スロットを有効に用いることがで
きる。尚、図１０はミスアラインした即値データ、つま
り即値データが２ワードに分散して格納された場合を示
しているが、即値データの上位ビットと下位ビットが１
ワードに格納される場合もあり得る。例えばソースプロ
グラムの翻訳の結果、即値データの上位ビットが偶数ア
ドレス２Ｍに、下位ビットが次の奇数アドレス２Ｍ＋１
に配置されたとすると、即値データ転送命令のメモリア
クセスステージは１サイクルとなる。この場合は即値デ
ータアドレスを２Ｍとして、１回で上位ビットと下位ビ
ットをロードすることができる。

【００７９】次に図１３〜１８を参照しながら第４の実
施例を説明する。第４の実施例においても、第３の実施
例と同様に、即値データが基本命令長の２倍の長さを持
ち、命令バスおよびデータバスの転送幅は基本命令長の
２倍で、命令コードとデータの中央処理装置への転送は
１ワード毎に１クロックサイクルで行うものとする。ま
た遅延スロットの最適化を行い、即値データを実行時に
必要としない命令を、遅延スロットに挿入しておく。

【００８０】また第４の実施例では、即値データのミス
アラインを防ぐために、ソースプログラムの翻訳時に、
即値データの第１の部分である上位ビットを補充データ
として挿入する。

【００８１】図１３はメモリ２５内における第４の実施
例の第１の命令配置を示す。即値データ転送命令４３、
遅延スロット４４、即値データの上位ビット４５、即値
データの下位ビット４６の配置は第３の実施例図と同様
である。第４の実施例ではさらに即値データの上位ビッ
ト４７が補充データとして挿入されている。図１３では
即値データ４５と即値データ４６はミスアラインしてい
るが、即値データ４６と即値データ４７が１ワードに収
まっているので、１回のメモリアクセスでこれらをメモ
リ２５からロードすることができる。

【００８２】分岐先命令４８は即値データ転送命令４３
から分岐する先の命令である。図１４は即値データ転送
装置による図１３のプログラムの処理を示す図であり、
図１５は図１４のパイプライン処理を詳細に示す信号タ
イミングチャートである。

【００８３】図１４、１５のパイプラインは、第３の実
施例と同様の５段階から成り、２相クロック方式により
処理されるものとする。また偶数と奇数の命令アドレス
に対応する２つの命令を同時にフェッチし、即値データ
転送命令４３による分岐時には遅延分岐を行うものとす
る。

【００８４】まずサイクルＣ１ではＰＣは２Ｎであり、
対応する命令Ｆと即値データ転送命令４３をフェッチ
し、ＰＣを更新してＰＣ＝２Ｎ＋２とする。次にサイク
ルＣ２で命令Ｆをデコードする。この間即値データ転送
命令４３の処理は保留される。

【００８５】サイクルＣ３で命令Ｆを実行し、即値デー
タ転送命令４３をデコードする。また、遅延分岐のた
め、遅延スロット４４と即値データ４５をフェッチす
る。このとき、命令デコーダ２１はＰＣ＝２Ｎ＋３、２
Ｎ＋４、２Ｎ＋５に即値データが格納されていることを
認識する。命令デコーダ２１は即値データ４５を無効デ
ータ、即値データ４６、４７を有効データと解釈し、即
値データアドレスの相対値として２を加算器２４に出力
する。またプログラムカウンタ更新の相対値として４を
加算器２２に出力する。この結果サイクルＣ３の前半で
即値データアドレスとして２Ｎ＋４を得、後半で分岐先
アドレスとしてＰＣ＝２Ｎ＋６を得る。

【００８６】サイクルＣ４は、命令Ｆのメモリアクセス
ステージ、即値データ転送命令４３の実行ステージに対
応する。ここで即値データ転送命令４３は分岐命令の役
割を果たし、分岐先命令４８と命令Ｇがフェッチされ
る。また命令デコーダ２１は遅延スロット４４をデコー
ドし、即値データ４５の処理をキャンセルする。ＰＣ＝
２Ｎ＋８となる。

【００８７】サイクルＣ５は、命令Ｆの書き込みステー
ジ、即値データ転送命令４３のメモリアクセスステー
ジ、遅延スロット４４の実行ステージに対応する。サイ
クルＣ５で、加算器２４は即値データアドレス２Ｎ＋４
をメモリ２５に出力し、データバス２８を介して即値デ
ータ４６、４７を実行回路２６のレジスタにロードす
る。また命令デコーダ２１は分岐先命令４８をデコード
し、命令Ｇの処理を保留する。

【００８８】サイクルＣ６は、即値データ転送命令４３
の書き込みステージ、遅延スロット４４のメモリアクセ
スステージ、分岐先命令４８の実行ステージに対応す
る。分岐先命令４８の実行において、即値データが演算
等に必要な場合は、ロードした即値データ４６、４７を
レジスタから取り出して用いる。また命令デコーダ２１
は命令Ｇをデコードする。

【００８９】サイクルＣ７は、遅延スロット４４の書き
込みステージ、分岐先命令４８のメモリアクセスステー
ジ、命令Ｇの実行ステージに対応する。サイクルＣ８
は、分岐先命令４８の書き込みステージ、命令Ｇのメモ
リアクセスステージに対応する。

【００９０】サイクルＣ９は、命令Ｇの書き込みステー
ジに対応する。図１３は翻訳時に即値データ４６と即値
データ４７が１ワードとして格納された場合を示してい
るが、逆に即値データ４５と即値データ４６が１ワード
として格納され、即値データ４７がミスアラインする場
合もあり得る。後者の場合の命令配置を第２の命令配置
と呼ぶことにする。

【００９１】図１６はメモリ２５内における第４の実施
例の第２の命令配置を示す。図１６では、図１３と異な
り、即値データ転送命令４３と遅延スロット４４の次
の、即値データ４５、４６が１ワードに収まり、即値デ
ータ４６と即値データ４７はミスアラインしている。こ
の場合は即値データ４５、４６を有効データとしてメモ
リ２５からロードする。

【００９２】分岐先命令４８は、図１３と同様に即値デ
ータ転送命令４３から分岐する先の命令である。図１７
は即値データ転送装置による図１６のプログラムの処理
を示す図であり、図１８は図１６のパイプライン処理を
詳細に示す信号タイミングチャートである。

【００９３】図１７、１８のパイプラインは、図１１、
１２と同様の５段階から成り、２相クロック方式により
処理されるものとする。また偶数と奇数の命令アドレス
に対応する２つの命令を同時にフェッチし、即値データ
転送命令４３の分岐時には遅延分岐を行うものとする。

【００９４】まずサイクルＣ１ではＰＣは２Ｎであり、
対応する即値データ転送命令４３と遅延スロット４４を
フェッチし、ＰＣを更新してＰＣ＝２Ｎ＋２とする。次
にサイクルＣ２で即値データ転送命令４３をデコードす
る。このとき、命令デコーダ２１はＰＣ＝２Ｎ＋２、２
Ｎ＋３、２Ｎ＋４に即値データが格納されていることを
認識する。命令デコーダ２１は即値データ４５、４６を
有効データ、即値データ４７を無効データと解釈し、即
値データアドレスの相対値として０を加算器２４に出力
する。またプログラムカウンタ更新の相対値として２を
加算器２２に出力する。この結果サイクルＣ２の前半で
即値データアドレスとして２Ｎ＋２を得、後半で分岐先
アドレスとしてＰＣ＝２Ｎ＋４を得る。この間遅延スロ
ット４４の処理は保留される。

【００９５】サイクルＣ３で即値データ転送命令４３を
実行し、遅延スロット４４をデコードする。ここで即値
データ転送命令４３は分岐命令の役割を果たし、即値デ
ータ４７と分岐先命令４８がフェッチされる。またＰＣ
＝２Ｎ＋６となる。

【００９６】サイクルＣ４は、即値データ転送命令４３
のメモリアクセスステージ、遅延スロット４４の実行ス
テージに対応する。サイクルＣ４で、加算器２４は即値
データアドレス２Ｎ＋２をメモリ２５に出力し、データ
バス２８を介して即値データ４５、４６を実行回路２６
のレジスタにロードする。また命令デコーダ２１は即値
データ４７の処理をキャンセルし、分岐先命令４８をデ
コードする。

【００９７】サイクルＣ５は、即値データ転送命令４３
の書き込みステージ、遅延スロット４４のメモリアクセ
スステージ、分岐先命令４８の実行ステージに対応す
る。分岐先命令４８の実行において、即値データが演算
等に必要な場合は、ロードした即値データ４５、４６を
レジスタから取り出して用いる。

【００９８】サイクルＣ６は、遅延スロット４４の書き
込みステージ、分岐先命令４８のメモリアクセスステー
ジに対応する。サイクルＣ７は、分岐先命令４８の書き
込みステージに対応する。

【００９９】第４の実施例のように即値データの一部を
プログラムに補充すれば、即値データが基本命令長より
長い場合でも、即値データ転送命令のメモリアクセスス
テージは１サイクルとなり、即値データ転送命令を事実
上１サイクルで処理することができる。

【０１００】第４の実施例では、即値データの上位ビッ
トを補充データとして即値データの下位ビットの後に挿
入したが、これに限らず、即値データの下位ビットを補
充データとして即値データの上位ビットの前に挿入する
ことも可能である。この場合も第４の実施例と同様の効
果が得られる。

【０１０１】また即値データが基本命令長の２倍に留ま
らず、より長いときは、これを３つ以上の部分データに
分けてメモリ２５に格納し、即値データの最初の部分デ
ータあるいは最後の部分データを補充することにより、
最小限のメモリアクセスで即値データをロードできる。
あるいは即値データ長に対応する転送幅のデータバスを
用いれば、１回のメモリアクセスでロードできる。原理
的にはデータバスの転送幅を広げることにより、どんな
に長い即値データにも対応可能である。

【０１０２】以上の実施例では、即値データの転送先を
実行回路内のレジスタとしたが、これを中央演算処理装
置外部の周辺リソースの制御レジスタまたはデータレジ
スタとすることも可能である。この場合、即値データは
メモリからデータ転送パスを介して直接周辺リソースへ
転送される。

【０１０３】周辺リソースへ即値データを転送するとき
は、図３の転送先レジスタの識別子Ｒｉとしては、転送
先制御レジスタまたはデータレジスタの識別子を指定す
る。例えばメモリ・マップドＩ／Ｏ方式の場合であれ
ば、メモリアドレスを周辺リソースのレジスタに割り当
て、これを転送先レジスタの識別子として用いる。

【０１０４】一般に、制御レジスタへ転送する即値デー
タは周辺リソースにとっての命令であり、データレジス
タへ転送する即値データは周辺リソースにとってのオペ
ランドである。周辺リソースとしては例えば浮動小数点
演算器等がある。

【０１０５】図１９は、即値データの転送先を浮動小数
点演算器とする第５の実施例の概要を示す図である。図
１９では、メモリ５２に格納された即値データは、即値
データ転送命令のメモリアクセスステージで、データバ
スを介してＣＰＵ５１外部に設けられた浮動小数点演算
器５３に直接転送される。このとき、浮動小数点演算器
５３内のデータレジスタに対応するメモリアドレスがＣ
ＰＵ５１からデータアドレスバスを介して浮動小数点演
算器５３に出力される。

【０１０６】一般に浮動小数点演算器が扱う演算データ
は長いデータ長を必要とするが、これに対応してデータ
バスの転送幅を広げることにより、即値データをメモリ
５２から１回で転送することが可能である。この場合も
本発明の即値データ転送装置を用いれば、即値データ転
送命令を１ＣＰＵサイクルで処理することができる。

【０１０７】

【発明の効果】本発明の即値データ転送装置を用いれ
ば、即値データを命令としてフェッチせずにメモリアク
セスによりロードするので、即値データ転送命令を１Ｃ
ＰＵサイクルでフェッチすることができ、パイプライン
の乱れを軽減できる。

【０１０８】また即値データを命令パス系からデータパ
ス系へ転送する制御とバイパスを必要とせず、既存のハ
ードウェアで実現可能である。また遅延スロットの最適
化を行えば、データハザードによる命令処理の遅れを遅
延分岐で吸収することができ、即値データ転送命令を１
ＣＰＵサイクルで処理することができる。従って即値デ
ータ転送命令に伴うパイプラインの乱れを解消し、パイ
プライン計算機の高速化に貢献する。

【０１０９】さらに即値データ転送命令が分岐命令を兼
ねているため、１命令で完結しており、即値データを格
納するための新たな分岐命令を生成する必要がない。特
にメモリ内での即値データ転送命令と、遅延スロット、
即値データの配置が決まっているため、即値データの格
納場所を考慮する必要がなく、プログラマやコンパイラ
の負担が軽減される。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例の構成図である。

【図３】一実施例のプログラム文を示す図である。

【図４】第１の実施例の命令配置図である。

【図５】第１の実施例のパイプライン処理を示す図であ
る。

【図６】第１の実施例のタイミングチャートである。

【図７】第２の実施例の命令配置図である。

【図８】第２の実施例のパイプライン処理を示す図であ
る。

【図９】第２の実施例のタイミングチャートである。

【図１０】第３の実施例の命令配置図である。

【図１１】第３の実施例のパイプライン処理を示す図で
ある。

【図１２】第３の実施例のタイミングチャートである。

【図１３】第４の実施例における第１の命令配置図であ
る。

【図１４】第１の命令配置のパイプライン処理を示す図
である。

【図１５】第１の命令配置の場合のタイミングチャート
である。

【図１６】第４の実施例における第２の命令配置図であ
る。

【図１７】第２の命令配置のパイプライン処理を示す図
である。

【図１８】第２の命令配置の場合のタイミングチャート
である。

【図１９】第５の実施例の概略図である。

【符号の説明】１０即値データ転送装置１１デコード手段１２命令アドレス生成手段１３即値データアドレス生成手段１４格納手段１５実行手段２１命令デコーダ２２、２４加算器２３プログラムカウンタ２５メモリ２６実行回路３１、３４、３８、４３即値データ転送命令３２、３６、４０、４１、４５、４６、４７即値デー
タ３５、３９、４４遅延スロット

Claims

【特許請求の範囲】

【請求項１】即値データを用いて動作する実行手段
（１５）を有し、前記即値データと前記即値データの転
送を指示する即値データ転送命令とから成る命令をパイ
プライン方式で処理する情報処理装置において、前記命令を格納する格納手段（１４）と、前記格納手段（１４）からフェッチした前記即値データ
転送命令をデコードするデコード手段（１１）とを備
え、即値データ転送命令をデコードして実行することによ
り、前記格納手段（１４）から前記実行手段（１５）へ
前記即値データを転送し、前記即値データ転送命令によ
り指定される分岐先命令へ分岐することを特徴とする即
値データ転送装置（１０）。
【請求項２】前記情報処理装置のパイプラインはメモ
リアクセス段を有し、前記即値データ転送命令をパイプライン方式で処理する
際に、前記メモリアクセス段で、前記即値データを前記
実行手段（１５）へ転送することを特徴とする請求項１
記載の即値データ転送装置（１０）。
【請求項３】前記分岐先命令は、前記即値データを用
いて前記実行手段（１５）により実行されることを特徴
とする請求項１記載の即値データ転送装置（１０）。
【請求項４】前記実行手段（１５）は、前記情報処理
装置の中央処理装置内にあって、前記即値データを用い
て演算を行う実行回路（２６）であることを特徴とする
請求項１記載の即値データ転送装置（１０）。
【請求項５】前記実行手段（１５）は、前記情報処理
装置の中央処理装置に対する周辺リソースであることを
特徴とする請求項１記載の即値データ転送装置（１
０）。
【請求項６】前記即値データは前記周辺リソースに対
する命令であって、前記即値データは前記周辺リソース
の制御レジスタに転送され、前記周辺リソースは転送さ
れた前記即値データを用いて動作することを特徴とする
請求項５記載の即値データ転送装置（１０）。
【請求項７】前記格納手段（１４）からフェッチする
命令の命令アドレスを生成する命令アドレス生成手段
（１２）を備え、前記デコード手段（１１）は、前記即値データ転送命令
をデコードした時に、前記分岐先命令の命令アドレスを
指定する第１の相対値を前記命令アドレス生成手段（１
２）に出力し、前記命令アドレス生成手段（１２）は、既に生成された
命令アドレスと前記第１の相対値とを用いて前記分岐先
命令の命令アドレスを生成し、生成した前記分岐先命令
の命令アドレスを前記格納手段（１４）に出力し、前記情報処理装置は、前記分岐先命令を前記格納手段
（１４）からフェッチすることを特徴とする請求項１記
載の即値データ転送装置（１０）。
【請求項８】前記格納手段（１４）内の前記即値デー
タの位置を示す即値データアドレスを生成する即値デー
タアドレス生成手段（１３）を備え、前記格納手段（１４）は、前記即値データ転送命令に対
して予め決められた相対位置に前記即値データを格納
し、前記命令アドレス生成手段（１２）は、前記既に生成さ
れた命令アドレスを前記即値データアドレス生成手段
（１３）に出力し、前記デコード手段（１１）は、前記即値データ転送命令
をデコードした時に、前記即値データアドレスを指定す
る第２の相対値を前記即値データアドレス生成手段（１
３）に出力し、前記即値データアドレス生成手段（１３）は、前記既に
生成された命令アドレスと前記第２の相対値とを用いて
前記即値データアドレスを生成し、生成した前記即値デ
ータアドレスを前記格納手段（１４）に出力し、前記即値データアドレスに格納された前記即値データを
前記実行手段（１５）に転送することを特徴とする請求
項７記載の即値データ転送装置（１０）。
【請求項９】前記格納手段（１４）は、前記即値デー
タ転送命令に対して予め決められた相対位置に前記即値
データを格納することを特徴とする請求項１記載の即値
データ転送装置（１０）。
【請求項１０】前記格納手段（１４）からフェッチす
る命令の命令アドレスを生成する命令アドレス生成手段
（１２）と、前記格納手段（１４）内の前記即値データの位置を示す
即値データアドレスを生成する即値データアドレス生成
手段（１３）とを備え、前記命令アドレス生成手段（１２）は、既に生成された
命令アドレスを前記即値データアドレス生成手段（１
３）に出力し、前記デコード手段（１１）は、前記即値データ転送命令
をデコードした時に、前記即値データアドレスを指定す
る第２の相対値を前記即値データアドレス生成手段（１
３）に出力し、前記即値データアドレス生成手段（１３）は、前記既に
生成された命令アドレスと前記第２の相対値とを用いて
前記即値データアドレスを生成し、生成した前記即値デ
ータアドレスを前記格納手段（１４）に出力し、前記即値データアドレスに格納された前記即値データを
前記実行手段（１５）に転送することを特徴とする請求
項９記載の即値データ転送装置（１０）。
【請求項１１】前記即値データ転送命令による分岐時
に遅延分岐を行い、前記即値データ転送命令を前記格納
手段（１４）からフェッチした後、前記即値データ転送
命令の次に配置された命令をフェッチし、その後前記分
岐先命令をフェッチすることを特徴とする請求項１記載
の即値データ転送装置（１０）。
【請求項１２】前記即値データ転送命令を前記格納手
段（１４）からフェッチした後、前記即値データ転送命
令の次に配置された前記即値データをフェッチし、その
後前記分岐先命令をフェッチすることを特徴とする請求
項１１記載の即値データ転送装置（１０）。
【請求項１３】前記格納手段（１４）内において、前
記即値データ転送命令の次に遅延スロットを配置し、前
記即値データ転送命令を前記格納手段（１４）からフェ
ッチした後、前記遅延スロットをフェッチし、その後前
記分岐先命令をフェッチすることを特徴とする請求項１
１記載の即値データ転送装置（１０）。
【請求項１４】前記遅延スロットに、実行可能な命令
を置くことを特徴とする請求項１３記載の即値データ転
送装置（１０）。
【請求項１５】前記格納手段（１４）内において、前
記即値データが２ワード以上に分散して格納された時、
複数回のメモリアクセスにより前記即値データを前記実
行手段（１５）に転送することを特徴とする請求項２ま
たは１３記載の即値データ転送装置（１０）。
【請求項１６】前記格納手段（１４）内において、前
記即値データの一部を補充データとして前記即値データ
に隣接する位置に配置することを特徴とする請求項１記
載の即値データ転送装置（１０）。
【請求項１７】前記格納手段（１４）内において、前
記即値データが２ワード以上に分散して格納された時、
前記補充データを前記即値データの一部として前記実行
手段（１５）に転送することを特徴とする請求項１６記
載の即値データ転送装置（１０）。
【請求項１８】前記即値データは第１の部分と第２の
部分とから成り、前記第１の部分を前記補充データとし
て前記即値データに隣接する位置に配置し、前記第１の
部分と前記第２の部分が２ワードに分散して格納された
時、前記補充データと前記第２の部分とを前記即値デー
タとして、１回のメモリアクセスで前記実行手段（１
５）に転送することを特徴とする請求項１６記載の即値
データ転送装置（１０）。
【請求項１９】即値データと該即値データの転送を指
示する即値データ転送命令とから成る命令をパイプライ
ン方式で処理する情報処理装置において、前記即値データ転送命令をフェッチし、フェッチした前記即値データ転送命令をデコードし、デコードした前記即値データ転送命令を実行して、前記
即値データを転送し、前記即値データ転送命令により指
定される分岐先命令へ分岐することを特徴とする即値デ
ータ転送方法。
【請求項２０】前記即値データ転送命令をデコードし
た時に、前記分岐先命令の命令アドレスを指定する第１
の相対値を生成し、前記第１の相対値を用いて前記分岐先命令の命令アドレ
スを生成し、生成した前記分岐先命令の命令アドレスを用いて前記分
岐先命令をフェッチすることを特徴とする請求項１９記
載の即値データ転送方法。
【請求項２１】前記即値データ転送命令に対して予め
決められた相対位置に前記即値データを格納することを
特徴とする請求項１９記載の即値データ転送方法。
【請求項２２】前記即値データ転送命令をデコードし
た時に、前記即値データの格納位置を指定する第２の相
対値を生成し、前記第２の相対値を用いて前記即値データの格納位置に
対応する即値データアドレスを生成し、前記即値データアドレスに格納された前記即値データを
転送することを特徴とする請求項２１記載の即値データ
転送方法。