JPH01284926A - 演算装置の命令読出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ディジタルシグナルプロセッサ等の演算装置の命令読出
方式に関し、自由度をもったくり返し演算を高速に行い
得ることを目的とし、 同一命令について同じ演算処理をくり返して行なわせる
か否かを指定する部分を有する命令語と、同一命令につ
いて同じ演算処理をくり返して行う命令語の後に続けて
くり返し演算を行なわせるべきデータアドレスをパラメ
ータとして記憶し、プログラムアドレスに基いてこれら
をデータとじて出力するプログラムメモリ手段と、該プ
ログラムメモリ手段からのデータ出力のうち命令語を記
１１合する固定命令レジスタ手段と、該プログラムメモ
リ手段からのデータ出力のうちパラメータを記憶する可
変命令レジスタ手段と、該固定命令レジスタ手段および
該可変命令レジスタ手段からの固定命令および可変命令
を入力しデコードするデコーダと、該デコーダでデコー
ドしたくり返し命令゛二基いて、該プログラムメモリ手
段から命令語およびパラメータの少くとも一方を該固定
命令レジススタ手段および該可変命令レジスタ手段の少
くとも一方に、前の命令実行中に、先取りさせるように
制御する制御手段とを具備するように構成する。

〔産業上の利用分野〕

本発明は、ディジタルシグナルプロセッサ（ＤＳＰ）、
マイクロプロセッサ（μＰ）等の演算装置（コンピュー
タ）に関するものであり、より特定的には、同一機能を
繰返して行う場合実行速度を向上させ、更に繰返しの自
由度を上げるようにした演算装置の命令読出方式に関す
る。

〔従来の技術、および、発明が解決しようとする課題〕

ＤＳＰ、μＰ等において、可変長の命令を持つ場合、又
は命令語長が長い場合、プログラムメモリから読出す命
令の続出速度のウェートが高く、実質的な実行速度を低
下させる。

このような場合、同一機能に係る命令を繰り返し行う時
に、か＼る同じ命令を繰り返して読出すという重複を回
避し、実行速度の低下を防止する手段としてリピート機
能というものがある。

尚、同一機能に係る命令を繰り返し行う例としては、積
和演算に基づくトランスバーサル形フィルタのフィルタ
リング処理、画像信号処理、音声信号処理等がある。

これらの信号処理は、高速性が要求されていると共に低
価格化が要望されており、ＤＳＰ、専用μＰ等で実現さ
れる場合が多い。すなわち、比較的小規模な演算装置（
コンピュータ）で実現される場合が多い。

しかしながら、か−る比較的小規模な演算装置は、一般
に、語長、ハードウェア等の制約により、上記リピート
命令使用時のデータは比較的単純な更新しか行えない構
造となっている。このため、例えば、一連の繰り返し演
算の中で複数のベクトル演算を行う画像処理におけるブ
ロックラスクスキャンを行う場合、１つの方法としては
インデックス修飾を用いた多重ループ構造のルーチンを
プログラミングすることが採られている。しかしながら
、この方法はジャンプ命令が必要になり、オーバーヘッ
ドが生じ、実行速度が低下するという問題がある。他の
方法としては、リピート命令を使用せず、１画素ずつ命
令を指定することが採られている。しかしながらこの方
法も、たとえ命令を一語長に抑えて命令読出しによるネ
ックが防止できるとしても、語長の制限によりデータを
指定できる領域が制限されるという問題が生じる。その
結果として、多量のデータを扱う画像処理には有効に利
用できないという問題がある。若し、データの指定領域
を拡張すればハードウェアのアーキテクチャの変更が必
要となる外、続出時間が長くなり、最終的に実行速度が
低下するという問題が生ずる。

従って、くり返し演算が高速に、しかもハードウェアの
アーキテクチャ−を変更することなく、且つ比較的簡単
な回路構成により実現し得ることが要望されている。

また、くり返し演算も種々あるので、これらが自由度を
もって行ない行うようにすることも要望されている。

〔課題を解決するための手段〕

上述の問題を解決し、上記要望を実現する本発明の演算
装置の命令読出方式の原理ブロック図を第１図に示す。

第１図において、演算装置の命令読出方式は、プログラ
ムメモリ手段１、可変命令レジスタ手段２、固定命令レ
ジスタ手段３、デコーダ４、および制御手段５が図示の
如く接続されて構成される。

第２図に本発明の命令語の構成を示す。命令語は、固定
部と可変部とから成り、固定部にはその命令をくり返し
て行うか否かを指定する部分Ｆ／ＦＶが設けられている
。若し、くり返して同じ命令を行う場合、例えばＦ／Ｆ
Ｖ＝１の場合、同じ命令について所定の回数くり返し演
算が行なわれる。くり返し命令には、命令のみくり返す
もの（Ｆタイプ）と、パラメータを異ならせて同じ命令
をくり返すもの（ＦＶタイプ）とがある。

プログラムメモリ手段１は、同一命令について同じ演算
処理をくり返して行なわせるか否かを指定する部分を有
する命令語と、同一命令について同じ演算処理をくり返
して行う命令Ｓ吾の後に続けてくり返し演算を行なわせ
るべきデータアドレスをパラメータとして記憶し、プロ
グラムアドレスＰＡＤＤに基いてこれらをデータとして
出力する。固定命令レジスタ手段２は、プログラムメモ
リ手段１からのデータ出力のうち命令語を記憶する。可
変命令レジスタ手段（３ンは、プログラムメモリ手段１
からのデータ出力のうちパラメータを記憶する。デコー
ダ４は、固定命令レジスタ手段２および該可変命令レジ
スタ手段３からの固定命令Ｆ−ＩＮＳＴおよび可変命令
Ｖ−ＩＮＳＴを入力しデコードする。制御手段５は、デ
コーダ４でデコードしたくり返し命令に基いて、プログ
ラムメモリ手段１から命令語およびパラメータの少くと
も一方を固定命令レジススタ手段２および可変命令レジ
スタ手段３の少くとも一方に先取りさせるように制御す
る。

〔作　用〕

命令語を固定部と可変部とに分けたことにより、ＦＶタ
イプのくり返し命令の場合、２回目以降は、先に読出し
た命令の演算中に次のパラメータを可変命令レジスタ手
段３に先取して読出しておく。

これにより、くり返し続出時間が実質的に無視し得る。

従って実行速度が速くなる。Ｆタイプのくり返し命令は
パラメータを必要としないので、−旦、読出され命令が
くり返し実行される。

尚、パラメータとしては、命令によって、演算すべきデ
ータが記憶されたメモリアドレス、演算、例えば乗算す
べき係数、等、種々のものを採り得る。

〔実施例〕

本発明の実施例の演算装置の命令読出方式の回路図を第
３図に示す。

第３図は演算装置としてＤＳＦの場合を示す。

第１図のプログラムメモリ手段１がプログラムメモリ１
１およびプログラムカウンタ　（ＰＣ）１２で構成され
、可変命令レジスタ手段２が可変命令レジスタ（Ｉ　Ｒ
Ｖ）２１で構成され、固定命令レジスタ手段３が２つの
直列に接続された第１および第２の固定命令レジスタ（
ＩＲＦ　Ｏ、ＩＲＦ　１）３１．３２、デコーダ手段４
がデコーダ４１、および、制御手段５がクロックウィン
ドー発生回路５１および２つのＡＮＤゲー）５２．５３
で構成されている。

プログラムカウンタ１２はプログラムアドレスＰＡＤＤ
をプログラムメモリ１１に出力する。プログラムメモリ
１１には、固定部の命令、例えば図示のＦＲＰ、Ｆｌ、
Ｆ２．Ｆ３．Ｆ４と、可変部、例えば図示のＶ　２１〜
Ｖ２．、Ｖ３が予め記憶されている。固定部の命令の最
下位ピッ）　（Ｆ／ＦＶ）が“０”の場合、可変部の読
込みを必要としないことを示し、“１″の場合は可変部
の読込みを必要とすることを示す。従って、第３図の例
では、くり返し命令ＦＲＰＯ後にくり返すべき命令Ｆ２
がセットされ、更にその後にくり返しパラメータＶ　２
　ｌ−Ｖ　２４がセットされている。但し、Ｆ３のＦ／
ＦＶも“１″であるが、命令Ｆ３はそれ自体がくり返し
命令でなく、次のパラメータＶ３を用いて演算すること
を示す。プログラムメモリ１１はプログラムカウンタ１
２からのプログラムアドレスＰＡＤＤに対応する命令を
プログラムデータＰＤＡＴＡとして出力する。　プログ
ラムデータＰＤＡＴＡは、可変部が可変命令レジスタ２
１に入力され、固定部が第１の固定命令レジスタ３１に
入力される。

固定命令レジスタ３１の固定部が更に第２の固定命令レ
ジスタ３２に転送される。デコーダ４１は可変命令レジ
スタ２１と固定命令レジスタ３．２の内容をデコードす
る。このデコード結果が演算ユニット（図示せず）で実
行される。デコーダ４１は、命令がくり返し命令の場合
、くり返し信号ＲＥＰＢＡＴを出力する。

クロックウィンドー発生回路５１は、第１の固定命令レ
ジスタ３１の固定命令か、固定／可変命令かを示す最下
位ピッ）Ｆ／ＦＶ信号、およびデコーダ４１からのくり
返し信号ＲＥＰＥＡＴに基いて、固定／可変クロックウ
ィンドー信ＩＦＯｃＫＷＤ、可変クロックウィンドー信
号ＲＶＣＫｔ！１０を出力する。これらノウインド−信
号ＦＯＣＫｌｔｌＤ　、　ＲＶＣＫＷＤハ、ＡＮＤゲー
ト５３．５２においてマスタクロックＭＳＣＫをゲート
し、それぞれ、第１の固定命令レジスタ３１、可変命令
レジスタ２１のクロックＩＲＦＯＣＫ　、　ＩＲＶＣに
として出力される。第２の固定命令レジスタ３２はマス
ククロックＭＳＣＫそのもののクロックＩＲＦＩＣＫに
より駆動される。クロックウィンドー発生回路５１の動
作は、以下の動作例を参照して述べる。

第４図（ａ）に、くり返し命令がない場合のプログラム
メモリ１１に記憶された命令群の例を示す。第４図（ａ
）において、プログラムアドレスＰＡＤＤが（ｎ＋２）
、（ｎ＋５）、（ｎ＋７）の命令Ｆ３．Ｆ５．Ｆ６が可
変部Ｖ３．Ｖ５．Ｖ６を必要とする命令、但し、くり返
し命令ではない、であることを示す。

第５図（ａ）〜（ｋ）に第４図（ａ）の命令群を実行す
る動作タイミング図を示す。以下、第４図（ａ）、第５
図（ａ）〜（ｋ）を参照して、第３図の演算装置の命令
読出方式の動作を述べる。

時刻ｔ１のマスタクロックＭ　Ｓ　ＣＫにより（第５図
（ａ）Ｌプログラムカウンタ１２からｎのプログラムア
ドレスＰＡＤＤがプログラムメモリ１１に印加され、プ
ログラムメモリ１１からプログラムデータＰＤＡＴＡと
してＦｌが出力される。（第５図（ｂ））。

クロックウィンドー発生回路５１は、第１の固定命令レ
ジスタ３１からのＦ／ＦＶが“０”であるとき、「高」
レベルのウィンドー信号ＦＯＣＫＷＤ。

「低」レベルのウィンドー信号ＲＶＣＫｉｉｌＤを出力
する。

Ｆ／ＦＶが“１″のときは逆になる。時刻ｔ１において
は、Ｆ／ＦＶが“０”ごあるから（第５図（ｄ））、Ｆ
ＯＣＫｌＩＤ＝　”１”　　（高レベル）、ＲｖＣＫＷ
Ｄ＝“０′″　（低レベル）である（第５図（ｊ）（ｋ
））。

従って、ＡＮＤゲート５３．５２からのクロックＩＲＦ
ＯＣＫ　。

ＩＲＶＣＫはそれぞれ、次の時刻ｔ２でマスククロツタ
ＭＳＣＫが印加されると、ＩＲＦＯＣＫ＝　１、ＩＲＶ
ＣＫ＝　０が第１の固定命令レジスタ３１、可変命令レ
ジスタ２１に印加される。その結果として、上記固定命
令Ｆ１が第１の固定命令レジスタ３１にストアされる。

可変命令レジスタ２１には何も入力されない。一方、固
定命令レジスタ３１に固定命令Ｆ１がストアされると、
プログラムカウンタ１２からの次のプログラムアドレス
（ｎ＋１）により、次の固定命令Ｆ２がプログラムメモ
リ１１からプログラムデータＰＤＡＴＡとして出力され
る。

時刻ｔ３において、第１の固定命令レジスタ３１内の固
定命令Ｆ１が第２の固定命令レジスタ３２に転送される
と共に（第５図（ｆ））、固定命令Ｆ２が第１の固定命
令レジスタ３１に入力される（第５図（Ｃ））。第２の
固定命令レジスタ３２の固定命令Ｆ１がデコーダ４１に
印加され、そこでデコードされ、マスタクロックＭ　Ｓ
　ＣＫの１サイクルで実行される（第５図（ｉ））。

以上の如く、第１および第２の固定命令レジスタ３１．
３２を設けたことにより、第２の固定命令レジスタ３２
からの命令が実行されている間、プログラムメモリ１１
から第１の固定命令レジスタ３１への次の命令の先取読
込みが行なわれる。よって、第２回以降の続出時間が無
視でき、読出から実行までの時間が１サイクルでよい。

時刻ｔ４においてＦ／ＦＶ＝１の命令Ｆ３が第１の固定
命令レジスタ３１に入力され、Ｆ／Ｆ　Ｖ＝１がクロッ
クウィンドー発生回路５１に入力さレルト、ＦＯＣＫｌ
ｌｉＤ＝　０１ＲＶＣＫＩＩＩＤ＝　１１．：なる（第
５図（ｊ）、　　（ｋ））。その結果、時刻ｔ５におい
て、ＩＲＦＯＣＫ＝　０１ＩＲｖＣＫ＝１ノパルスが出
力サレルノで、可変命令レジスタ２１に可変パラメータ
Ｖ３が入力される（第５図（ｇ））。第２の固定命令レ
ジスタ３２には固定命令Ｆ３が入力されている。

デコーダ４１は第２の固定命令レジスタ３２からの命令
Ｆ３と可変命令レジスタ２１の可変バラメ−タｖ３につ
いてデコードする。

この実行は２サイクル必要とする。このため、第１の固
定命令レジスタ３１は可変パラメータＶ３が可変命令レ
ジスタ２１に入力されるサイクルも固定命令Ｆ３を保持
し続け、第２の固定命令レジスタ３２は、時刻ｔ６にお
いて、ダミー（ＤＭＹ）命令が入力される。

以下同様に、アドレス（ｎ＋４）以降の命令が実行され
る。

次に、第４図（ｂ）に図示の如く、プログラムメモリ１
１のアドレスｎに次のアドレス（ｎ＋１）の固定命令Ｆ
２を４回くり返す命令ＦＲＰ（４）が記憶されている場
合の動作を、第６図（ａ）〜（ｋ）の動作タイミングを
参照して述べる。この命令Ｆ２がＦ形命令に対応する。

第６図の時刻ｔ１において、くり返し命令ＦＲＰ（４）
がプログラムメモリ１１から読出され、時刻ｔ２におい
て第１の固定命令レジスタ３１に記憶され、時刻ｔ３に
おいて更に第２の固定命令レジスタ３２に入力され、デ
コーダ４１を介して実行される。但し、この命令は次の
命令Ｆ２を４回くり返して行う命令であるため、デコー
ダ４１からクロックウィンドー発生回路５１に４回くり
返し信号ＲＥＰＥＡＴが出力される。クロックウィンド
ー発生回路５１は４サイクル分ＰＯＣＫＷＤ＝　０にす
る。

一方、時刻ｔ３においてアドレス（ｎ＋１）の命令Ｆ２
が第１の固定命令レジスタ３１に入力され、更に時刻ｔ
４において第２の固定命令レジスタ３２に入力され、こ
の命令について実行される。

一方、固定命令Ｆ２に対するくり返し命令であるため、
ＦＯＣＫＷＤ＝０　（第６図（ｊ））である期間はプロ
グラムカウンタ１２にはマスタクロックＭＳＣには入力
されず、新しいプログラムデータもプログラムメモリ１
１からは出力されない。従って、命令Ｆ２がプログラム
メモリ１１から読出されることなく、第２の固定命令レ
ジスタ３２の命令Ｆ２が連続してデコーダ４１に出力さ
れるのみで、同じ命令Ｆ２が４回継続して実行される。

これにより、実行時間が短縮されるばかりでなく、プロ
グラムメモリ１１内の使用メモリ数も削減できるという
効果が得られる。

第４図（ｂ）のアドレス（ｎ＋２）以降の処理動作は、
第５図（ａ）〜（ｋ）に図示のものと同様である。

更に、第４図（Ｃ）に図示の如く、プログラムメモリア
ドレスｎに次のアドレス（ｎ＋１）の固定命令Ｆ２を４
回くり返す命令ＦＲＰ（４）が記憶され、しかも、命令
Ｆ２’がアドレス（ｎ＋２）〜（ｎ＋５）までの４個の
パラメータについて（り返し演算、すなわち、異なるパ
ラメータについて同じ命令Ｆ２をくり返す場合を述べる
。この命令Ｆ２’がＦＶ形命令に対応する。

第７図（ａ）〜（ｋ）に第４図（Ｃ）の命令群の動作タ
イミング図を示す。

時刻ｔ１〜ｔ４において、くり返し命令ＦＲＰ　（４）
および命令Ｆ２’が第２の固定命令レジスタ３２に入力
されるまでの動作は、第６図（ａ）〜（ｋ）で図示した
ものと同様である。一方、命令Ｆ２’のＦ／ＦＶ＝１で
あるので、時刻ｔ４でパラメータＶ　２１が可変命令レ
ジスタ２１に入力される（第７図（ｇ））。従って、時
刻ｔ４において、パラメータＶ２１で指定されるアドレ
スのデータについて命令Ｆ２’が実行される（第７図（
ｉ））。

命令ＦＲＰ　（４）が命令Ｆ２’を４回くり返す命令で
あることがデコーダ４１によりデコードされ、命令Ｆ２
’を４回くり返すことを示すくり返す信号ＲＥＰＥＡＴ
がクロックウィンドー発生回路５１に出力される。これ
により、クロックウィンドー発生回路５１から４サイク
ル分、ＦＯＣＫＷＤ＝　Ｏの信号が出力されるから、第
１および第２の固定命令レジスタ３１．３２の内容は変
化しない。但し、命令Ｆ２’がパラメータを必要とする
命令であることがデコーダ４１によりデコードされ、こ
の情報がくり返し信号Ｒ［ＥＰＢＡＴに含まれているの
で、クロックウィンドー発生回路５１は４サイクル分Ｒ
ＶＣＫＷＤ＝　１とする。また、プログラムカウンタ１
２にもマスタクロックＭＳＣＫが印加され、順次、パラ
メータＶ２２〜■２．が可変命令レジスタ２１に入力さ
れる（第５図（ｇ））。これにより、バラメークＶ２２
〜Ｖ２゜で指定されるアドレスのデータについて命令Ｆ
２’が実行される（第７図（ｉ））。

時刻ｔ８における第２の固定命令レジスタ３２のダミー
データ（ＤＭＹ）は、くり返し命令終了後、次の命令Ｆ
３へ移行するタイミング合せのためであることは、前述
した通りである。

以上の如く、同じ命令Ｆ２′、例えば加算命令について
、異なるパラメータＶ　２１〜Ｖ　２４に基づくアドレ
スのデータをくり返し行うことができる。

この場合も、実行速度が向上する。

以上の実施例は、プログラムメモリ１１内のパラメータ
がアドレス１つに１つである場合について述べた。一方
、第８図に図示の如く、例えば画像処理のそれぞれが４
×４のマトリクスからなるデータで、ＣＲＴのラスクス
キャンに沿った２次元状に、ブロックポイン）１８Ｐ１
のデータ（ａｉｊ）、ブロックポイント２　ＢＦ２のデ
ータ（ｂｉｊ）が配列されており、ブロックポイント３
８Ｐ３として（ｃｉｊ）　＝　（ａｉｊ）　−（ｂｉｊ
）なる演算を行ない、（ｃｉｊ）に対応するアドレスに
順次記憶する場合にも拡張し得る。

この場合、第９図に図示の如く固定部の外に、（ａｉｊ
）、（ｂｉｊ）のデータを示すアドレスＸ。

ｙを可変部を設ける。また固定部は、くり返しを示すＦ
”／　Ｆ　Ｖビット、減算命令５ＵＢＯ外、ブロックポ
イントＩ　ＢＰＩ、ブロックポイント２　ＢＦ２、ブロ
ックポイント３８Ｐ３を示すパラメータを有する。

尚、アドレスｘ、ｙが２つあるので、第３図の可変命令
レジスタ２１と同等のレジスタを可変命令レジスタ２１
と並列して設ける。

〔発明の効果〕

以上に述べたように本発明によれば、比較的簡単な回路
構成で、繰り返し命令、又は、パラメータが異なる繰り
返し命令が、プログラムメモリからの続出時間を考慮す
ることなく、高速に行うことができるという効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の演算装置の命令読出方式の原理ブロッ
ク図、 第２図は本発明の命令語の構成図、 第３図は本発明の実施例の演算装置の命令読出方式の回
路図、 第４図（ａ）〜（Ｃ）は本発明の実施例の命令群構成図
、 第５図（ａ）〜（ｋ）、第６図（ａ）　〜（ｋ）、第７
図（ａ）　〜’（ｋ）は第４図（ａ）〜（Ｃ）の命令群
の動作タイミング図、 第８図および第９図は更に本発明の実施例を示す図、で
ある。 （符号の説明） １・・・プログラムメモリ手段、 ２・・・可変命令レジスタ手段、 ３・・・固定命令レジスタ手段、 ４・・・デコーダ、 ５・・・制御手段。 ＰＡＤＣＩ　　　ＰＤＡＴＡ　　　　　　　　ＰＤＡＴ
Ａ本発明の実施例の命令群構成図 第４回 ＄８回 第９回

Claims (1)

1. 【特許請求の範囲】 １、同一命令について同じ演算処理をくり返して行なわ
   せるか否かを指定する部分を有する命令語と、同一命令
   について同じ演算処理をくり返して行う命令語の後に続
   けてくり返し演算を行なわせるべきデータアドレスをパ
   ラメータとして記憶し、プログラムアドレス（ＰＡＤＤ
   ）に基いてこれらをデータ（ＰＤＡＴＡ）として出力す
   るプログラムメモリ手段（１）と、 該プログラムメモリ手段からのデータ出力のうち命令語
   を記憶する固定命令レジスタ手段（３）と、 該プログラムメモリ手段からのデータ出力のうちパラメ
   ータを記憶する可変命令レジスタ手段（２）と、 該固定命令レジスタ手段および該可変命令レジスタ手段
   からの固定命令（Ｆ−ＩＮＳＴ）および可変命令（Ｖ−
   ＩＮＳＴ）を入力しデコードするデコーダ（４）と、 該デコーダでデコードしたくり返し命令に基いて、該プ
   ログラムメモリ手段から命令語およびパラメータの少く
   とも一方を該固定命令レジスタ手段および該可変命令レ
   ジスタ手段の少くとも一方に、前の命令実行中に、先取
   りさせるように制御する制御手段（５）とを具備するこ
   とを特徴とする、演算装置の命令読出方式。