JPH08249022A - マルチプロセッサ演算装置、および該装置を有するプログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサ演算装置において、スレー
ブプロセッサ側における演算処理のオーバーヘッドを減
少させる。 【構成】 デコード部１１は、各命令を解析して、その
解釈に基づきマスタプロセッサ１側あるいはスレーブプ
ロセッサ２側に演算指令を出力すると共に、当該命令の
オペランドを出力する。アドレス計算部１２ａは、その
オペランドに基づいてアドレスを計算して、アドレスレ
ジスタ１４ａに格納する。スレーブプロセッサ２側のス
レーブ演算部２１がデコード部１１より演算指令を受け
て、インタフェース部１４にアクセスすると、インタフ
ェースコントローラ１４ｂは、アクセスレジスタ１４ａ
に格納されたアドレスに基づき、スレーブ演算部２１が
データメモリ４上におけるそのアドレスのデータへアク
セスできるようにアクセス制御を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各命令をマスタプロせ
ッサ、あるいはスレーブプロセッサで実行するようにし
たマルチプロセッサ演算装置、および該装置を有するプ
ログラマブルコントローラに関する。

【０００２】

【従来の技術】プログラマブルコントローラ等のマルチ
プロセッサ演算装置では、通常、基本的な命令を高速実
行するＡＳＩＣ等のマスタプロセッサと、それ以外の応
用命令等を汎用ＭＰＵ等によって実行するスレーブプロ
セッサ（１台でも、複数台でも勿論構わない。）とから
構成されている。

【０００３】マスタプロせッサは、命令メモリからの命
令を解読して、その命令がこのマスタプロセッサで実行
されるものか、あるいはスレーブプロセッサで実行され
るものかを判断し、自プロセッサが実行可能な命令につ
いてはこのマスタプロセッサで実行すると共に、スレー
ブプロセッサが実行するものについては当該スレーブプ
ロセッサに対して当該命令をデータとして送出するよう
にしている。

【０００４】一方、スレーブプロセッサは、通常は休止
等していて、マスタプロセッサからスレーブプロセッサ
側で実行すべき命令を受けた場合には、当該命令の解析
を行って実行するようにしている。

【０００５】つまり、例えば実行する命令のオペランド
が３つある場合、スレーブプロセッサはマスタプロセッ
サ側から命令を受けると、図６に示すように命令の解釈
（ステップ１００）、オペランド１のアドレス計算（ス
テップ１１０）、オペランド１のデータフェッチ（ステ
ップ１２０）、オペランド２のアドレス計算（ステップ
１３０）、オペランド２のデータフェッチ（ステップ１
４０）オペランド１によるデータとオペランド２による
データとの演算（ステップ１５０）、オペランド３によ
るディスティネーション（転送先）アドレスの計算（ス
テップ１６０）、ディスティネーションへの書込み（ス
テップ１７０）、という手順で処理を行っている。

【０００６】

【発明が解決しようとする課題】しかし、このような従
来のマルチプロセッサ演算装置では、スレーブプロセッ
サ側でも、上述の図７に示すように、命令の解釈を行
い、続いて各オペランドにしたがったアドレス計算をし
て、命令の演算に使用するソースデータを取得し、さら
にディスティネーションアドレスを算出して、その後実
際の演算に入るようにしていたため、スレーブプロセッ
サに演算リクエストが送達されてから実際に演算を開始
するまでの処理に時間がかかり、スレーブプロセッサに
おけるオーバヘッドが大きくなってしまう、という問題
があった。

【０００７】そこで、本発明はこのような問題に着目し
てなされたもので、スレーブプロセッサ側における演算
処理のオーバーヘッドを減少させることのできるマルチ
プロセッサ演算装置、および該装置を有するプログラマ
ブルコントローラを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、各命令をマスタプロせッ
サ、あるいはスレーブプロセッサで実行するようにした
マルチプロセッサ演算装置であって、上記マスタプロセ
ッサは、命令を解析すると共に当該命令がマスタプロセ
ッサ側で実行されるものか、あるいはスレーブプロセッ
サ側で実行されるものかを判断して、その判断結果に基
づきマスタプロセッサ側あるいはスレーブプロセッサ側
に演算指令を出力すると共に、当該命令のオペランドを
出力するデコード手段と、上記デコード手段からのオペ
ランドに基づいてアドレスを計算するアドレス計算手段
と、上記スレーブプロセッサ側からアクセス可能で、上
記アドレス計算手段が計算したアドレスを記憶してその
アドレスのデータへのアクセスを制御するインタフェー
ス手段と、を具備する一方、上記スレーブプロセッサ
は、上記デコード部からの演算指令を受けて上記インタ
フェース手段にアクセスして、当該インタフェース手段
に記憶されたアドレスのデータを読出し実行するスレー
ブ演算手段を具備する、ことを特徴とする。

【０００９】また、請求項２記載の発明では、請求項１
記載のマスタプロセッサ演算装置において、インタフェ
ース手段は、アドレス計算手段が計算したアドレスを記
憶するアドレス記憶手段と、上記アドレス記憶手段に記
憶されたアドレスのデータへの直接アクセスを示すデー
タポートを有し、スレーブ演算手段がこのデータポート
へアクセスした場合、当該スレーブ演算手段に上記アド
レスが示すデータへ直接アクセスさせるよう制御するア
クセス制御手段と、を具備することを特徴とする。

【００１０】また、請求項３記載の発明では、請求項１
記載のマルチプロセッサ演算装置において、インタフェ
ース手段は、アドレス計算手段が計算したアドレスを記
憶するアドレス記憶手段と、上記アドレス記憶手段に記
憶されたアドレスのデータへの直接アクセスを示すイン
クリメントデータポートを有し、スレーブ演算手段がこ
のインクリメントデータポートへアクセスした場合、当
該スレーブ演算手段に上記アドレスが示すデータへ直接
アクセスさせると共に、上記アドレス記憶手段に記憶さ
れたアドレスをインクリメントするよう制御するアクセ
ス制御手段と、を具備することを特徴とする。

【００１１】また、請求項４記載の発明では、請求項
１、請求項２、または請求項３記載のマルチプロセッサ
演算装置によってユーザプログラムを実行するプログラ
マブルコントローラであることを特徴とする。

【００１２】

【作用】請求項１〜４記載の発明では、マスタプロセッ
サ側で、デコード手段が命令を解析すると共に当該命令
がマスタプロセッサ側で実行されるものか、あるいはス
レーブプロセッサ側で実行されるものかを判断して、そ
の判断結果に基づきマスタプロセッサ側あるいはスレー
ブプロセッサ側に演算指令を出力すると共に、当該命令
のオペランドを出力し、アドレス計算手段がそのオペラ
ンドに基づいてアドレスを計算して、インタフェース手
段がそのアドレスを記憶する。

【００１３】そして、スレーブプロセッサ側のスレーブ
演算手段が、デコード部からの演算指令を受けてインタ
フェース手段にアクセスすると、インタフェース手段の
制御によってそのインタフェース手段に記憶されたアド
レスのデータを読出し、そのデータを実行する。

【００１４】特に、請求項２記載の発明では、インタフ
ェース手段は、アドレス計算手段が計算したアドレスを
記憶しておき、スレーブ演算手段がデータポートへアク
セスした場合には、スレーブ演算手段にそのアドレスが
示すデータへ直接アクセスさせるよう制御する。

【００１５】また、請求項３記載の発明では、インタフ
ェース手段は、アドレス計算手段が計算したアドレスを
記憶しておき、スレーブ演算手段がインクリメントデー
タポートへアクセスした場合には、当該スレーブ演算手
段にそのアドレスが示すデータへ直接アクセスさせると
共に、そのアドレスをインクリメントするよう制御す
る。

【００１６】

【実施例】以下、本発明に係るマルチプロセッサ演算装
置、および本装置を有するプログラマブルコントローラ
の実施例を図面に基づいて説明する。

【００１７】図１に、本発明に係るマルチプロセッサ演
算装置の構成を示す。

【００１８】このマルチプロセッサ演算装置は、プログ
ラマブルコントローラに設けられるもので、複数（本実
施例では、便宜上２台とする。）のプロセッサ、すなわ
ちマスタプロセッサ１、およびスレーブプロセッサ２
と、ユーザプログラムを格納したユーザプログラムメモ
リ３と、データメモリ４とを基本的構成要素として備え
ている。

【００１９】マスタプロセッサ１は、デコード部１１
と、オペランド解析部１２と、マスタ演算部１３と、イ
ンタフェース部１４とを有している。

【００２０】ここで、デコード部１１は、ユーザプログ
ラムメモリ３から命令を読出して解析すると共に当該命
令がマスタプロセッサ１側で実行されるものか、あるい
はスレーブプロセッサ２側で実行されるものかを判断し
て、その判断結果に基づきマスタプロセッサ１側あるい
はスレーブプロセッサ２側に演算指令を出力すると共
に、当該命令のオペランドを出力するように構成されて
いる。なお、デコード部１１は、基本命令等の高速演算
が要求される命令は、原則としてマスタプロセッサ１側
に実行させ、応用命令や後からユーザが作成した命令等
はスレーブプロセッサ２側実行させるように判断するも
のとする。

【００２１】オペランド解析部１２は、デコード部１１
からのオペランドによりアドレスを計算して後述するデ
ータフェッチ部１２ｂおよびインタフェース部１４のア
ドレスレジスタ１４ａに常時出力するアドレス計算部１
２ａと、デコード部１１での判断結果に基づいて命令が
マスタプロセッサ１側で実行される場合には、アクセス
計算部１２ａが計算したアドレスに基づきデータメモリ
４にアクセスしてデータを読出し、マスタ演算部１３へ
送出するデータフェッチ部１２ｂとから構成されてい
る。なお、このデータフェッチ部１２ｂは、デコード部
１１での判断結果に基づいて命令がマスタプロセッサ１
側で実行される場合のみデータメモリ４からデータを読
出してマスタ演算部１３へ送出するようにしても、デコ
ード部１１での判断結果に基づいて常時命令がデータを
読出してマスタ演算部１３へ送出するようにしても良
い。

【００２２】マスタ演算部１３は、本実施例では、ＡＳ
ＩＣ等の特定の命令を高速演算するもので、デコード部
１１からマスタプロセッサ１側への演算指令を受けて、
その演算指令に基づきオペランド解析部１２のデータフ
ェッチ部１２ｂがデータメモリ４から読出したデータを
入力して演算実行するように構成されている。

【００２３】インタフェース部１４は、アドレス計算部
１２ａで計算された命令のアドレスをスレーブプロセッ
サ２側で実行される命令のアドレスとして命令毎に上書
きで記憶するアドレスレジスタ１４ａと、インタフェー
スコントローラ１４ｂとから構成されている。

【００２４】インタフェースコントローラ１４ｂは、ス
レーブプロセッサ２側からアクセス可能なデータポート
１４ｂ1 およびインクリメントデータポート１４ｂ2 を
有しており、スレーブプロセッサ２がデータポート１４
ｂ1 へアクセスした場合は、レジスタ１４ａに記憶され
たアドレスをアドレスバスに出力等してスレーブプロセ
ッサ２がデータメモリ４へ直接アクセスできるようメモ
リアクセスの制御を行うと共に、スレーブプロセッサ２
がこのインクリメントデータポート１４ｂ2 へアクセス
した場合は、アクセスレジスタ１４ａに記憶されたアド
レスに基づいてスレーブプロセッサ２がデータメモリ４
へ直接アクセスできるようメモリアクセスの制御を行う
と共に、その後アクセスレジスタ１４ａに格納されたア
ドレスを１インクリメントするように構成されている。

【００２５】一方、スレーブプロセッサ２は、命令のデ
コード部も備えてなく、マスタプロセッサ１のデコード
部１１から命令の演算指令を受けて、その演算指令にし
たがって次に説明する図２に示す処理手順でインタフェ
ースコントローラ１４ｂのデータポート１４ｂ1 あるい
はインクリメントデータポート１４ｂ2 にアクセスして
演算実行するスレーブ演算部２１を備えている。

【００２６】図２に、本実施例のスレーブ演算部２１に
おける命令演算手順を示す。

【００２７】本実施例のスレーブ演算部２１は、マスタ
プロセッサ１側のデコード部１１から演算指令を受ける
と、スレーブ演算処理を開始して、まずはその演算指令
を解釈する（ステップ２００）。例えば、その演算指令
がデータポート１４ｂ1 へのアクセスか、あるいはイン
クリメントデータポート１４ｂ2 へのアクセスを指示し
ているかや、さらにはその命令のオペランドの数等を解
釈する。尚、ここでは、オペランドが３つ、すなわち演
算すべき命令のソースデータのアドレスを示す２つのソ
ースオペランドと、その演算結果の転送先を示す１つの
ディスティネーションオペランドの合計３つのオペラン
ドがあるものとする。

【００２８】そして、スレーブ演算部２１は、その解釈
に基づき、データポート１４ｂ1 あるいはインクリメン
トデータポート１４ｂ2 のどちらか一方のポートへアク
セスして、アドレスレジスタ１４ａに格納されたオペラ
ンド１のアドレスが示すデータメモリ４上へ直接アクセ
スし、まずはオペランド１のアドレスのデータをフェッ
チする（ステップ２１０）。

【００２９】次いで、同様にポートアクセスしてオペラ
ンド２のアドレスのデータをフェッチして（ステップ２
２０）、続いて両フェッチしたデータを演算指令にした
がって演算し（ステップ２３０）、３度目のポートアク
セスによってその演算結果をアドレスレジスタ１４ａに
格納されたオペランド３のアドレスが示すディスティネ
ーションへ転送して（ステップ２４０）、この命令の演
算処理を終了する。

【００３０】従って、この図２に示す処理をスレーブプ
ロセッサ２側で実行する本実施例によれば、図６に示す
処理をスレーブプロセッサ２側で実行する従来技術と比
較して、ステップ１１０，１３０のオペランド１，２の
計算であるソースデータアドレスの計算、およびステッ
プ１６０のオペランド３の計算であるディスティネーシ
ョンアドレスの計算処理が不要となり、スレーブプロセ
ッサ２側のオーバーヘッドが減少して、スレーブプロセ
ッサ２側の負担が軽減されると共に、スレーブプロセッ
サ２側の高速演算が可能になる。

【００３１】次に、このように構成されたマスタプロセ
ッサ演算装置の動作を、具体的な命令を一例にして説明
する。

【００３２】図３に、具体的な命令の一例を示す。

【００３３】この命令は、スレーブプロセッサ２側で演
算実行されるＡＤＤ（加算）命令３１を示しており、演
算内容を示す命令コード“ＡＤＤ”と、第１〜第３の３
つのオペランドとで構成されている。

【００３４】このＡＤＤ命令３１の動作内容は、「（第
１オペランドの）１２番地のデータと、（第２オペラン
ドの）ＩＲ０＋４番地のデータとを加算して、その加算
結果を（第３オペランドの）１８番地のデータが示す番
地のデータに書き込む。」、という内容を示している。

【００３５】なお、ＩＲ０、すなわちユーザプログラム
メモリ３の０番地には、定数“１０”のデータが入って
いるものとする。

【００３６】図４に、このＡＤＤ命令３１実行前のデー
タメモリ４のデータ格納状態の一例を示す。

【００３７】このデータメモリ４には、例えば“８番
地”のアドレスには定数“８”のデータ、“１１番地”
のアドレスには定数“１”のデータというように、アド
レス順にデータが格納されている。

【００３８】以上のメモリ状態を前提とした上で、この
図２に示すＡＤＤ命令３１がマスタプロセッサ１のデコ
ード部１１によってユーザプログラムメモリ３から読み
出されて解析されると、デコード部１１からスレーブプ
ロセッサ２側にそのＡＤＤ命令３１の演算内容を示す演
算指令が送出されると共に、このＡＤＤ命令３１の第１
〜第３のオペランド（図２参照）がオペランド解析部１
２に送出される。

【００３９】オペランド解析部１２では、この第１〜第
３のオペランドをアドレス計算部１２ａが受けて、以下
のようにアドレス計算を行う。

【００４０】つまり、まず第１オペランドの場合、“＄
１２”の直接アドレス指定であるため、アドレス計算結
果はそのままの定数“１２”であり、これをアドレスレ
ジスタ１４ａに書き込む。

【００４１】また、第２オペランドの場合、“＃４（Ｉ
Ｒ０）”の間接アドレス指定であるため、ＩＲ０の内容
“１０”を読み込むと共に、“ＩＲ０＋４”の演算を実
行して“１４”を得て、この計算結果“１４”をアドレ
スレジスタ１４ａに書き込む。

【００４２】また、第３オペランドの場合、“＄１８”
の直接アドレス指定であるため、アドレス計算結果はそ
のままの定数“１８”であり、これをアドレスレジスタ
１４ａに書き込む。

【００４３】したがって、アドレスレジスタ１４ａに
は、このＡＤＤ命令３１の第１〜第３のオペランドに各
々対応した３つのアドレスが格納されることになる。

【００４４】ところで、スレーブプロセッサ２では、マ
スタプロセッサ１側のデコード部１１からそのＡＤＤ命
令３１の演算指令をスレーブ演算部２１が受けて、スレ
ーブ演算部２１がそのＡＤＤ命令３１の演算指令にした
がってインタフェースコントローラ１４ｂのデータポー
ト１４ｂ1 若しくはインクリメントデータポート１４ｂ
2 にアクセスしてリードおよびライト動作を行う。

【００４５】まず、スレーブ演算部２１がデータポート
１４ｂ1 へアクセスしてリード動作をした場合、インタ
フェースコントローラ１４ｂは、アドレスバスにアドレ
スレジスタ１４に格納された各アドレスを出力等するこ
とによりスレーブ演算部２１のメモリアクセスをコント
ロールして、アドレスレジスタ１４ａに格納された第１
オペランドのアドレスである“１２”をアドレスレジス
タ１４ａから読出してアドレスバスに流す。

【００４６】すると、図４に示すようにデータメモリ４
のアドレス“１２番地”のデータ内容である定数“２”
が、リードデータとしてデータメモリ４からデータポー
ト１４ｂ1 を介しスレーブプロセッサ２内に読み込まれ
ることになる。

【００４７】また、同様にして、スレーブ演算部２１
は、データポート１４ｂ2 を再度アクセスするだけで、
マスタプロセッサ１側で計算された第２オペランドのア
ドレス“１４番地”のデータである定数“４”をデータ
メモリ１４から読込むことができる。

【００４８】そして、スレーブ演算部２１は、第１オペ
ランドのアドレスに基づく定数“２”と、第２オペラン
ドのアドレスに基づく定数“４”とを、デコード部１１
からのＡＤＤの演算指令にしたがって加算して定数
“６”を得て、今度はその演算指令にしたがってデータ
ポート１４ｂ1 にアクセスして演算結果“６”のライト
動作を行う。

【００４９】すると、データポート１４ｂ1 にライトア
クセスしただけで、インタフェースコントローラ１４ｂ
のメモリアクセスコントロールによって、アドレスレジ
スタ１４ａに格納された第３オペランドのアドレス“８
番地”がアドレスバスに出力され、データメモリ４のア
ドレス“８番地”へ演算結果の定数“６”が書き込まれ
ることになる。

【００５０】図５は、ＡＤＤ命令３１実行後のデータメ
モリ４の内容を示しており、図に示すように、データメ
モリ４のアドレス“８番地”の内容が定数“６”に変更
されていることがわかる。

【００５１】従って、本実施例によれば、図２にも示す
ように、スレーブプロセッサ２側では、命令のオペラン
ドに基づいてアドレス計算をすることなく、マスタプロ
セッサ１側のインタフェースコントローラ１４ｂのデー
タポート１４ｂ1 にアクセスするだけで、インタフェー
スコントローラ１４ｂのメモリアドレスコントロールに
よってデータメモリ４からデータを読込み演算を実行し
て、ディスティネーションへ演算結果を書込むことがで
きることになる。

【００５２】このため、図６に示すようにスレーブプロ
セッサ２側でも各オペランドに基づいてアクセス計算し
ていた従来技術と比較して、ステップ１１０，１３０の
オペランド１，２の計算であるソースデータアドレスの
計算、およびステップ１６０のオペランド３の計算であ
るディスティネーションアドレスの計算処理が不要とな
り、スレーブプロセッサ２側のオーバーヘッドが減少
し、スレーブプロセッサ２側の負担が軽減されると共
に、スレーブプロセッサ２側の高速演算が可能になる。

【００５３】次に、本実施例において、デコード部１１
からの演算指令に基づいてスレーブ演算部２１がインタ
フェースコントローラ１４ｂのインクリメントデータポ
ート１４ｂ2 にアクセスした場合について説明する。

【００５４】このインクリメントデータポート１４ｂ2
へのアクセスは、デコード部１１で解読された命令が、
例えばデータメモリ４のある番地からある番地までの一
定領域の各データを他の領域にブロック単位でコピーす
るデータのブロックコピー命令の場合や、一定領域の各
データを各々演算して他の領域に書込む命令等のブロッ
ク単位の一括処理命令等の場合に行われる。

【００５５】つまり、スレーブ演算部２１がデコード部
１１からそのようなブロック単位でデータを処理する一
括処理命令等の演算指令をうけたものとすると、スレー
ブ演算部２１はインタフェースコントローラ１４ｂのデ
ータポート１４ではなくインクリメントデータポート１
４ｂ2 にアクセスする。

【００５６】このようなブロック転送命令の場合、アド
レスレジスタ１４ａには、そのデータブロックの先頭番
地が格納されているので（例えばアドレス“９番地”が
格納されているものとする。）、スレーブ演算部２１が
インクリメントデータポート１４ｂ2 にアクセスする
と、インタフェースコントローラ１４ｂがその先頭番地
“９番地”のアドレスをアドレスバスに出力して、スレ
ーブ演算部２１にインクリメントデータポート１４ｂ2
を介してデータメモリ４に直接アクセスさせ、その“９
番地”のデータである定数“９”を読込み、ブロック単
位のコピー等の演算処理を実行させることができる。

【００５７】その際、その演算処理が終了すると、イン
タフェースコントローラ１４ｂは、インクリメントデー
タポート１４ｂ2 へのアクセスであるため、アドレスレ
ジスタ１４ａに記憶された各オペランドのアドレスを１
インクリメントする。

【００５８】すると、スレーブ演算部２１が再度インク
リメントデータポート１４ｂ2 にアクセスした場合、イ
ンタフェースコントローラ１４ｂの制御によって、スレ
ーブ演算部２１がアドレスレジスタ１４ａに格納された
１インクリメントされたアドレス“１０番地”のデータ
にアクセスでき、その再度のインクリメントデータポー
ト１４ｂ2 のアクセスによってアドレスレジスタ１４ａ
に格納されたアドレスが再度１インクリメントされ、次
のアクセスの際には次のアドレス“１１番地”のデータ
にアクセスできることになる。

【００５９】従って、本実施例によれば、スレーブ演算
部２１は、必要なデータ数分だけインクリメントデータ
ポート１４ｂ2 へのアクセスを繰り返すだけで、アドレ
ス計算をすることなく一定領域のデータを読出して実行
することができ、一定領域のデータの一括処理の場合で
もアドレス計算をせずに高速演算が可能になる。

【００６０】

【発明の効果】以上説明したように本発明では、アドレ
ス計算手段が命令のオペランドに基づいて計算したアド
レスをインタフェース手段が記憶しておき、スレーブプ
ロセッサ側のスレーブ演算手段がインタフェース手段に
アクセスした場合には、インタフェース手段はスレーブ
演算手段がその記憶したアクセスのデータへアクセスで
きるようにアクセスコントロールを行うようにしたた
め、スレーブプロセッサ側では、命令のオペランドに基
づいてアドレス計算をすることなく、データメモリから
データを読み込み実行することができる。

【００６１】このため、スレーブプロセッサ側でも各オ
ペランドに基づいてアクセス計算していた従来技術と比
較して、ソースデータアドレスおよびディスティネーシ
ョンアドレスの計算処理等が不要となり、スレーブプロ
セッサ側のオーバーヘッドが減少して、スレーブプロセ
ッサ側の負担が軽減されると共に、スレーブプロセッサ
側の高速演算が可能になる。

【００６２】また、本発明では、スレーブ演算手段がイ
ンクリメントデータポートへアクセスした場合には、当
該スレーブ演算手段にそのアドレスが示すデータへ直接
アクセスさせると共に、そのアドレスをインクリメント
するようにしたため、スレーブ演算手段が必要なデータ
数分だけインクリメントデータポートへアクセスを繰り
返すだけで、アドレス計算をすることなく一定領域のデ
ータを読出して実行することができ、一定領域のデータ
の一括処理の場合でもアドレス計算をせずに高速演算が
可能になる。

【図面の簡単な説明】

【図１】本発明に係るマルチプロセッサ演算装置の第１
実施例を示すブロック図。

【図２】第１実施例のスレーブ演算部における命令演算
処理の手順を示すフローチャート。

【図３】具体的な命令を示す説明図。

【図４】命令実行前のデータメモリのデータ格納状態の
一例を示す説明図。

【図５】命令実行後のデータメモリのデータ格納状態の
一例を示す説明図。

【図６】従来のスレーブプロセッサにおける命令演算処
理の手順を示すフローチャート。

【符号の説明】

１ マスタプロセッサ １１ デコード部（デコード手段） １２ オペランド解析部 １２ａ アドレス計算部（アドレス計算手段） １２ｂ データフェッチ部 １３ マスタ演算部 １４ インタフェース部（インタフェース手段） １４ａ アドレスレジスタ（アドレス記憶手段） １４ｂ インタフェースコントローラ（アクセス制御手
段） ２ スレーブプロセッサ ２１ スレーブ演算部 ３ ユーザプログラムメモリ ４ データメモリ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各命令をマスタプロせッサ、あるいはス
   レーブプロセッサで実行するようにしたマルチプロセッ
   サ演算装置であって、 上記マスタプロセッサは、 命令を解析すると共に当該命令がマスタプロセッサ側で
   実行されるものか、あるいはスレーブプロセッサ側で実
   行されるものかを判断して、その判断結果に基づきマス
   タプロセッサ側あるいはスレーブプロセッサ側に演算指
   令を出力すると共に、当該命令のオペランドを出力する
   デコード手段と、 上記デコード手段からのオペランドに基づいてアドレス
   を計算するアドレス計算手段と、 上記スレーブプロセッサ側からアクセス可能で、上記ア
   ドレス計算手段が計算したアドレスを記憶してそのアド
   レスのデータへのアクセスを制御するインタフェース手
   段と、を具備する一方、 上記スレーブプロセッサは、 上記デコード部からの演算指令を受けて上記インタフェ
   ース手段にアクセスして、当該インタフェース手段に記
   憶されたアドレスのデータを読出し実行するスレーブ演
   算手段を具備する、 ことを特徴とするマルチプロセッサ演算装置。
2. 【請求項２】 インタフェース手段は、 アドレス計算手段が計算したアドレスを記憶するアドレ
   ス記憶手段と、 上記アドレス記憶手段に記憶されたアドレスのデータへ
   の直接アクセスを示すデータポートを有し、スレーブ演
   算手段がこのデータポートへアクセスした場合、当該ス
   レーブ演算手段に上記アドレスが示すデータへ直接アク
   セスさせるよう制御するアクセス制御手段と、 を具備することを特徴とする請求項１記載のマルチプロ
   セッサ演算装置。
3. 【請求項３】 インタフェース手段は、 アドレス計算手段が計算したアドレスを記憶するアドレ
   ス記憶手段と、 上記アドレス記憶手段に記憶されたアドレスのデータへ
   の直接アクセスを示すインクリメントデータポートを有
   し、スレーブ演算手段がこのインクリメントデータポー
   トへアクセスした場合、当該スレーブ演算手段に上記ア
   ドレスが示すデータへ直接アクセスさせると共に、上記
   アドレス記憶手段に記憶されたアドレスをインクリメン
   トするよう制御するアクセス制御手段と、 を具備することを特徴とする請求項１記載のマルチプロ
   セッサ演算装置。
4. 【請求項４】 請求項１、請求項２、または請求項３記
   載のマルチプロセッサ演算装置によってユーザプログラ
   ムを実行することを特徴とするプログラマブルコントロ
   ーラ。