JPS6041779B2 - 入出力プログラム制御装置 - Google Patents
入出力プログラム制御装置Info
- Publication number
- JPS6041779B2 JPS6041779B2 JP53118311A JP11831178A JPS6041779B2 JP S6041779 B2 JPS6041779 B2 JP S6041779B2 JP 53118311 A JP53118311 A JP 53118311A JP 11831178 A JP11831178 A JP 11831178A JP S6041779 B2 JPS6041779 B2 JP S6041779B2
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- Japan
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- program
- address
- output
- input
- main memory
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- Expired
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Description
【発明の詳細な説明】
本発明は入出力処理プログラムを入出力（Ｉ／０）装置
内に設けた記憶装置に常駐（いわゆるハームウエア）さ
せ、メインメモリにはＩ／０処理プログラムの各々のエ
ントリポイント （アドレス）だけをおき、中央処理装
置のＩ／０処理が、Ｉ／０装置内部の記憶装置のプログ
ラムで実現できる入出力プログラム制御装置に関するも
ので、メインメモリの利用率の向上およびＩ／０装置の
増設、変更（機能向上）に際してソフトウェア変更を最
小にし、同時にＩ／０装置のハードウェアの保守管理を
容易にすることを目的とする。
内に設けた記憶装置に常駐（いわゆるハームウエア）さ
せ、メインメモリにはＩ／０処理プログラムの各々のエ
ントリポイント （アドレス）だけをおき、中央処理装
置のＩ／０処理が、Ｉ／０装置内部の記憶装置のプログ
ラムで実現できる入出力プログラム制御装置に関するも
ので、メインメモリの利用率の向上およびＩ／０装置の
増設、変更（機能向上）に際してソフトウェア変更を最
小にし、同時にＩ／０装置のハードウェアの保守管理を
容易にすることを目的とする。
従来より、通常のコンピュータシステムにおいては、メ
インメモリ上にすべてのＩ／０処理プログラムを常駐さ
せることはできず、外部に設けた補助記憶装置（たとえ
ばディスク装置）に格納し、必要なとき、メインメモリ
に外部の補助記憶装置からＩ／０処理プログラムをロー
ディングし中央処理装置は常にメインメモリ上のプログ
ラムを実行する方法がとられている。しかしこの方法て
はＩ／Ｏ装置の増設あるいは変更に際して、ソフトウェ
アのシステム編集が必要であり、またＩ／０処理プログ
ラムのローディング時間によるＩ／０処理速度が大きく
なるなどの欠点があつた。
インメモリ上にすべてのＩ／０処理プログラムを常駐さ
せることはできず、外部に設けた補助記憶装置（たとえ
ばディスク装置）に格納し、必要なとき、メインメモリ
に外部の補助記憶装置からＩ／０処理プログラムをロー
ディングし中央処理装置は常にメインメモリ上のプログ
ラムを実行する方法がとられている。しかしこの方法て
はＩ／Ｏ装置の増設あるいは変更に際して、ソフトウェ
アのシステム編集が必要であり、またＩ／０処理プログ
ラムのローディング時間によるＩ／０処理速度が大きく
なるなどの欠点があつた。
本発明は通常のコンピュータシステムに、入出・力プロ
グラム制御装置を設けることにより上記の欠点を解決し
、Ｉ／０装置の増設変更におけるソフトウェアの変更を
最小におさえ、Ｉ／０装置のハードウェア管理を容易に
し、保守性の向上をはかることができるようにしたもの
である。
グラム制御装置を設けることにより上記の欠点を解決し
、Ｉ／０装置の増設変更におけるソフトウェアの変更を
最小におさえ、Ｉ／０装置のハードウェア管理を容易に
し、保守性の向上をはかることができるようにしたもの
である。
以下本発明の一実施例による入出力プログラム制御装置
について説明する。
について説明する。
第１図は全体的なコンピュータシステムの構成を示す。
同図において１は中央処理装置、２はメインメモリ（通
常ＲＡＭが実装される）、３は従来から広く用いられて
いる通り、内部に記憶装置をもたないＩ／０装置である
。４は本実施例の特徴とするＩ／Ｏ装置Ｉであり装置内
部に前記Ｉ／０装置３、Ｉ／０エントリアドレスデコー
ダ５、アドレスバッファ６、記憶装置（通常ＲＯＭ）７
を有する。
常ＲＡＭが実装される）、３は従来から広く用いられて
いる通り、内部に記憶装置をもたないＩ／０装置である
。４は本実施例の特徴とするＩ／Ｏ装置Ｉであり装置内
部に前記Ｉ／０装置３、Ｉ／０エントリアドレスデコー
ダ５、アドレスバッファ６、記憶装置（通常ＲＯＭ）７
を有する。
８はＩ／０装置４と同様の構成をもつ他のＩ／０装置で
ある。
ある。
９はＩ／０装置４、８の外部に設けられたＩ／間処理プ
ログラム変換回路部であり、内部にコントロールレジス
タ１０、Ｉ／ｎエントリ・アドレス検出回路１１、およ
びＩ／ｂエントリアドレスラッチ回路１２を有する。
ログラム変換回路部であり、内部にコントロールレジス
タ１０、Ｉ／ｎエントリ・アドレス検出回路１１、およ
びＩ／ｂエントリアドレスラッチ回路１２を有する。
１３，１４，１５は通常のそれぞれアドレスバス、デー
タバス、コントロールバスである。
タバス、コントロールバスである。
１６は本発明によるＩ／（）処理プログラム変換回路部
９より出力されるＩ／０処理エントリアドレスバスであ
る。
９より出力されるＩ／０処理エントリアドレスバスであ
る。
また第２図はＩ／′０処理プログラムの変換の様子をメ
インメモリ２、およびＩ／′０装置エリア７でのプログ
ラムのフローとして示したものである。
インメモリ２、およびＩ／′０装置エリア７でのプログ
ラムのフローとして示したものである。
次に上記構成て実現されるＩ／σプログラム制御装置の
動作について説明する。
動作について説明する。
第２図において中央処理装置１はまずメインメモリ２の
Ａ番地の命令１の実行から開始するものとする。
Ａ番地の命令１の実行から開始するものとする。
次にＢ番地のＩ／間処理を行なう命令２を実行するとき
Ｉ／′０処理プログラムエントリアドレスであるＣ″番
地をアクセスする。
Ｉ／′０処理プログラムエントリアドレスであるＣ″番
地をアクセスする。
Ｃ″番地の中央処理装置１のアクセスは第１図のＩ／間
エントリアドレス検出回路１１により検出されると同時
にこの値がエントリアドレスラッチ１２にセットされ、
Ｉ／０処理エントリアドレスバス１６に出力される。エ
ントリアドレスがエントリアドレスバス１６を通じて出
力されることにより、メインメモリのＣ番地をエントリ
アドレスとするＩ／間装置４のアドレスデコーダ５が活
性化され、中央処理装置１は次の命令をＩ／（）装置４
の記憶装置７の、メインメモリ２のＣ番地の内容である
α番地より命令３をフエチして実行し、続いて順次α＋
１、α十２番地の命令を実行する。
エントリアドレス検出回路１１により検出されると同時
にこの値がエントリアドレスラッチ１２にセットされ、
Ｉ／０処理エントリアドレスバス１６に出力される。エ
ントリアドレスがエントリアドレスバス１６を通じて出
力されることにより、メインメモリのＣ番地をエントリ
アドレスとするＩ／間装置４のアドレスデコーダ５が活
性化され、中央処理装置１は次の命令をＩ／（）装置４
の記憶装置７の、メインメモリ２のＣ番地の内容である
α番地より命令３をフエチして実行し、続いて順次α＋
１、α十２番地の命令を実行する。
そしてβ番地のＩ／ｂ処理プログラム変換回路部９に設
けたコントロールレジスタ１０をアクセスする命令４に
より、１／０処理エントリアドレスラッチ１２を次のγ
番地の命令５の実行の後に、リセットする。この命令５
の実行により中央処理装置はプログラムの実行をメイン
メモリに切り換え（Ｂ＋１）番地の命令６の実行を行な
う。そして順次（Ｂ＋２）、（Ｂ＋３）番地の命令の実
行を行なう。
けたコントロールレジスタ１０をアクセスする命令４に
より、１／０処理エントリアドレスラッチ１２を次のγ
番地の命令５の実行の後に、リセットする。この命令５
の実行により中央処理装置はプログラムの実行をメイン
メモリに切り換え（Ｂ＋１）番地の命令６の実行を行な
う。そして順次（Ｂ＋２）、（Ｂ＋３）番地の命令の実
行を行なう。
このように中央処理装置はＩ／ｎ処理に際しては各々の
Ｌ′σ装置内に設けた記憶装置（ＲＯＭ）エリアのプロ
グラムを実行することができる。
Ｌ′σ装置内に設けた記憶装置（ＲＯＭ）エリアのプロ
グラムを実行することができる。
また第１図の構成におけるＩ／（）装置８の構成もＩ／
ｂエントリアドレスバス１６を設けることにより、Ｉ／
間装置４と全く同様の構成となる。
ｂエントリアドレスバス１６を設けることにより、Ｉ／
間装置４と全く同様の構成となる。
この場合はメインメモリ２におけるＩ／間装置８のＩ／
（）処理エントリアドレスＣ″が異なるだけである。上
述したように本発明による入出力プログラム制御装置は
Ｉ／閘処理プログラムをＩ／（）装置内部に常駐するこ
とにより、入出力処理速度の向上とメインメモリの利用
率の向上を図ることができる。
（）処理エントリアドレスＣ″が異なるだけである。上
述したように本発明による入出力プログラム制御装置は
Ｉ／閘処理プログラムをＩ／（）装置内部に常駐するこ
とにより、入出力処理速度の向上とメインメモリの利用
率の向上を図ることができる。
またＩ／閘装置内部にＩ／′０処理プログラムおよびＩ
／（）装置ハードウェア管理プログラムが全体のシステ
ムとは各々独立に常駐しているため１／間装置の保守、
および仕様の変更が従来のシステムにくらべてきわめて
容易であり、■／間処理プログラムの利用インタフェイ
スが簡略化でき統一的により標準化しやすい効果がある
。特に特殊なＩ／０装置を伴うマイクロコンピュータシ
ステムにおける応用に際しては、Ｉ／間管理ソフト、利
用者ソフトの開発が全て独立に行なうことができ、ソフ
トウェア開発コストの低減をノ図ることができる効果が
ある。
／（）装置ハードウェア管理プログラムが全体のシステ
ムとは各々独立に常駐しているため１／間装置の保守、
および仕様の変更が従来のシステムにくらべてきわめて
容易であり、■／間処理プログラムの利用インタフェイ
スが簡略化でき統一的により標準化しやすい効果がある
。特に特殊なＩ／０装置を伴うマイクロコンピュータシ
ステムにおける応用に際しては、Ｉ／間管理ソフト、利
用者ソフトの開発が全て独立に行なうことができ、ソフ
トウェア開発コストの低減をノ図ることができる効果が
ある。
第１図は本発明の一実施例による入出力プログラム制御
装置を用いたコンピュータシステムの構成図、第２図は
そのフローチャートである。 １・・・・・・中央処理装置、２・・・・・メインメモ
リ（ＲＡＭ）、４・・・・Ｉ／０装置、５・・・・・ア
ドレスデコーダ、６・・・・・アドレスバッファ、７・
・・・・Ｉ／０記憶装置。
装置を用いたコンピュータシステムの構成図、第２図は
そのフローチャートである。 １・・・・・・中央処理装置、２・・・・・メインメモ
リ（ＲＡＭ）、４・・・・Ｉ／０装置、５・・・・・ア
ドレスデコーダ、６・・・・・アドレスバッファ、７・
・・・・Ｉ／０記憶装置。
Claims (1)
- １ 入出力処理プログラム格納のための記憶装置、中央
処理装置が上記記憶装置をアクセスするためのアドレス
デユーダ、およびアドレスバッファを入出力装置内部に
設け、上記中央処理装置がメインメモリ内の入出力処理
プログラムのエントリポイントをアクセスした時にプロ
グラムの実行を、上記メインメモリから上記記憶装置に
移行することを特徴とする入出力プログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53118311A JPS6041779B2 (ja) | 1978-09-25 | 1978-09-25 | 入出力プログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53118311A JPS6041779B2 (ja) | 1978-09-25 | 1978-09-25 | 入出力プログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5544662A JPS5544662A (en) | 1980-03-29 |
| JPS6041779B2 true JPS6041779B2 (ja) | 1985-09-18 |
Family
ID=14733528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53118311A Expired JPS6041779B2 (ja) | 1978-09-25 | 1978-09-25 | 入出力プログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041779B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164335A (en) * | 1981-03-31 | 1982-10-08 | Matsushita Electric Works Ltd | Computer controlling system |
| JPS6037052A (ja) * | 1983-08-08 | 1985-02-26 | Nippon Telegr & Teleph Corp <Ntt> | 入出力制御方式 |
| JPS6242233A (ja) * | 1985-08-20 | 1987-02-24 | Yaskawa Electric Mfg Co Ltd | モジユ−ル構成方式 |
| EP0371166A1 (en) * | 1988-11-30 | 1990-06-06 | International Business Machines Corporation | Disk storage device simulating memory module |
-
1978
- 1978-09-25 JP JP53118311A patent/JPS6041779B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5544662A (en) | 1980-03-29 |
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