JPH0740224B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
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- JPH0740224B2 JPH0740224B2 JP62190476A JP19047687A JPH0740224B2 JP H0740224 B2 JPH0740224 B2 JP H0740224B2 JP 62190476 A JP62190476 A JP 62190476A JP 19047687 A JP19047687 A JP 19047687A JP H0740224 B2 JPH0740224 B2 JP H0740224B2
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Description
【発明の詳細な説明】 〔概要〕 情報処理装置（Processing Unit）に係り、中央処理装
置（CPU）において、マイクロプログラムで複雑な制御
を実現するマイクロプログラム制御方式に関し、 小容量の制御記憶を用いて高度な制御を行うことができ
るマイクロプログラム制御方式を提供することを目的と
し、 制御記憶を内蔵し、前記制御記憶内に格納されるマイク
ロプログラムにより制御される中央処理装置、主記憶装
置および主記憶アクセス制御装置を少なくとも有する情
報処理システムにおいて、マイクロプログラムの一部を
マシン語化してできる拡張マイクロ命令プログラムを格
納する前記主記憶装置上の拡張マイクロ命令領域と、前
記中央処理装置が行う処理の制御を前記制御記憶内のマ
イクロ命令で行うか前記主記憶上の拡張マイクロ命令で
行うかを判断し、前記拡張マイクロ命令で行うときのみ
前記主記憶アクセス制御装置が前記拡張マイクロ命令領
域をアクセスする制御手段とを有するように構成する。
置（CPU）において、マイクロプログラムで複雑な制御
を実現するマイクロプログラム制御方式に関し、 小容量の制御記憶を用いて高度な制御を行うことができ
るマイクロプログラム制御方式を提供することを目的と
し、 制御記憶を内蔵し、前記制御記憶内に格納されるマイク
ロプログラムにより制御される中央処理装置、主記憶装
置および主記憶アクセス制御装置を少なくとも有する情
報処理システムにおいて、マイクロプログラムの一部を
マシン語化してできる拡張マイクロ命令プログラムを格
納する前記主記憶装置上の拡張マイクロ命令領域と、前
記中央処理装置が行う処理の制御を前記制御記憶内のマ
イクロ命令で行うか前記主記憶上の拡張マイクロ命令で
行うかを判断し、前記拡張マイクロ命令で行うときのみ
前記主記憶アクセス制御装置が前記拡張マイクロ命令領
域をアクセスする制御手段とを有するように構成する。
本発明は情報処理装置（Processing Unit）に係り、中
央処理装置（CPU）において、マイクロプログラムで複
雑な制御を実現するマイクロプログラム制御方式に関す
る。
央処理装置（CPU）において、マイクロプログラムで複
雑な制御を実現するマイクロプログラム制御方式に関す
る。
CPU内に制御記憶を設け、マイクロプログラムを格納
し、主記憶から与えられる各マクロ命令に対して前記制
御記憶から複数のマイクロプログラムを読み出し演算器
やワーキングレジスタを制御するマイクロプログラム制
御方式が情報処理装置内に利用されている。情報処理装
置の高速化に伴い制御記憶に用いるメモリには非常に高
速なメモリ素子が要求されている。高速なメモリ素子は
高価であり、実装可能な容量には、経済的限界がある。
一方、制御の高度化、複雑化に伴い、マイクロプログラ
ムのコーディング量はますます増大している。
し、主記憶から与えられる各マクロ命令に対して前記制
御記憶から複数のマイクロプログラムを読み出し演算器
やワーキングレジスタを制御するマイクロプログラム制
御方式が情報処理装置内に利用されている。情報処理装
置の高速化に伴い制御記憶に用いるメモリには非常に高
速なメモリ素子が要求されている。高速なメモリ素子は
高価であり、実装可能な容量には、経済的限界がある。
一方、制御の高度化、複雑化に伴い、マイクロプログラ
ムのコーディング量はますます増大している。
そのため、小容量の制御記憶を用いて高度な制御を行う
マイクロプログラム制御方式が必要となる。
マイクロプログラム制御方式が必要となる。
第５図は従来の情報処理装置の構成である。
中央処理装置（CPU）１が主記憶アクセス制御装置（MA
C）３に命令の読出しを要求するとMAC3は、CPU1から与
えられるアドレスを用いて主記憶装置（MSU）２をアク
セスし命令を読出し、CPU1に与える。MSU2から読出され
るこの命令はマシン語命令でこれが一般に「マクロ命
令」と呼ばれる。各マクロ命令がCPU1内の命令レジスタ
にフェッチされると、マクロ命令内のオペレーションコ
ード（OP）によって前記マクロ命令を解釈するマイクロ
命令群の先頭番地がアクセスされる。その後、前記マイ
クロ命令群の各マイクロ命令が各クロック周期内にCPU1
内の実行部に与えられる。マクロ命令が演算命令であれ
ば、ワーキングレジスタ内のオペランドに演算した後、
結果をワーキングレジスタに入力する。マクロ命令がメ
モリ参照命令であれば、マクロ命令内の論理アドレス部
が絶対アドレスに変換され、前記MAC3を介して、前記MS
U2をアクセスする。メモリ参照が主記憶の読出しであれ
ばデータがシステムバス６を介してMSU2からCPU1に転送
され、主記憶への書込みであれば、CPU1からMSU2に転送
される。マクロ命令が入出力命令であれば、データがCP
U1またはMSU2からI/Oチャネル装置（CH）５を介して入
出力装置４に転送され、あるいは、入出力装置４から、
CH5を介してCPU1またはMSU2に転送される。
C）３に命令の読出しを要求するとMAC3は、CPU1から与
えられるアドレスを用いて主記憶装置（MSU）２をアク
セスし命令を読出し、CPU1に与える。MSU2から読出され
るこの命令はマシン語命令でこれが一般に「マクロ命
令」と呼ばれる。各マクロ命令がCPU1内の命令レジスタ
にフェッチされると、マクロ命令内のオペレーションコ
ード（OP）によって前記マクロ命令を解釈するマイクロ
命令群の先頭番地がアクセスされる。その後、前記マイ
クロ命令群の各マイクロ命令が各クロック周期内にCPU1
内の実行部に与えられる。マクロ命令が演算命令であれ
ば、ワーキングレジスタ内のオペランドに演算した後、
結果をワーキングレジスタに入力する。マクロ命令がメ
モリ参照命令であれば、マクロ命令内の論理アドレス部
が絶対アドレスに変換され、前記MAC3を介して、前記MS
U2をアクセスする。メモリ参照が主記憶の読出しであれ
ばデータがシステムバス６を介してMSU2からCPU1に転送
され、主記憶への書込みであれば、CPU1からMSU2に転送
される。マクロ命令が入出力命令であれば、データがCP
U1またはMSU2からI/Oチャネル装置（CH）５を介して入
出力装置４に転送され、あるいは、入出力装置４から、
CH5を介してCPU1またはMSU2に転送される。
このように、CPUで実行されるマシン語命令は普通CPU内
のマイクロ命令のいくつかを組み合わせたマイクロプロ
グラムにより解釈実行される。この意味でマシン語命令
はマイクロ命令に対しマクロ命令と呼ぶことができる。
マクロ命令という言葉はマイクロプログラムの拡張とし
て用いられるマシン語を指して用いられる。
のマイクロ命令のいくつかを組み合わせたマイクロプロ
グラムにより解釈実行される。この意味でマシン語命令
はマイクロ命令に対しマクロ命令と呼ぶことができる。
マクロ命令という言葉はマイクロプログラムの拡張とし
て用いられるマシン語を指して用いられる。
一般に、マクロ命令を解読するための制御記憶10の読出
し動作とマイクロ命令による実行部の動作はパイプライ
ンで処理されるように、それぞれ連続するクロック周期
内で実行される。そのため、制御記憶10の読出し時間が
実行部の遅延時間とほぼ同じになるように、制御記憶10
に非常に高速なメモリ素子が用いられる。例えば、読出
し時間が10ナノ秒以下のバイポーラメモリが用いられ
る。しかし、高速なメモリ素子は高価であり、実装可能
な容量には経済的な限界がある。一方、CPUの制御の機
能は高度化し、マイクロプログラムのコーディング量は
増大している。
し動作とマイクロ命令による実行部の動作はパイプライ
ンで処理されるように、それぞれ連続するクロック周期
内で実行される。そのため、制御記憶10の読出し時間が
実行部の遅延時間とほぼ同じになるように、制御記憶10
に非常に高速なメモリ素子が用いられる。例えば、読出
し時間が10ナノ秒以下のバイポーラメモリが用いられ
る。しかし、高速なメモリ素子は高価であり、実装可能
な容量には経済的な限界がある。一方、CPUの制御の機
能は高度化し、マイクロプログラムのコーディング量は
増大している。
従って、従来技術では、すべての制御がCPU1内の制御記
憶10内のマイクロ命令で実行されるため、制御の高度化
に伴い制御記憶メモリ素子の容量が増大し、高価になる
という問題が生じていた。
憶10内のマイクロ命令で実行されるため、制御の高度化
に伴い制御記憶メモリ素子の容量が増大し、高価になる
という問題が生じていた。
本発明は、小容量の制御記憶を用いて高度な制御を行う
ことができるマイクロプログラム制御方式を提供するこ
とを目的とする。
ことができるマイクロプログラム制御方式を提供するこ
とを目的とする。
第１図は本発明のマイクロプログラム制御方式に従う情
報処理装置（PU）の構成図である。
報処理装置（PU）の構成図である。
１はマクロ命令を、制御記憶（CS）10内に格納されたマ
イクロ命令に分解し各マイクロ命令で演算の制御を実行
する中央処理装置（CPU）、２はマクロ命令とデータを
格納する主記憶装置（MSU）、３は前記主記憶装置への
アクセスおよびデータ転送の制御を行う主記憶アクセス
制御装置（Memory Access Cotrol）（MAC）、４は入出
力装置、５は入出力装置４のデータ転送を制御するI/O
チャネル装置（CH）、６はシステムバス、７はI/Oバス
である。
イクロ命令に分解し各マイクロ命令で演算の制御を実行
する中央処理装置（CPU）、２はマクロ命令とデータを
格納する主記憶装置（MSU）、３は前記主記憶装置への
アクセスおよびデータ転送の制御を行う主記憶アクセス
制御装置（Memory Access Cotrol）（MAC）、４は入出
力装置、５は入出力装置４のデータ転送を制御するI/O
チャネル装置（CH）、６はシステムバス、７はI/Oバス
である。
本発明では、主記憶装置（MSU）２の一部をマイクロプ
ログラムの拡張のための拡張マイクロ命令領域20とし、
マイクロプログラムの中の特に高速性を要求されないマ
イクロプログラムや、細かいハードウェア制御が不要な
マイクロプログラムをマクロ命令（マシン語命令）で記
述し、前記拡張マイクロ命令領域20に格納する。そし
て、通常の処理では前記拡張マイクロ命令領域20は一般
のユーザ指定あるいはOS指定のマシン語プログラムから
はアクセスできないようにし、拡張マイクロ命令実行時
のみ前記拡張マイクロ命令領域がアクセス可能とするよ
うにMAC3が主記憶制御を行う。さらに、主記憶アクセス
が通常のマシン語であるか、拡張マイクロ命令実行のた
めのものであるかは、CS10内のマイクロプログラムによ
り指示する。
ログラムの拡張のための拡張マイクロ命令領域20とし、
マイクロプログラムの中の特に高速性を要求されないマ
イクロプログラムや、細かいハードウェア制御が不要な
マイクロプログラムをマクロ命令（マシン語命令）で記
述し、前記拡張マイクロ命令領域20に格納する。そし
て、通常の処理では前記拡張マイクロ命令領域20は一般
のユーザ指定あるいはOS指定のマシン語プログラムから
はアクセスできないようにし、拡張マイクロ命令実行時
のみ前記拡張マイクロ命令領域がアクセス可能とするよ
うにMAC3が主記憶制御を行う。さらに、主記憶アクセス
が通常のマシン語であるか、拡張マイクロ命令実行のた
めのものであるかは、CS10内のマイクロプログラムによ
り指示する。
第２図（ａ）は本発明の第１の実施例で、ストレージ・
リミット・アドレス・レジスタ（SLR）によるアドレス
制御回路の構成図である。また、第２図（ｂ）及び
（ｃ）は、第２図（ａ）に示されるアドレス制御回路の
動作を説明するために使われる主記憶マップである。
リミット・アドレス・レジスタ（SLR）によるアドレス
制御回路の構成図である。また、第２図（ｂ）及び
（ｃ）は、第２図（ａ）に示されるアドレス制御回路の
動作を説明するために使われる主記憶マップである。
主記憶アクセス制御装置（MAC）３内に主記憶装置（MS
U）２上の通常領域21と拡張マイクロ命令領域20を有す
るストレージリミットアドレスを保持するストレージリ
ミットアドレスレジスタ（SLR）31を設ける。SLR31の内
容〔SLR〕は主記憶上のアドレスであって第２図（ｂ）
に示されるように、主記憶を０番地から〔SLR〕までの
通常領域21と〔SLR〕＋１番地から実装済最大番地〔PL
R〕までの拡張マイクロ命令領域20の２つの領域に分割
させる。
U）２上の通常領域21と拡張マイクロ命令領域20を有す
るストレージリミットアドレスを保持するストレージリ
ミットアドレスレジスタ（SLR）31を設ける。SLR31の内
容〔SLR〕は主記憶上のアドレスであって第２図（ｂ）
に示されるように、主記憶を０番地から〔SLR〕までの
通常領域21と〔SLR〕＋１番地から実装済最大番地〔PL
R〕までの拡張マイクロ命令領域20の２つの領域に分割
させる。
通常の主記憶アクセス時、参照アドレスはシステムバス
６内のアドレス線60Aより、比較器32の一方の入力に前
記参照アドレスが入力され、他の入力に前記SLR31の内
容〔SLR〕が入力され比較される。比較の結果、SLR31内
のストレージリミットアドレス〔SLR〕を越える参照ア
ドレスがシステムバス６内のアドレス線60Aより入力さ
れた場合、前記参照アドレスが実装済最大アドレス〔PL
R〕よりも小さかったとしても、MAC3内の制御回路30
は、対応するアドレス領域が無いものとして無効アクセ
スであったことをアクセス元の例えば、CPUに信号線301
上の制御信号を用いて通知する。
６内のアドレス線60Aより、比較器32の一方の入力に前
記参照アドレスが入力され、他の入力に前記SLR31の内
容〔SLR〕が入力され比較される。比較の結果、SLR31内
のストレージリミットアドレス〔SLR〕を越える参照ア
ドレスがシステムバス６内のアドレス線60Aより入力さ
れた場合、前記参照アドレスが実装済最大アドレス〔PL
R〕よりも小さかったとしても、MAC3内の制御回路30
は、対応するアドレス領域が無いものとして無効アクセ
スであったことをアクセス元の例えば、CPUに信号線301
上の制御信号を用いて通知する。
〔SLR〕＋１から実装済最大アドレス〔PLR〕の間が拡張
マイクロ命令領域20であって、この領域にはマイクロプ
ログラムを拡張するためのマクロ命令プログラムが格納
される。すなわち、高速性や細かいハードウェア制御が
要求されないマイクロ命令をマクロ命令で記述したもの
が格納される。例えば、マクロ命令化できるマイクロプ
ログラム処理の例としては、リセット時のレジスタ初期
値設定や、IPL（イニシャルプログラムロード）処理な
どがある。マクロ命令がCPU1内の命令レジスタにフェッ
チされ、マクロ命令内のオペレーションコードが指定す
るマイクロ命令群の先頭番地はCS10にあり、その先頭番
地の内容の１ビットが論理１である場合に、前記マクロ
命令を解釈するマイクロ命令群は主記憶上の前記拡張マ
イクロ命令領域にあることをCPU1が認識する。すなわ
ち、マイクロプログラム自身が拡張マイクロ命令領域20
へ起動をかける。CS10内のマイクロプログラムがMSU2内
の前記拡張マイクロ命令プログラムを起動する際にはMA
C3内の前記制御回路30はあらかじめSLR31の内容〔SLR〕
を第２図（ｃ）に示すように、必要なだけの大きなアド
レスに一時的に変更する。
マイクロ命令領域20であって、この領域にはマイクロプ
ログラムを拡張するためのマクロ命令プログラムが格納
される。すなわち、高速性や細かいハードウェア制御が
要求されないマイクロ命令をマクロ命令で記述したもの
が格納される。例えば、マクロ命令化できるマイクロプ
ログラム処理の例としては、リセット時のレジスタ初期
値設定や、IPL（イニシャルプログラムロード）処理な
どがある。マクロ命令がCPU1内の命令レジスタにフェッ
チされ、マクロ命令内のオペレーションコードが指定す
るマイクロ命令群の先頭番地はCS10にあり、その先頭番
地の内容の１ビットが論理１である場合に、前記マクロ
命令を解釈するマイクロ命令群は主記憶上の前記拡張マ
イクロ命令領域にあることをCPU1が認識する。すなわ
ち、マイクロプログラム自身が拡張マイクロ命令領域20
へ起動をかける。CS10内のマイクロプログラムがMSU2内
の前記拡張マイクロ命令プログラムを起動する際にはMA
C3内の前記制御回路30はあらかじめSLR31の内容〔SLR〕
を第２図（ｃ）に示すように、必要なだけの大きなアド
レスに一時的に変更する。
SLRの変更により、拡張マイクロ命令領域20も通常の主
記憶アクセスと同様にアクセス可能となる。拡張マイク
ロ命令領域20は、マクロ化されたマイクロ命令が格納さ
れているので、第２図（ｃ）の状態で通常のマシン語と
同様にマイクロ命令を表現するマクロ命令を実行するこ
とができる。このように、拡張マイクロ命令実行中はSL
R31の内容〔SLR〕は通常時の第２図（ｂ）の状態の内容
と異なる。そして、拡張マイクロ命令中の特殊命令によ
り、拡張マイクロ命令と終了を検出すると、マイクロプ
ログラムは〔SLR〕を第２図（ｂ）のもとのアドレス情
報に戻す。主記憶アドレス60Aは、比較器32で常に〔SL
R〕と比較されその結果、主記憶アドレス＞〔SLR〕の場
合は制御回路30はMSU2に対し主記憶制御線線301でチッ
プイネーブル端子をディスイネイブルにしてアクセスを
禁止させる。それと共に制御回路30はアクセス元に対し
無効アドレスであることを信号線304からバス６を通じ
て通知する。SLR31は制御回路30からSLR制御信号線302
で〔SLR〕のセッティングが制御される。なお、従来装
置によっては、他の目的でSLRと同様の機能を設けたも
のがある。これらの装置では第６図の主記憶マップに示
されるように〔SLR〕よりも大きなアドレス領域70は内
部記憶（IS）と呼ばれ、ハードウェアの制御情報等が格
納されている。このような装置では内部記憶70内に本発
明の拡張マイクロ命令領域を設け、制御方式を本発明に
従うようにすれば、既設のSLRを本発明の目的に使用で
きる。
記憶アクセスと同様にアクセス可能となる。拡張マイク
ロ命令領域20は、マクロ化されたマイクロ命令が格納さ
れているので、第２図（ｃ）の状態で通常のマシン語と
同様にマイクロ命令を表現するマクロ命令を実行するこ
とができる。このように、拡張マイクロ命令実行中はSL
R31の内容〔SLR〕は通常時の第２図（ｂ）の状態の内容
と異なる。そして、拡張マイクロ命令中の特殊命令によ
り、拡張マイクロ命令と終了を検出すると、マイクロプ
ログラムは〔SLR〕を第２図（ｂ）のもとのアドレス情
報に戻す。主記憶アドレス60Aは、比較器32で常に〔SL
R〕と比較されその結果、主記憶アドレス＞〔SLR〕の場
合は制御回路30はMSU2に対し主記憶制御線線301でチッ
プイネーブル端子をディスイネイブルにしてアクセスを
禁止させる。それと共に制御回路30はアクセス元に対し
無効アドレスであることを信号線304からバス６を通じ
て通知する。SLR31は制御回路30からSLR制御信号線302
で〔SLR〕のセッティングが制御される。なお、従来装
置によっては、他の目的でSLRと同様の機能を設けたも
のがある。これらの装置では第６図の主記憶マップに示
されるように〔SLR〕よりも大きなアドレス領域70は内
部記憶（IS）と呼ばれ、ハードウェアの制御情報等が格
納されている。このような装置では内部記憶70内に本発
明の拡張マイクロ命令領域を設け、制御方式を本発明に
従うようにすれば、既設のSLRを本発明の目的に使用で
きる。
次に、本発明の第２の実施例で、通信プロトコルによっ
て拡張マイクロ命令の使用の有無を決定する方式を、第
３図（ａ）は専用制御線を追加したシステム構成図、第
３図（ｂ）のタイムチャート図及び第３図（ｃ）の専用
制御線がないシステムの場合のコマンド方式に対応する
タイムチャート図である。
て拡張マイクロ命令の使用の有無を決定する方式を、第
３図（ａ）は専用制御線を追加したシステム構成図、第
３図（ｂ）のタイムチャート図及び第３図（ｃ）の専用
制御線がないシステムの場合のコマンド方式に対応する
タイムチャート図である。
CPU1とMSU2の間に専用プロトコルを設け、CPU1からMSU2
へのアクセスが、通常の処理か、マイクロプログラムを
拡張した拡張マイクロ命令の実行のためのものかをMSU2
が判断できるようにする。
へのアクセスが、通常の処理か、マイクロプログラムを
拡張した拡張マイクロ命令の実行のためのものかをMSU2
が判断できるようにする。
CPU1は通常モードと拡張マイクロ命令モードを切替るモ
ードスイッチを内部に持ち、マイクロプログラムは拡張
マイクロ命令実行直前にそのスイッチを拡張モードにセ
ットする。すなわち、マクロ命令がCPU1内の命令レジス
タにフェッチされ、マクロ命令内のオペレーションコー
ドが指定するマイクロ命令群の先頭番地はCS10にあり、
その先頭番地の内容の１ビットが前記マイクロ命令の１
ビットが論理１のとき、拡張マイクロ命令モードにな
る。拡張マイクロ命令終了後は直ちにそのスイッチを通
常モードに戻す。
ードスイッチを内部に持ち、マイクロプログラムは拡張
マイクロ命令実行直前にそのスイッチを拡張モードにセ
ットする。すなわち、マクロ命令がCPU1内の命令レジス
タにフェッチされ、マクロ命令内のオペレーションコー
ドが指定するマイクロ命令群の先頭番地はCS10にあり、
その先頭番地の内容の１ビットが前記マイクロ命令の１
ビットが論理１のとき、拡張マイクロ命令モードにな
る。拡張マイクロ命令終了後は直ちにそのスイッチを通
常モードに戻す。
MSU2あるいはMAC3はCPU1からのアクセス時にCPU1から同
時に与えられる前記モードに対応するビットを含む専用
プロトコル信号により拡張マイクロ命令領域20へのアク
セスが可能であるかどうかを判断する。専用プロトコル
信号による通信制御方式はCPU1とMSU2を継ぐバスの形式
により異なる形態をとる。
時に与えられる前記モードに対応するビットを含む専用
プロトコル信号により拡張マイクロ命令領域20へのアク
セスが可能であるかどうかを判断する。専用プロトコル
信号による通信制御方式はCPU1とMSU2を継ぐバスの形式
により異なる形態をとる。
第３図（ａ）は専用制御線８を追加したシステム構成図
で、１はマクロ命令を、制御記憶（CS）10内に格納され
たマイクロ命令に分解し各マイクロ命令で演算の制御を
実行する中央処理装置（CPU）、２はマクロ命令とデー
タを格納する主記憶装置（MSU）、３は前記主記憶装置
へのアクセスおよびデータ転送の制御を行う主記憶アク
セス制御装置（Memory Access Cotrol）（MAC）、４は
入出力装置、５は入出力装置４のデータ転送を制御する
I/Oチャネル装置（CH）、６はシステムバス、７はI/Oバ
スである。
で、１はマクロ命令を、制御記憶（CS）10内に格納され
たマイクロ命令に分解し各マイクロ命令で演算の制御を
実行する中央処理装置（CPU）、２はマクロ命令とデー
タを格納する主記憶装置（MSU）、３は前記主記憶装置
へのアクセスおよびデータ転送の制御を行う主記憶アク
セス制御装置（Memory Access Cotrol）（MAC）、４は
入出力装置、５は入出力装置４のデータ転送を制御する
I/Oチャネル装置（CH）、６はシステムバス、７はI/Oバ
スである。
このシステムにおいて、バス６上に専用制御線８を設
け、その線上の論理が１か０かによって拡張マイクロ命
令領域20へのアクセスが可能か否かを区別する。主記憶
へのアクセス時にバス６を専有するこのシステムでは、
第３図（ｂ）のタイムチャートに示されるように、アド
レスバス上にアドレスが与えられるときに同時にCPU1か
ら出力される前記専用制御線８の論理により通常アクセ
スであるか拡張マイクロ領域アクセスかが決定される。
第３図（ｂ）のタイムチャートでは、T0からT2までのク
ロック周期間は専用制御線の論理は“0"であるから通常
アクセスであり、T2のクロック周期にデータバス上に乗
せられたデータは主記憶内の通常領域21から出力された
ものである。またT4からT6までのクロック周期間は専用
制御線８の論理は“1"であるから拡張マイクロ領域アク
セスであり、T6のクロック周期にデータバス上に乗せら
れたデータは主記憶内の拡張マイクロ領域20から出力さ
れたものである。
け、その線上の論理が１か０かによって拡張マイクロ命
令領域20へのアクセスが可能か否かを区別する。主記憶
へのアクセス時にバス６を専有するこのシステムでは、
第３図（ｂ）のタイムチャートに示されるように、アド
レスバス上にアドレスが与えられるときに同時にCPU1か
ら出力される前記専用制御線８の論理により通常アクセ
スであるか拡張マイクロ領域アクセスかが決定される。
第３図（ｂ）のタイムチャートでは、T0からT2までのク
ロック周期間は専用制御線の論理は“0"であるから通常
アクセスであり、T2のクロック周期にデータバス上に乗
せられたデータは主記憶内の通常領域21から出力された
ものである。またT4からT6までのクロック周期間は専用
制御線８の論理は“1"であるから拡張マイクロ領域アク
セスであり、T6のクロック周期にデータバス上に乗せら
れたデータは主記憶内の拡張マイクロ領域20から出力さ
れたものである。
第３図（ｃ）はコマンド方式によるタイムチャートで、
この場合には、専用制御線８は必要ない。このコマンド
方式は、CPU1からMAC3に対して出されるアクセス要求コ
マンド列に対し、MAC3からCPU1に出される応答コマンド
で結果を返す方式で応答コマンドが返されるまではバス
は他の目的に利用される方式である。T0クロック周期に
出力されたアクセス要求コマンドに、拡張マイクロ命令
領域20へのアクセスが可能であることを示す情報を追加
し、既存のコマンドには前記領域へのアクセスは不可能
であることを示す情報か含まれる。
この場合には、専用制御線８は必要ない。このコマンド
方式は、CPU1からMAC3に対して出されるアクセス要求コ
マンド列に対し、MAC3からCPU1に出される応答コマンド
で結果を返す方式で応答コマンドが返されるまではバス
は他の目的に利用される方式である。T0クロック周期に
出力されたアクセス要求コマンドに、拡張マイクロ命令
領域20へのアクセスが可能であることを示す情報を追加
し、既存のコマンドには前記領域へのアクセスは不可能
であることを示す情報か含まれる。
T0周期のコマンド後には、T1クロック周期でアドレスが
出され、T2クロック周期でデータが必要であれば、デー
タバス上に乗せられる。前記要求コマンドに対するMAC3
からの応答はT6クロック周期で出力され、前記アドレス
によって指定されたデータはT7クロック周期で出され
る。
出され、T2クロック周期でデータが必要であれば、デー
タバス上に乗せられる。前記要求コマンドに対するMAC3
からの応答はT6クロック周期で出力され、前記アドレス
によって指定されたデータはT7クロック周期で出され
る。
要求コマンドが拡張マイクロ領域20のアクセスを要求し
ている場合は、T7クロック周期のデータは拡張マイクロ
命令であり、CPU1に入力される。
ている場合は、T7クロック周期のデータは拡張マイクロ
命令であり、CPU1に入力される。
次に、本発明の第３の実施例は、主記憶上で分割された
仮想計算機領域を拡張マイクロプログラム領域として利
用する方式で、この方式を第４図（ａ）、（ｂ）のメモ
リマップ図を用いて説明する。
仮想計算機領域を拡張マイクロプログラム領域として利
用する方式で、この方式を第４図（ａ）、（ｂ）のメモ
リマップ図を用いて説明する。
情報処理システムに依っては、１つの計算機が複数の計
算機で構成されているように仮想化するために、見かけ
上、同時に複数の基本プログラム（OS）が動作するよう
な仮想計算機機構を備えるものがある。このようなシス
テムでは、主記憶をいくつかの領域に分割して、各々の
領域ごとに異なる基本プログラムを格納し、それぞれ独
立に動作させている。すなわち、各々の領域の基本プロ
グラムからは他の領域をアクセスできないようにハード
ウェアで相互に保護されている。このようなシステムで
各々の基本プログラムが動作しているメモリ空間を仮想
計算機領域（VM）と呼ぶことにする。
算機で構成されているように仮想化するために、見かけ
上、同時に複数の基本プログラム（OS）が動作するよう
な仮想計算機機構を備えるものがある。このようなシス
テムでは、主記憶をいくつかの領域に分割して、各々の
領域ごとに異なる基本プログラムを格納し、それぞれ独
立に動作させている。すなわち、各々の領域の基本プロ
グラムからは他の領域をアクセスできないようにハード
ウェアで相互に保護されている。このようなシステムで
各々の基本プログラムが動作しているメモリ空間を仮想
計算機領域（VM）と呼ぶことにする。
第４図（ａ）のマップ図は、上記の情報システムにおい
て、仮想計算機領域の１つであるVM4をマイクロプログ
ラムの拡張のための拡張マイクロ命令領域とする方式を
示す。この領域VM4は他からのアクセスから元々保護さ
れている。ある仮想計算機領域（例えば、VM1）内のマ
クロ命令がCPU1内の命令レジスタにフェッチされ、マク
ロ命令内のオペレーションコードが指定するマイクロ命
令群の先頭番地にあるCS10内のマイクロプログラムによ
り、このVM4にあるマクロ命令化された拡張マイクロ命
令を実行する際にはまず、現在の前記の仮想計算機領域
（VM1）から拡張マイクロ命令領域の仮想計算機領域（V
M4）に制御が移る。VM4内の拡張マイクロ命令終了時に
はもとの仮想計算機領域（VM1）に制御が戻る。
て、仮想計算機領域の１つであるVM4をマイクロプログ
ラムの拡張のための拡張マイクロ命令領域とする方式を
示す。この領域VM4は他からのアクセスから元々保護さ
れている。ある仮想計算機領域（例えば、VM1）内のマ
クロ命令がCPU1内の命令レジスタにフェッチされ、マク
ロ命令内のオペレーションコードが指定するマイクロ命
令群の先頭番地にあるCS10内のマイクロプログラムによ
り、このVM4にあるマクロ命令化された拡張マイクロ命
令を実行する際にはまず、現在の前記の仮想計算機領域
（VM1）から拡張マイクロ命令領域の仮想計算機領域（V
M4）に制御が移る。VM4内の拡張マイクロ命令終了時に
はもとの仮想計算機領域（VM1）に制御が戻る。
また、第４図（ｂ）のメモリマップ図は、上記の仮想計
算機機構において、仮想計算機領域の全体を制御するハ
イパーバイザのための領域（その１とその２）の一部
（その２）を拡張マイクロ命令領域を置く方式を示す。
ハイパーバイザはすべての主記憶空間、すなわち、すべ
ての仮想計算機領域をアクセスすることが可能である。
一般に仮想計算機領域として割り当てられなかった主記
憶空間はハイパーバイザ専用空間であるので、第４図
（ｂ）のメモリマップ上の（その２）の領域はハイパー
バイザ領域となる。このハイパーバイザ専用の動作モー
ドを設定すれば、前記拡張マイクロ命令領域へのアクセ
スが可能となる。
算機機構において、仮想計算機領域の全体を制御するハ
イパーバイザのための領域（その１とその２）の一部
（その２）を拡張マイクロ命令領域を置く方式を示す。
ハイパーバイザはすべての主記憶空間、すなわち、すべ
ての仮想計算機領域をアクセスすることが可能である。
一般に仮想計算機領域として割り当てられなかった主記
憶空間はハイパーバイザ専用空間であるので、第４図
（ｂ）のメモリマップ上の（その２）の領域はハイパー
バイザ領域となる。このハイパーバイザ専用の動作モー
ドを設定すれば、前記拡張マイクロ命令領域へのアクセ
スが可能となる。
以上説明したように、本発明によれば、マイクロプログ
ラムのうち、高速性や複雑制御に対する要求が少ない部
分を制御記憶からマクロプログラム化して主記憶上に移
すことにより、高価なメモリ素子による制御記憶の容量
を削減できるばかりでなく、小容量の制御記憶に複雑な
処理ルーチンのマイクロプログラムを置くことにより、
小容量化による機能低下はなく、コストパーフォマンス
が向上する。
ラムのうち、高速性や複雑制御に対する要求が少ない部
分を制御記憶からマクロプログラム化して主記憶上に移
すことにより、高価なメモリ素子による制御記憶の容量
を削減できるばかりでなく、小容量の制御記憶に複雑な
処理ルーチンのマイクロプログラムを置くことにより、
小容量化による機能低下はなく、コストパーフォマンス
が向上する。
また、マクロ命令による拡張マイクロ命令は、マシン語
に互換性がある場合異なる情報処理装置間で共通に利用
することができ、マクロ命令資産の有効利用が図れる。
に互換性がある場合異なる情報処理装置間で共通に利用
することができ、マクロ命令資産の有効利用が図れる。
第１図は本発明の原理ブロック図、 第２図（ａ）は本発明の第１の実施例のブロック図、 第２図（ｂ）及び（ｃ）は同じく主記憶マップ図、 第３図（ａ）は本発明の第２の実施例のブロック図、 第３図（ｂ）及び（ｃ）はそれぞれ第２の実施例のタイ
ムチャート、 第４図（ａ）及び（ｂ）はそれぞれ本発明の第３の実施
例の主記憶マップ図、 第５図は従来の情報処理装置のブロック図、 第６図は従来の情報処理装置のメモリマップ図である。 １……中央処理装置、 ２……主記憶装置、 ３……主記憶アクセス制御装置、 ４……入出力装置、 ５……入出力チャネル装置、 10……制御記憶、 20……拡張マイクロ命令領域、 21……通常領域．
ムチャート、 第４図（ａ）及び（ｂ）はそれぞれ本発明の第３の実施
例の主記憶マップ図、 第５図は従来の情報処理装置のブロック図、 第６図は従来の情報処理装置のメモリマップ図である。 １……中央処理装置、 ２……主記憶装置、 ３……主記憶アクセス制御装置、 ４……入出力装置、 ５……入出力チャネル装置、 10……制御記憶、 20……拡張マイクロ命令領域、 21……通常領域．
Claims (4)
- 【請求項１】制御記憶（10）を内蔵し、前記制御記憶
（10）内に格納されるマイクロプログラムにより制御さ
れる中央処理装置（１）、主記憶装置（２）および主記
憶アクセス制御装置（３）を少なくとも有する情報処理
システムにおいて、 マイクロプログラムの一部をマシン語化してできる拡張
マイクロ命令プログラムを格納する前記主記憶装置
（２）上の拡張マイクロ命令領域（20）と、 前記中央処理装置が行う処理の制御を前記制御記憶内の
マイクロ命令で行うか前記主記憶上の拡張マイクロ命令
で行うかを判断し、前記拡張マイクロ命令で行うときの
み前記主記憶アクセス制御装置が前記拡張マイクロ命令
領域をアクセスする制御手段とを有することを特徴とす
るマイクロプログラム制御方式。 - 【請求項２】前記制御手段は、主記憶上のアドレスを格
納し、前記アドレスによって主記憶上の空間を通常領域
（21）と前記拡張マイクロ命令領域（20）に分割するこ
とを可能にするストレージリミットアドレスレジスタ
（31）と、 ストレージリミットアドレスレジスタ（31）の内容と入
力されるアドレスとを比較する比較回路（32）と、 通常の主記憶アクセス時に前記拡張マイクロ命令領域が
アクセスされたことを前記比較回路（32）で検出された
場合に無効アクセスであることをアクセス元に通知し、
小容量の制御記憶を用いて高度な制御を行うことを特徴
とする特許請求の範囲第１項記載のマイクロプログラム
制御方式。 - 【請求項３】前記制御手段は、前記中央処理装置の処理
を制御するためのマイクロ命令が前記主記憶上の前記拡
張マイクロ命令領域にあることを前記主記憶アクセス手
段が前記中央処理装置からの専用制御線情報または要求
コマンドにより検出したときのみ前記拡張マイクロ命令
領域をアクセスすることを特徴とする特許請求の範囲第
１項記載のマイクロプログラム制御方式。 - 【請求項４】前記制御手段は、主記憶上の記憶空間が複
数の仮想計算機領域に分割され該仮想計算機領域にある
基本プログラムからは他の仮想計算機領域をアクセスで
きないように記憶保護されている仮想計算機機構を備え
たシステムにおける該記憶保護のための手段と、前記中
央処理装置の処理を制御するためのマイクロ命令が前記
主記憶上の前記拡張マイクロ命令領域にあることを検出
したときのみ前記拡張マイクロ命令領域をアクセスする
制御回路とから成り、前記拡張マイクロ命令領域は、該
仮想計算機領域の１つ、またはハイパーバイザ専用領域
の一部が割り当てられることを特徴とする特許請求の範
囲第１項記載のマイクロプログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190476A JPH0740224B2 (ja) | 1987-07-31 | 1987-07-31 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62190476A JPH0740224B2 (ja) | 1987-07-31 | 1987-07-31 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6435629A JPS6435629A (en) | 1989-02-06 |
| JPH0740224B2 true JPH0740224B2 (ja) | 1995-05-01 |
Family
ID=16258742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62190476A Expired - Lifetime JPH0740224B2 (ja) | 1987-07-31 | 1987-07-31 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740224B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289169A (ja) | 1998-04-03 | 1999-10-19 | Nec Shizuoka Ltd | 電子機器の情報表示窓 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052448B2 (ja) * | 1978-05-22 | 1985-11-19 | 日本電気株式会社 | マイクロプログラム制御装置 |
-
1987
- 1987-07-31 JP JP62190476A patent/JPH0740224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6435629A (en) | 1989-02-06 |
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