JPS62117046A - プレフイクス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 仮想計算機の実行における、プレフィクス値の変更を制
御する方式である。プレフィクス値の変更があった場合
には、一般にアドレス変換バッファの内容を無効化する
必要がある。しかし、仮想計算機のプレフィクス値設定
の場合には、無効化の必要なのは特定の１仮想計算機に
関係する項のみであり、且つその仮想計算機に関する以
前のプレフィクス値と同一の値が設定される機会が多い
。従って、プレフィクス値の設定のみ行う命令と、アド
レス変換バッファの指定の仮想計算機に関する項のみを
選択的に無効化する命令とを設けてプレフィクス値設定
処理を行うことにより、アドレス変換バッファの不必要
な無効化を避けて、実行効率を向上することができる。

〔産業上の利用分野〕

本発明は、計算機システムの、仮想計算機の実行におけ
る、プレフィクス値の変更を制御する方式に関する。

計算機システムにおいて、別の１以上の仮想的な計算機
システム、いわゆる仮想計算機を稼動する方式はよく知
られている。

その場合に各仮想計算機は、実計算機システムの仮想計
算機制御プログラム（以下においてＶＭモニタという）
の制御下にあり、ＶＭモニタによって制御を渡された仮
想計算機が、実８１算機の中央処理装置で実行される。

仮想計算機の実行によって発生される論理アドレスは、
絶対アドレスに変換して主記憶装置へのアクセスが行わ
れるが、このアドレス変換処理を高速化するために、各
中央処理装置（以下において、実プロセツサという）に
は公知のアドレス変換バッファ　（以下においてＴＬＢ
という）を設けて、使用した論理アドレスと絶対アドレ
スの対を記憶する方式が採られる。

その場合、論理アドレスは各仮想計算機ごとのローカル
なアドレスであるので、ＴＬＢには仮想計算機の別を識
別する識別番号をアドレス対と共に記憶して、複数の仮
想計算機によるＴＬＢの共用を可能にする。

〔従来の技術〕 第２図は、計算機システムの一構成例を示すブロック図
である。

実プロセツサ１は、記憶制御装置２を経て主記憶装置３
に接続し、主記憶装置３にロードされているプログラム
を実行する。

公知のように、１以上の各仮想計算機は、実計算機シス
テムの管理プログラムであるＶＭモニタの管理下にあり
、ＶＭモニタから制御を渡されて実行を開始する。

第３図は実プロセツサＩのアドレス変換機構に関する構
成を示すブロック図である。

仮想計算機に制御を渡すとき、ＶＭモニタは実プロセツ
サの制御レジスタ１０に仮想計算機識別名（以下におい
てＶＭＩＤという）を設定する。

仮想計算機の主記憶アクセスのために発生される論理ア
ドレスが、レジスタ１２に設定されると、例えばその下
位部分のページ内変位をを除く、論理アドレスの上位部
分（論理ページアドレス）と制御レジスタ１０のＶＭＩ
ＤとをＴＬＢ制御部１３に入力して、ＴＬＢ　１４によ
るアドレス変換を試みる。

ＴＬＢ　１４の各項１５は公知のように、項の内容の有
効性を示す有効ビット１６、ＶＭＩＤを保持するＶＭＩ
Ｄ部１７、論理ページアドレスを保持する論理アドレス
部１８、及びそれに対応する主記憶装置３上のページ領
域のページアドレスを保持する絶対アドレス部１９を有
し、ＴＬＢ制御部１３はＴＬＢ　１４から、Ｖ　Ｍ　Ｉ
　ｌ）及び論理ページアドレスに一致するＶＭＩＩ）部
１７及び論理アドレス部１８を持つ有効な項１５を検索
する。

該当する項１５があれば、その絶対アドレス部１９をレ
ジスタ２０の上位部にセットして絶対ページアドレスと
し、レジスタ１２のページ内変位を下位につなぐことに
よりアドレス変換が完了する。

ＴＬＢ制御部１３の検索の結果、前記の意味で該当する
項が無かった場合には、アドレス変換制御部２１を起動
して、主記憶装置３に保持されるアドレス変換テーブル
を使用する公知の方法によるアドレス変換を行う。

このアドレス変換においては、例えば仮想計算機上の主
記憶についての仮想実ページアドレスが先ず得られ、こ
の仮想実ページアドレスをプレフィクス処理部２２で処
理して、要すればプレフィクスレジスタ２３に保持する
プレフィクス値を参照するプレフィクス処理を行った後
、実計算機の主記憶装置３の絶対アドレスへ変換し、そ
の結果がレジスタ２０に設定され、前記と同様の変換ア
ドレスを得る。

又、ＴＬＢ制御部１３の制御によってＴＬＴｈ　１４の
１項に、今のアドレス変換によって得られた絶対ページ
アドレスと、これに対応すべきレジスタ１２にある論理
ページアドレスと、制御レジスタ１０にあるＶ旧りとが
、それぞれ１項内の所定部に書き込まれる。

プレフィクス処理とは公知のように、マルチプロセソサ
構成において主記憶装置３上に各プロセッサごとに異な
る固有のシステム制御すｎ報を保持する領域（これをプ
レフィクス領域という）を個別に設け、且つそれぞれの
プロセッサが自身の該領域にアクセスするのには、同一
の実アドレスによってアクセスできるようにするための
機能である。

そのために、例えばθ番地から始まる４キロバイト領域
を、プレフィクス領域を指定する実アドレスとし、プレ
フィクスレジスタ２３に設定されるプレフィクス値によ
って、そのプロセッサのプレフィクス領域の先頭絶対ア
ドレスを示し、Ｊ二記のプレフィクス領域実アドレスが
アクセスアドレスとして指定されると、該アドレスをプ
レフィクス値をヘースアドレスとする絶対アドレスに変
換する機構（プレフィクス処理部２２）を設ける。

ＴＬＢ　１４には前記のように、このようにしてプレフ
ィクス処理された結果の絶対アドレスが保持される。従
って、実プロセツサの場合には、プレフィクスレジスタ
２３の内容が更新された場合には、ＴＬＢ　１４に保持
する変換アドレスのうち、プレフィクス処理に該当する
項は正しい変換値を示していないことになるので、無効
にする必要がある。

このために、プレフィクスレジスタ２３にプレフィクス
値をロードする命令（例えばセット・プレフィクス（Ｓ
ＰＸ）命令という）は、命令処理部からプレフィクスレ
ジスタ２３に指定のオペランドを転送してロードすると
共に、ＴＬＢ制御部１３に指示して、ＴＬＢ　１４の内
容を一旦すべて無効化する（有効ビットを無効表示にす
る）ように構成される。

〔発明が解決しようとする問題点〕

このために従来は、前記のようにＶＭモニタから、ある
仮想計算機に制御を渡された場合、仮想計算機の実行を
開始するために、ＶＭモニタがプレフィクスレジスタ２
３に該仮想計算機で使用するプレフィクスをロードする
ようにＳＦＸ命令を実行すると、ＴＬＢ　１４がクリア
されるので、アドレス変換効率を低下させた。

ＴＬＢ　１４のクリアを、ＶＭＩＤを識別して選択的に
行うように改良することによって、この問題は軽減され
るが、複数の仮想計算機が交互に実行される１ｉ境にお
いて、ある仮想計算機の実行が中断された後、再び制御
が渡される場合に、一般にプレフィクス値は以前の中断
時の値が継続されるに関わらず、ＴＬ［ｌ　１４の該仮
想計算機に対応する項はクリアされてしまうという問題
がある。

〔問題点を解決するための手段〕

第１図は、本発明の処理の流れ図である。

図において、３０はＴＬＢを選択的にクリアする命令の
実行ステップ、３１及び３５はプレフィクスレジスタの
ロードのみを行う命令の実行ステップである。

〔作　用〕

ＶＭモニタはプレフィクスレジスタのロード処理の最初
の処理ステップ３２において、この処理が仮想計算機の
ｓｐｘ命令による割り出しか判定して処理を分岐する。

ＳＰχ命令による割り出しの場合にはステップ３３．３
４でプレフィクス値が実際に変更されるか判定し、変更
される場合のみ、ステップ３０．３Ｉで本発明の命令（
例えばＰＤＴＬＢ命令及びＬＰＸＲ命令とする）を実行
して処理を終わる。

ＰＤＴＬＢ命令は、ＶＭＩＤをオペランドとして指定し
、ＴＬＢ上の該ＶＭＩＤを保持する項をすべて無効化す
る命令である。

ＬＰＸＲ命令はオペランドとして指定するプレフィクス
値をプレフィクスレジスタにロードする処理のみを行う
命令で、ＴＬＲのクリアは行わない。

ステップ３４でプレフィクス値に変更無しと判定した場
合は直ちに処理を終わる。

仮想計算機のＳＦＸ命令実行による割り出しでない場合
は、ステップ３５でＬＰＸＲ命令実行のみを行って処理
を終わる。

以上により、ＴＬＢのクリアは、必要な場合のみ行われ
るようになり、アドレス変換効率の低下を防ぐことがで
きる。

〔実施例〕

仮想計算機におけるｓｐｘ命令の実行は、他の一部のい
わゆる特権命令の実行の場合と同様に、７Ｍモニタが介
入して処理するようにし、そのためにＳＰｘ命令である
ことが識別されると、実行を中断していわゆる割り出し
を起こし、７Ｍモニタに制御を移行させるようにする。

７Ｍモニタが第３図におけるプレフィクスレジスタ２３
をロードする処理を示す第１図の処理の流れの最初の処
理ステップ３２において、７Ｍモニタはこの処理が仮想
計算機のｓｐｘ命令による割り出しによるものか判定し
て処理を分岐する。

ＳＰＸ命令による割り出しの場合にはステップ３３で、
プレフィクスレジスタ２３の内容を読み取って、例えば
主記憶装置３上のオペランドへ格納する命令（例えば５
ＴＰＸ命令）、を実行する。

次のステップ３４で、ＳＦＸ命令のオペランドで指定さ
れるプレフィクス設定値と、前ステップで読み取った現
ブレフィクス値とを比較して、プレフィクス値が実際に
変更されるか判定する。

プレフィクス値が変更される場合にはステップ３０で、
ＴＬＢ　１４のクリアのために本発明の第１の命令（Ｐ
ＤＴＬＢ命令とする）を実行する。

ＰＤＴＬＢ命令は、ＶＭＩＤをオペランドとして指定し
、ＴＬＢ　１４上の該指定ＶＭＩＤを保持する項を、す
べて無効化する命令であり、例えばＴＬＢ　１４の各項
を走査して、ＶＭＩＤ部Ｉ７に指定の値を保持する項の
、有効ビン）１６を無効表示状態に設定する処理が実行
される。

次のステップ３１で、本発明の第２の命令（ＬＰＸＲ命
令とする）を実行して処理を終わる。

ＬＰＸＲ命令はオペランドとして指定するプレフィクス
値をプレフィクスレジスタ２３にロードする処理のみを
行う命令で、従来のｓｐｘ命令の場合のようなＴＬＢの
クリアは行わない。

ステップ３１では、仮想計算機のｓｐχ命令で指定され
たプレフィクス値をオペランドとして、ＬＰＸＲ命令が
実行される。

ステップ３４でプレフィクス値に変更無しと判定した場
合は、ステップ３０．３１を実行することな（、即ちＴ
ＬＢ　１４のクリアを行わず、且つプレフィクスレジス
タ２３には現値を保存したま＼で、処理を終わる。

仮想計算機のＳＦＸ命令実行による割り出しでない場合
は、７Ｍモニタが、新たに生成した仮想計算機又は中断
されていた仮想計算機に制御を渡す場合であるので、一
般に現プレフィクス値と異なるプレフィクス値が設定さ
れると考えてよく、又、制御を渡される中断の仮想計算
機については、以前のプレフィクス値が変更無（設定さ
れることになる。

従って、無条件にステップ３５に進んでＬＰＸＲ命令実
行のみを行って処理を終わる。この場合の命令のオペラ
ンドには、例えば仮想計算機の制御領域に保持するプレ
フィクス値が指定される。

以上により、ＴＬＢ　１４のクリアは、必要な場合に所
要の項についてのみ行われるようになり、アドレス変換
効率の低下を防ぐことができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、仮想
計算機を稼動する計算機システムにおいて、アドレス変
換バッファ（ＴＬＢ）の情報の利用効率が改善されるの
で、アドレス変換時間を短縮して、仮想計算機の性能を
向上するという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の処理の流れ図、 第２図は計算機システムの一構成例ブロック図、第３図
はアドレス変換機構の一構成例ブロック図である。 図において、 １は実プロセツサ、　　２は記憶制御装置、３は主記憶
装置、　　　１０は制御レジスタ、１２．２０はレジス
タ、　　１３はＴＬｒｌ制御部、１４はアドレス変換バ
ッファ（ＴＬＢ）１５はＴＬｌｌの項、　　　　　１６
は有効ビット、１７はＶＭＩＤ部、　　　　　　１８は
論理アドレス部、１９は絶対アドレス部、 ２１はアドレス変換制御部、 ２２はプレフィクス処理部、 ２３はプレフィクスレジスタ、 ３０〜３５は処理のステップ 第１図

Claims (1)

1. 【特許請求の範囲】 論理アドレスと絶対アドレスのアドレス対ごとに対応し
   て、該論理アドレスに対するアクセス要求を発生した仮
   想計算機を識別する情報を保持するアドレス変換バッフ
   ァ、及びプレフィクス領域を定めるプレフィクス値を保
   持するプレフィクスレジスタを有し、該仮想計算機を稼
   動する計算機システムにおいて、 該アドレス変換バッファの、指定する仮想計算機識別情
   報を保持する項を選択的に無効化する第１の命令と、 該プレフィクスレジスタの内容更新のみを行う第２の命
   令とを設け、 該第１及び第２の命令を使用して、上記仮想計算機のプ
   レフィクスレジスタ更新処理を行うように構成されてい
   ることを特徴とするプレフィクス制御方式。