JPH01229334A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPH01229334A JPH01229334A JP63055891A JP5589188A JPH01229334A JP H01229334 A JPH01229334 A JP H01229334A JP 63055891 A JP63055891 A JP 63055891A JP 5589188 A JP5589188 A JP 5589188A JP H01229334 A JPH01229334 A JP H01229334A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 41
- 208000028508 CAMOS syndrome Diseases 0.000 abstract 1
- 101000976452 Homo sapiens Zinc finger protein 592 Proteins 0.000 abstract 1
- 102100023642 Zinc finger protein 592 Human genes 0.000 abstract 1
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想計算機システムに関し、特にアドレス変
換バッファ （Ｔ Ｌ Ｂ ： Ｔｒａｎｓｌａｔｉｏ
ｎ Ｌ。
換バッファ （Ｔ Ｌ Ｂ ： Ｔｒａｎｓｌａｔｉｏ
ｎ Ｌ。
ｏｋ−ａｓｉｄｅ Ｂ ｕｆｆｅｒ）を有する仮想計算
機システムにおいて、仮想計算機（ゲスト）がマルチプ
ロセッサを構成する場合にその処理を高速化するのに好
適な方式に関するものである。
機システムにおいて、仮想計算機（ゲスト）がマルチプ
ロセッサを構成する場合にその処理を高速化するのに好
適な方式に関するものである。
マルチプロセッサ・システムでは、複数台のプロセッサ
が、同一の主記憶装置を共有し、１つのオペレーティン
グシステムの管理下で相互に情報の交換を行う。このよ
うに、マルチプロセッサ・システムでは１つの主記憶装
置を共有するため、主記憶装置内のプリフィクス領域を
互いに異なったエリアに設ける必要がある。このため、
プロセッサ内にプリフィクス・レジスタを設け、第２図
に示すように、プログラムから発行された論理アドレス
は、アドレス変換により実アドレスに変換され、その実
アドレスは、プリフィクス変換で実際の主記憶参照アド
レス（絶対アドレス）に変換される。
が、同一の主記憶装置を共有し、１つのオペレーティン
グシステムの管理下で相互に情報の交換を行う。このよ
うに、マルチプロセッサ・システムでは１つの主記憶装
置を共有するため、主記憶装置内のプリフィクス領域を
互いに異なったエリアに設ける必要がある。このため、
プロセッサ内にプリフィクス・レジスタを設け、第２図
に示すように、プログラムから発行された論理アドレス
は、アドレス変換により実アドレスに変換され、その実
アドレスは、プリフィクス変換で実際の主記憶参照アド
レス（絶対アドレス）に変換される。
通常、ＴＬＢには、論理アドレスに対応した絶対アドレ
スが登録され、アドレス変換の高速化が図られている。
スが登録され、アドレス変換の高速化が図られている。
マルチプロセッサ・システムの場合、ＴＬＢは各プロセ
ッサに存在しているので、自プロセッサのプリフィクス
・レジスタを使用したプリフィクス変換の結果がＴＬＢ
に登録される。
ッサに存在しているので、自プロセッサのプリフィクス
・レジスタを使用したプリフィクス変換の結果がＴＬＢ
に登録される。
相手側のプロセッサのプリフィクス領域にはＴＬＢを使
用してアドレス変換されることはない。例えば、２台の
プロセッサによるマルチプロセッサ・システムでプロセ
ッサ（０）のプリフィクス・レジスタの値が“Ｏ″、プ
ロセッサ（１）のプリフィクス・レジスタの値が“α″
の場合、第３図に示すように、プロセッサ（０）では実
アドレスＯ番地は絶対アドレスＯ番地に、実アドレスα
番地は絶対アドレスα番地に変換され、プロセッサ（１
）では実アドレス０番地は絶対アドレスα番地に、実ア
ドレスα番地は絶対アドレス０番地に変換される。
用してアドレス変換されることはない。例えば、２台の
プロセッサによるマルチプロセッサ・システムでプロセ
ッサ（０）のプリフィクス・レジスタの値が“Ｏ″、プ
ロセッサ（１）のプリフィクス・レジスタの値が“α″
の場合、第３図に示すように、プロセッサ（０）では実
アドレスＯ番地は絶対アドレスＯ番地に、実アドレスα
番地は絶対アドレスα番地に変換され、プロセッサ（１
）では実アドレス０番地は絶対アドレスα番地に、実ア
ドレスα番地は絶対アドレス０番地に変換される。
ここで、仮想計算機システムにおいて仮想計算機（ゲス
ト）が複数の仮想プロセッサにより構成されるマルチプ
ロセッサ・システムの場合、実計算機にはＴＬＢは１つ
しか存在しないので、各仮想プロセッサ毎のＴＬＢエン
トリを区別する必要がある。
ト）が複数の仮想プロセッサにより構成されるマルチプ
ロセッサ・システムの場合、実計算機にはＴＬＢは１つ
しか存在しないので、各仮想プロセッサ毎のＴＬＢエン
トリを区別する必要がある。
従来、仮想計算機システムでは、特開昭５３−１０１２
３４号公報に記載のように、ＴＬＢ内に仮想計算機識別
子フィールドを保持することによ１、複数の仮想計算機
のエントリがＴＬＢ内に存在可能である。仮想計算機（
ゲスト）が複数台の仮想プロセッサによって構成される
マルチプロセッサの形態をとる場合、各仮想プロセッサ
毎に別々のＴＬＢエントリとして’１８する必要がある
。そこで、マルチプロセッサを構成する各仮想プロセッ
サ毎に別々の仮想計算８！識別子を与えてＴＬｎにＷＢ
することによ１、各仮想プロセッサ対応のプリフィクス
領域を含む全ての領域が仮想計算機識別子を使って識別
可能となる。しかし、この方法によると、各仮想プロセ
ッサのプリフィクス領域を除く領域は同一の領域（共通
領域）であるので、ＴＬＢに登録されるエントリは同じ
情報を保持するが、仮想計算機識別子のみが異なるので
、各仮想プロセッサ対応に別々のＴＬＢエントリとじて
登録されることになる。
３４号公報に記載のように、ＴＬＢ内に仮想計算機識別
子フィールドを保持することによ１、複数の仮想計算機
のエントリがＴＬＢ内に存在可能である。仮想計算機（
ゲスト）が複数台の仮想プロセッサによって構成される
マルチプロセッサの形態をとる場合、各仮想プロセッサ
毎に別々のＴＬＢエントリとして’１８する必要がある
。そこで、マルチプロセッサを構成する各仮想プロセッ
サ毎に別々の仮想計算８！識別子を与えてＴＬｎにＷＢ
することによ１、各仮想プロセッサ対応のプリフィクス
領域を含む全ての領域が仮想計算機識別子を使って識別
可能となる。しかし、この方法によると、各仮想プロセ
ッサのプリフィクス領域を除く領域は同一の領域（共通
領域）であるので、ＴＬＢに登録されるエントリは同じ
情報を保持するが、仮想計算機識別子のみが異なるので
、各仮想プロセッサ対応に別々のＴＬＢエントリとじて
登録されることになる。
上記従来技術は、ゲストが複数台の仮想プロセッサによ
って構成されるマルチプロセッサの形態をとる場合に、
各仮想プロセッサのプリフィクス領域を識別する方法と
して、各仮想プロセッサ毎に別々の仮想計算機識別子を
与えることによって実現している。しかし、この方法で
は、プリフィクス領域以外の領域（共通領域）でも仮想
計算機識別子が異なるため、別々のＴＬＢエントリとし
て’１Ｂされるので、ＴＬＢの利用効率が下が１、仮想
計算機システムの性能低下の要因となる。
って構成されるマルチプロセッサの形態をとる場合に、
各仮想プロセッサのプリフィクス領域を識別する方法と
して、各仮想プロセッサ毎に別々の仮想計算機識別子を
与えることによって実現している。しかし、この方法で
は、プリフィクス領域以外の領域（共通領域）でも仮想
計算機識別子が異なるため、別々のＴＬＢエントリとし
て’１Ｂされるので、ＴＬＢの利用効率が下が１、仮想
計算機システムの性能低下の要因となる。
本発明の目的は、こめような従来の課題を解決し、仮想
計算機が複数の仮想プロセッサから成るマルチプロセッ
サ構成をとる場合、プリフィクス領域以外の領域（共通
領域）に対するＴＬＢエントリを、各仮想プロセッサ間
で共通に使用可能とし、ＴＬＢの使用効率を向上させ、
システムの性能低下を抑えることができる仮想計算機シ
ステムを提供することにある。
計算機が複数の仮想プロセッサから成るマルチプロセッ
サ構成をとる場合、プリフィクス領域以外の領域（共通
領域）に対するＴＬＢエントリを、各仮想プロセッサ間
で共通に使用可能とし、ＴＬＢの使用効率を向上させ、
システムの性能低下を抑えることができる仮想計算機シ
ステムを提供することにある。
上記課題を解決するため、本発明の仮想計算機システム
は、少なくとも１つの仮想計算機を少なくとも１つの実
計算機上で同時に動作させる仮想計算機制御プログラム
と、上記仮想計算機の論理アドレスを実計算機の絶対ア
ドレスに変換するアドレス変換バッファ（ＴＬＢ）と、
上記仮想計算機の実アドレスを仮想計算機の絶対アドレ
スに変換するプリフィクス変換手段とを有する仮想計算
機システムにおいて、上記ＴＬＢに仮想計算機が複数台
の仮想プロセッサからなるマルチプロセッサ構成で各仮
想プロセッサ間で共通領域か否かを示すマルチプロセッ
サフィールドと複数の仮想計算機を識別する仮想計算機
識別子フィールドを追加し、上記マルチプロセッサフィ
ールドにマルチプロセッサ構成で共通領域か否かを示す
値を設定する手段を設け、該設定手段はマルチプロセッ
サ構成で、上記プリフィクス変換手段によりプリフィク
ス変換が行われなかったときに上記共通領域であること
を示す値を設定し、マルチプロセッサ構成で、上記プリ
フィクス変換手段によりプリフィクス変換が行われたと
き、または別の仮想プロセッサのプリフィクス変換対象
の領域に対するエントリであるときに上記共通領域でな
いことを示す値を設定することに特徴がある。
は、少なくとも１つの仮想計算機を少なくとも１つの実
計算機上で同時に動作させる仮想計算機制御プログラム
と、上記仮想計算機の論理アドレスを実計算機の絶対ア
ドレスに変換するアドレス変換バッファ（ＴＬＢ）と、
上記仮想計算機の実アドレスを仮想計算機の絶対アドレ
スに変換するプリフィクス変換手段とを有する仮想計算
機システムにおいて、上記ＴＬＢに仮想計算機が複数台
の仮想プロセッサからなるマルチプロセッサ構成で各仮
想プロセッサ間で共通領域か否かを示すマルチプロセッ
サフィールドと複数の仮想計算機を識別する仮想計算機
識別子フィールドを追加し、上記マルチプロセッサフィ
ールドにマルチプロセッサ構成で共通領域か否かを示す
値を設定する手段を設け、該設定手段はマルチプロセッ
サ構成で、上記プリフィクス変換手段によりプリフィク
ス変換が行われなかったときに上記共通領域であること
を示す値を設定し、マルチプロセッサ構成で、上記プリ
フィクス変換手段によりプリフィクス変換が行われたと
き、または別の仮想プロセッサのプリフィクス変換対象
の領域に対するエントリであるときに上記共通領域でな
いことを示す値を設定することに特徴がある。
また、上記仮想計算機システムにおいて、上記ＴＬＢの
エントリの有効、無効を判定する手段を設け、該判定手
段は上記マルチプロセッサフィールドがマルチプロセッ
サ構成で共通領域を示す時には、上記仮想計算機識別子
フィールドの一致を判定せずに上記エントリの有効、無
効を判定することに特徴がある。
エントリの有効、無効を判定する手段を設け、該判定手
段は上記マルチプロセッサフィールドがマルチプロセッ
サ構成で共通領域を示す時には、上記仮想計算機識別子
フィールドの一致を判定せずに上記エントリの有効、無
効を判定することに特徴がある。
本発明においては、ＴＬＢのマルチプロセッサ・フィー
ルドは、マルチプロセッサ構成の時の各仮想プロセッサ
で共通な領域のＴＬＢエン１−りと各仮想プロセッサ対
応のプリフィクス領域のＴＬＢエントリを区別して表す
ことができる。上記ＴＬＢエントリの有効、無効を判定
する手段は、Ｔ ＬＢがマルチプロセッサ構成で共通領
域を示す時には、該ＴＬＢエントリの仮想計算機識別子
フィールドの一致を判定せずにＴＬＢエントリが各仮想
プロセッサ間で共通の領域に対するエントリであること
を判定することができる。ＴＬＢのマルチプロセッサ・
フィールドに共通領域か否かを示す値を設定する手段は
、ＴＬＢに設定（登録）するエントリが、別の仮想プロ
セッサのプリフィクス変換対象の領域に対するエントリ
である場合、別の仮想プロセッサのプリフィクス変換領
域のＴＬＢエントリを区別してｉＴｈＭすることができ
る。
ルドは、マルチプロセッサ構成の時の各仮想プロセッサ
で共通な領域のＴＬＢエン１−りと各仮想プロセッサ対
応のプリフィクス領域のＴＬＢエントリを区別して表す
ことができる。上記ＴＬＢエントリの有効、無効を判定
する手段は、Ｔ ＬＢがマルチプロセッサ構成で共通領
域を示す時には、該ＴＬＢエントリの仮想計算機識別子
フィールドの一致を判定せずにＴＬＢエントリが各仮想
プロセッサ間で共通の領域に対するエントリであること
を判定することができる。ＴＬＢのマルチプロセッサ・
フィールドに共通領域か否かを示す値を設定する手段は
、ＴＬＢに設定（登録）するエントリが、別の仮想プロ
セッサのプリフィクス変換対象の領域に対するエントリ
である場合、別の仮想プロセッサのプリフィクス変換領
域のＴＬＢエントリを区別してｉＴｈＭすることができ
る。
したがって、ＴＬＢに各仮想プロセッサ毎のプリフィク
ス領域に対するＴＬＢエントリと、各仮想プロセッサ間
で共通の領域に対するＴＬＢエントリを区別して登録す
ることができるので、ＴＬＢの使用効率を向上でき、仮
想計算機システムの性能低下を抑えることができる。
ス領域に対するＴＬＢエントリと、各仮想プロセッサ間
で共通の領域に対するＴＬＢエントリを区別して登録す
ることができるので、ＴＬＢの使用効率を向上でき、仮
想計算機システムの性能低下を抑えることができる。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す仮想計算機システム
の構成図である。これは、仮想計算機システムに１組の
マルチプロセッサ・システムのみが存在し、ＴＬＢのマ
ルチプロセッサフィールド（以下、ＭＰフィールドとい
う）が、１ビツトの場合について示している。
の構成図である。これは、仮想計算機システムに１組の
マルチプロセッサ・システムのみが存在し、ＴＬＢのマ
ルチプロセッサフィールド（以下、ＭＰフィールドとい
う）が、１ビツトの場合について示している。
第１図において、１はプログラムから発行された論理ア
ドレスが格納される論理アドレス・レジスタ（Ｌ Ａ
Ｒ）、２はセグメントテーブルの先須アドレスが格納さ
れるセグメントテーブル先須アドレス・レジスタ（ＳＴ
ＯＲ）、３は複数の仮想計算機を識別するための仮想計
算機識別子レジスタ（ＶＭＩＤＲ）、４は仮想計算機制
御プログラム（ＶＭＣＰ）または複数の仮想プロセッサ
からなる仮想計算機（ゲスト）が動作する主記憶装置、
５はプログラムから発行されたマルチプロセッサ構成の
ＳＣＡアドレスが格納されるＳＣＡアドレス・レジスタ
（Ｓ ＣＡ Ｒ）である。ここでぃうＳＣＡアドレスと
は、主記憶装置４上のゲストがマルチプロセッサ構成の
ときの制御を行うための情報が格納されたシステム・コ
ントロール・エリア（ＳＣＡ）のアドレスをいい、マル
チプロセッサを構成する各仮想プロセッサのステート・
ディスクリプジョン（ＳＤ）から同一のアドレスが指定
される。仮想プロセッサ起動命令のオペランドでは、仮
想プロセッサの情報を格納したＳＤの先頭アドレスを指
定し、そのアドレスがデータ線１０１から出力される。
ドレスが格納される論理アドレス・レジスタ（Ｌ Ａ
Ｒ）、２はセグメントテーブルの先須アドレスが格納さ
れるセグメントテーブル先須アドレス・レジスタ（ＳＴ
ＯＲ）、３は複数の仮想計算機を識別するための仮想計
算機識別子レジスタ（ＶＭＩＤＲ）、４は仮想計算機制
御プログラム（ＶＭＣＰ）または複数の仮想プロセッサ
からなる仮想計算機（ゲスト）が動作する主記憶装置、
５はプログラムから発行されたマルチプロセッサ構成の
ＳＣＡアドレスが格納されるＳＣＡアドレス・レジスタ
（Ｓ ＣＡ Ｒ）である。ここでぃうＳＣＡアドレスと
は、主記憶装置４上のゲストがマルチプロセッサ構成の
ときの制御を行うための情報が格納されたシステム・コ
ントロール・エリア（ＳＣＡ）のアドレスをいい、マル
チプロセッサを構成する各仮想プロセッサのステート・
ディスクリプジョン（ＳＤ）から同一のアドレスが指定
される。仮想プロセッサ起動命令のオペランドでは、仮
想プロセッサの情報を格納したＳＤの先頭アドレスを指
定し、そのアドレスがデータ線１０１から出力される。
６はプリフィクス変換回路２ｏを有するアドレス変換回
路、７はプリフィクス変換を行うためのプリフィクス・
レジスタ（ＰＸＲ）、８は仮想計算機がマルチプロセッ
サ構成であることを示すＭＰフラグ、９はＳＤからのＳ
ＣＡアドレスと５ＣＡＲ５の内容を比較する比較器、１
０は有効フィールド（Ｖフィールド）、セグメンｊ−・
テーブル先頭アドレス・フィールド（ＳＴＯフィールド
）、仮想アドレスフィールド（ＬＡフィールド）、絶対
アドレス・フィールド（ＡＡフィールド）、仮想計算機
識別子フィールド（ＶＭＩＤフィールド）、および仮想
計算機が複数の仮想プロセッサから成るマルチプロセッ
サ構成で各仮想プロセッサ間で共通領域か否かを示すＭ
Ｐフィールドを保持するＴＬＢ、１１はＭＰフィールド
にマルチプロセッサ構成で共通領域か否かを示す値を設
定するＭＰフィールド設定回路、１２は絶対アドレス・
レジスタ（ＡＡＲ）、１４はＡＮＤ回路、１５はＯＲ回
路、２０は仮想計算機の実アドレスを仮想計算機の絶対
アドレスに変換（プリフィクス変換）するプリフィクス
変換回路である。また、５ＴＯＲ２，ＶＭＩＤＲ３，Ｐ
ＸＲ７には、仮想プロセッサの情報が主記憶上のＳＤか
ら格納される。以下、第１図のシステムの動作を説明す
る。
路、７はプリフィクス変換を行うためのプリフィクス・
レジスタ（ＰＸＲ）、８は仮想計算機がマルチプロセッ
サ構成であることを示すＭＰフラグ、９はＳＤからのＳ
ＣＡアドレスと５ＣＡＲ５の内容を比較する比較器、１
０は有効フィールド（Ｖフィールド）、セグメンｊ−・
テーブル先頭アドレス・フィールド（ＳＴＯフィールド
）、仮想アドレスフィールド（ＬＡフィールド）、絶対
アドレス・フィールド（ＡＡフィールド）、仮想計算機
識別子フィールド（ＶＭＩＤフィールド）、および仮想
計算機が複数の仮想プロセッサから成るマルチプロセッ
サ構成で各仮想プロセッサ間で共通領域か否かを示すＭ
Ｐフィールドを保持するＴＬＢ、１１はＭＰフィールド
にマルチプロセッサ構成で共通領域か否かを示す値を設
定するＭＰフィールド設定回路、１２は絶対アドレス・
レジスタ（ＡＡＲ）、１４はＡＮＤ回路、１５はＯＲ回
路、２０は仮想計算機の実アドレスを仮想計算機の絶対
アドレスに変換（プリフィクス変換）するプリフィクス
変換回路である。また、５ＴＯＲ２，ＶＭＩＤＲ３，Ｐ
ＸＲ７には、仮想プロセッサの情報が主記憶上のＳＤか
ら格納される。以下、第１図のシステムの動作を説明す
る。
仮想プロセッサ起動命令が発行された時、主記憶装置４
上のＳＤから指定されたＳＣＡアドレスと５ＣＡＲ５の
内容が、比較器９によって比較され、両者が等しい時Ｍ
Ｐフラグ８にＩｔ １ ｔｌが設定される。アドレス変
換回路６によってアドレス変換が行われた場合に、アド
レス変換回路６中のプリフィクス変換回路２０は、ＰＸ
Ｒ７を使用してプリフィクス変換を実行しようとする。
上のＳＤから指定されたＳＣＡアドレスと５ＣＡＲ５の
内容が、比較器９によって比較され、両者が等しい時Ｍ
Ｐフラグ８にＩｔ １ ｔｌが設定される。アドレス変
換回路６によってアドレス変換が行われた場合に、アド
レス変換回路６中のプリフィクス変換回路２０は、ＰＸ
Ｒ７を使用してプリフィクス変換を実行しようとする。
そして実際にゲストのプリフィクス変換が行われた時に
は、制御線１０２からｒｔ １ ｎが出力される。ＭＰ
フィールド設定回路１１は、ＭＰフラグ８が“１″で。
は、制御線１０２からｒｔ １ ｎが出力される。ＭＰ
フィールド設定回路１１は、ＭＰフラグ８が“１″で。
制御線１０２が“０″の時、ＴＬＢＩＯのＭＰフィール
ドに“１″を登録し、ＭＰフラグ８が“０″の時および
ＭＰフラグ８が′１″で制御線１０２が“１″の時、Ｔ
ＬＢＩＯのＭＰフィールドにＩｔ Ｏ＋＋を登録する。
ドに“１″を登録し、ＭＰフラグ８が“０″の時および
ＭＰフラグ８が′１″で制御線１０２が“１″の時、Ｔ
ＬＢＩＯのＭＰフィールドにＩｔ Ｏ＋＋を登録する。
つま１、マルチプロセッサ構成でプリフィクス変換が行
われなかったとき、共通領域であることを示す値を設定
し、マルチプロセッサ構成でない時とマルチプロセッサ
構成でプリフィクス変換が行われたとき、共通領域でな
いことを示す値を設定する。
われなかったとき、共通領域であることを示す値を設定
し、マルチプロセッサ構成でない時とマルチプロセッサ
構成でプリフィクス変換が行われたとき、共通領域でな
いことを示す値を設定する。
仮想プロセッサ起動命令が発行された時、制御線１０３
から１１１１１が出力される。ＭＰフィールド設定回路
１１は、制御線１０３がｉｔ Ｉ ＋＋の時ＰＸＲ７の
内容に対応したＴＬＢｌｏの該当エントリのＭＰフィー
ルドにｉｔ Ｏ＋＋を設定する。つま１、仮想プロセッ
サが起動された時、その仮想プロセッサのプリフィクス
変換対象の領域に対応するＴＬＢエントリに対してＭＰ
フィールドに“０″を設定する。比較器１３は、信号線
１２０，１２１を介してＴＬＢｌｏのＶＭＩＤフィール
ドとＶＭ■ＤＲ３の内容を比較し、両者が等しい時、制
御！；Ａ１２２に１１１１＋を出力する。比較器１３の
出力とＴＬＢ １０のＭＰフィールド信号線１．２３が
ＡＮＤ回路１４の入力とな１、比較器１３の出力がｕ
ｌ ｈｐでＭＰフィールドがｌ（ＯＩｆの時、ＡＮＤ回
路１４から制御線１２４に１１”が出力される。
から１１１１１が出力される。ＭＰフィールド設定回路
１１は、制御線１０３がｉｔ Ｉ ＋＋の時ＰＸＲ７の
内容に対応したＴＬＢｌｏの該当エントリのＭＰフィー
ルドにｉｔ Ｏ＋＋を設定する。つま１、仮想プロセッ
サが起動された時、その仮想プロセッサのプリフィクス
変換対象の領域に対応するＴＬＢエントリに対してＭＰ
フィールドに“０″を設定する。比較器１３は、信号線
１２０，１２１を介してＴＬＢｌｏのＶＭＩＤフィール
ドとＶＭ■ＤＲ３の内容を比較し、両者が等しい時、制
御！；Ａ１２２に１１１１＋を出力する。比較器１３の
出力とＴＬＢ １０のＭＰフィールド信号線１．２３が
ＡＮＤ回路１４の入力とな１、比較器１３の出力がｕ
ｌ ｈｐでＭＰフィールドがｌ（ＯＩｆの時、ＡＮＤ回
路１４から制御線１２４に１１”が出力される。
ＴＬＢＩＯのＭＰフィールド信号、ｉ；Ａ１２５とＡＮ
Ｄ回路１４の出力がＯＲ回路１５の入力とな１、何れか
一方がＩｔ Ｉ １１の時、ＯＲ回路１５から制御１ｆ
１１２６に“１”が出力される。つま１、マルチプロセ
ッサ構成で共通領域を示す時、およびＶＭＩＤが一致し
たときＯＲ回路１５から制御ｌ；Ａ１２６に１１１ Ｉ
Ｐが出力される。ＯＲ回路１５の出力がｕ １ ＋＋の
時、ＡＡフィールド信号線１２７を介してＴＬＢ １０
のＡＡフィールドの内容がＡＡＲ１２に設定され、ＴＬ
Ｂ １０によるアドレス変換が行われたことになる。
Ｄ回路１４の出力がＯＲ回路１５の入力とな１、何れか
一方がＩｔ Ｉ １１の時、ＯＲ回路１５から制御１ｆ
１１２６に“１”が出力される。つま１、マルチプロセ
ッサ構成で共通領域を示す時、およびＶＭＩＤが一致し
たときＯＲ回路１５から制御ｌ；Ａ１２６に１１１ Ｉ
Ｐが出力される。ＯＲ回路１５の出力がｕ １ ＋＋の
時、ＡＡフィールド信号線１２７を介してＴＬＢ １０
のＡＡフィールドの内容がＡＡＲ１２に設定され、ＴＬ
Ｂ １０によるアドレス変換が行われたことになる。
第４図は、第１図におけるＭＰフィールド設定回路１１
の詳細構成例を示す図である。
の詳細構成例を示す図である。
本ＭＰフィールド設定回路１１は、ＴＬＢエントリ指定
回路２０１．ＡＮＤ回路２０２，２０３より構成される
。以下、本ＭＰフィールド設定回路１１の動作を説明す
る。
回路２０１．ＡＮＤ回路２０２，２０３より構成される
。以下、本ＭＰフィールド設定回路１１の動作を説明す
る。
ＰＸＲ７の内容に対するＴＬＢエントリをＴＬＢエント
リ指定回路２０１により判定する。制御線１０３の値が
ＩＩ Ｉ ＩＩの時、ＰＸＲ７に対応するＴＬＢエント
リのＭＰフィールドに１１０ ＩＩを設定するため、Ａ
ＮＤ回路２０２の出力３０１，３０２からそれぞれ“０
″、“１”が出力される。ＡＮＤ回路２０２の出力３０
１はＴＬＢＩＯのＭＰフィールドの登録データとして、
ＡＮＤ回路２０２の出力３０２はＴＬＢ １０の該当エ
ントリの登録信号として使用される。ＭＰフラグ８の値
がＩＩ Ｉ ＩＩで制御線１０２の値が“０″の時、Ａ
ＮＤ回路２０３から１１１１７が出力される。ＡＮＤ回
路２０３の出力３０３はＴＬＢ １０のＭＰフィールド
の登録データとして、アドレス変換が行われた時にＴＬ
ＢＩＯに該当エントリを登録する際に使用される。
リ指定回路２０１により判定する。制御線１０３の値が
ＩＩ Ｉ ＩＩの時、ＰＸＲ７に対応するＴＬＢエント
リのＭＰフィールドに１１０ ＩＩを設定するため、Ａ
ＮＤ回路２０２の出力３０１，３０２からそれぞれ“０
″、“１”が出力される。ＡＮＤ回路２０２の出力３０
１はＴＬＢＩＯのＭＰフィールドの登録データとして、
ＡＮＤ回路２０２の出力３０２はＴＬＢ １０の該当エ
ントリの登録信号として使用される。ＭＰフラグ８の値
がＩＩ Ｉ ＩＩで制御線１０２の値が“０″の時、Ａ
ＮＤ回路２０３から１１１１７が出力される。ＡＮＤ回
路２０３の出力３０３はＴＬＢ １０のＭＰフィールド
の登録データとして、アドレス変換が行われた時にＴＬ
ＢＩＯに該当エントリを登録する際に使用される。
次に、仮想計算機システムに２組以上のマルチプロセッ
サ・システムが存在可能で、ＴＬＢによって複数組のマ
ルチプロセッサ・システムが識別可能な場合について第
５図により説明する。
サ・システムが存在可能で、ＴＬＢによって複数組のマ
ルチプロセッサ・システムが識別可能な場合について第
５図により説明する。
第５図は、第１図のシステムの変更部分を記述した構成
図である。第５図のシステムでは、第１図のシステムに
対して比較器１６が追加され、５ＣＡＲ５に代わってＳ
ＣＡスタック１７．ＭＰフラグ８に代わってマルチプロ
セッサ番号レジスタ（ＭＰＮＯＲ）１８が追加されてい
る。マルチプロセッサを構成する場合、各マルチプロセ
ッサ毎にＳＣＡに対応したマルチプロセッサ番号（ＭＰ
ＮＯ）が与えられる。ＳＣＡスタック１７には、マルチ
プロセッサを構成する時のＳＣＡとそのＳＣＡに対応す
るＭＰＮＯが格納される。また、ＴＬＢＩＯのＭＰＮＯ
フィールドには、ＭＰＮＯが格納される。以下、第５図
のシステム動作を説明する。
図である。第５図のシステムでは、第１図のシステムに
対して比較器１６が追加され、５ＣＡＲ５に代わってＳ
ＣＡスタック１７．ＭＰフラグ８に代わってマルチプロ
セッサ番号レジスタ（ＭＰＮＯＲ）１８が追加されてい
る。マルチプロセッサを構成する場合、各マルチプロセ
ッサ毎にＳＣＡに対応したマルチプロセッサ番号（ＭＰ
ＮＯ）が与えられる。ＳＣＡスタック１７には、マルチ
プロセッサを構成する時のＳＣＡとそのＳＣＡに対応す
るＭＰＮＯが格納される。また、ＴＬＢＩＯのＭＰＮＯ
フィールドには、ＭＰＮＯが格納される。以下、第５図
のシステム動作を説明する。
仮想プロセッサが起動された時に、ＳＤによって指定さ
れたＳＣＡアドレスがＳＣＡスタック１７のＳＣＡフィ
ールドと比較器９によって比較される。両者が一致した
エントリに対応するＭＰＮＯをＳＣＡスタック１７から
ＭＰＮＯＲ１８に設定する。ＭＰフィールド設定回路１
１は、Ｍ Ｐ Ｎ０Ｒ１８がＩＩ ＯＩＴ テなく、制
御線１０２が“０”の時、ＴＬＢ １０のＭＰＮＯフィ
ー／Ｌ／ドニＭ Ｐ Ｎ０Ｒ１８の値を登録し、ＭＰＮ
ＯＲ１８が０”の時およびＭＰＮＯＲ１８が０”でなく
、制御線１０２が４１１１＋の時、ＴＬＬ３１０のＭＰ
ＮＯフィールドにＭＰＮＯＲ１８の値を登録する。また
、ＭＰフィールド設定回路１１は、制御線１０３がＩＩ
Ｉ ＩＩの時、ＰＸＲ７の内容に対応したＴＬＢＩＯ
の該当エントリのＭＰＮＯフィールドにＩＩ ＯＩＩを
設定する。比較器１３は、信号線１２０，１２１を介し
てＴＬＢ１０１７）ＶＭＩＤフィールトドＶＭＩＤＲ３
の内容を比較し、両者が等しい時、制御線１２２に１１
１１１を出力する。比較器１６は、信号１ｉＡ１３０，
１３１を介してＴＬＢｌｏのＭＰＮＯフィールドとＭＰ
ＮＯＲ１８の内容を比較し、両者が等しい時、ＭＰフィ
ールド信号線１２３にｒＬ Ｉ １１を出力する。比較
器１３の出力と比較器１６の出力がＡＮＤ回路１４の入
力とな１、比較器１３の出力がＩＩ Ｉ ＩＩで比較器
１６の出力がＩＩ ＯＩＴの時、ＡＮＤ回路１４から制
御線１２４に１１”が出力される。比較器１６の出力と
ＡＮＤ回路１４の出力がＯＲ回路１５の入力とな１、何
れか一方が“１″の時、ＯＲ回路１５から制御１９ｔ１
２６にＩＩ Ｉ ＩＩが出力される。つま１、マルチプ
ロセッサ構成のＭ Ｐ Ｎ Ｏが一致した時、およびＶ
ＭＩＤが一致した時、ＯＲ回路１５から制御線１２６に
ＩＩ ｌ ＋１が出力される。ＯＲ回路１５の出力が“
１″の時、ＡＡフィールド信号線１２７を介してＴＬＢ
ＩＯのＡＡフィールドの内容がＡＡＲ１２に設定され、
ＴＬＢｌ ０によるアドレス変換が行われたことになる
。マルチプロセッサを構成するＳＣＡアドレスがＳＣＡ
スタック１７に存在していない場合、あるＭＰＮＯに対
応するＴＬＢエントリを全て無効化し、そのＭＰＮＯに
対して新しくＳＣＡアドレスを設定してＳＣＡスタック
１７に登録する。
れたＳＣＡアドレスがＳＣＡスタック１７のＳＣＡフィ
ールドと比較器９によって比較される。両者が一致した
エントリに対応するＭＰＮＯをＳＣＡスタック１７から
ＭＰＮＯＲ１８に設定する。ＭＰフィールド設定回路１
１は、Ｍ Ｐ Ｎ０Ｒ１８がＩＩ ＯＩＴ テなく、制
御線１０２が“０”の時、ＴＬＢ １０のＭＰＮＯフィ
ー／Ｌ／ドニＭ Ｐ Ｎ０Ｒ１８の値を登録し、ＭＰＮ
ＯＲ１８が０”の時およびＭＰＮＯＲ１８が０”でなく
、制御線１０２が４１１１＋の時、ＴＬＬ３１０のＭＰ
ＮＯフィールドにＭＰＮＯＲ１８の値を登録する。また
、ＭＰフィールド設定回路１１は、制御線１０３がＩＩ
Ｉ ＩＩの時、ＰＸＲ７の内容に対応したＴＬＢＩＯ
の該当エントリのＭＰＮＯフィールドにＩＩ ＯＩＩを
設定する。比較器１３は、信号線１２０，１２１を介し
てＴＬＢ１０１７）ＶＭＩＤフィールトドＶＭＩＤＲ３
の内容を比較し、両者が等しい時、制御線１２２に１１
１１１を出力する。比較器１６は、信号１ｉＡ１３０，
１３１を介してＴＬＢｌｏのＭＰＮＯフィールドとＭＰ
ＮＯＲ１８の内容を比較し、両者が等しい時、ＭＰフィ
ールド信号線１２３にｒＬ Ｉ １１を出力する。比較
器１３の出力と比較器１６の出力がＡＮＤ回路１４の入
力とな１、比較器１３の出力がＩＩ Ｉ ＩＩで比較器
１６の出力がＩＩ ＯＩＴの時、ＡＮＤ回路１４から制
御線１２４に１１”が出力される。比較器１６の出力と
ＡＮＤ回路１４の出力がＯＲ回路１５の入力とな１、何
れか一方が“１″の時、ＯＲ回路１５から制御１９ｔ１
２６にＩＩ Ｉ ＩＩが出力される。つま１、マルチプ
ロセッサ構成のＭ Ｐ Ｎ Ｏが一致した時、およびＶ
ＭＩＤが一致した時、ＯＲ回路１５から制御線１２６に
ＩＩ ｌ ＋１が出力される。ＯＲ回路１５の出力が“
１″の時、ＡＡフィールド信号線１２７を介してＴＬＢ
ＩＯのＡＡフィールドの内容がＡＡＲ１２に設定され、
ＴＬＢｌ ０によるアドレス変換が行われたことになる
。マルチプロセッサを構成するＳＣＡアドレスがＳＣＡ
スタック１７に存在していない場合、あるＭＰＮＯに対
応するＴＬＢエントリを全て無効化し、そのＭＰＮＯに
対して新しくＳＣＡアドレスを設定してＳＣＡスタック
１７に登録する。
このように、本実施例においては、ＴＬＢのＭＰフィー
ルドによってゲストがマルチプロセッサ構成で共通領域
を示すか否かを判別できる。また、仮想プロセッサが起
動されるまでは、その仮想プロセッサのプリフィクス変
換対象領域に対するＴＬＢエントリには、共通領域であ
ることを示す値が設定されるので、ＴＬＢを効率良く使
用することができる。
ルドによってゲストがマルチプロセッサ構成で共通領域
を示すか否かを判別できる。また、仮想プロセッサが起
動されるまでは、その仮想プロセッサのプリフィクス変
換対象領域に対するＴＬＢエントリには、共通領域であ
ることを示す値が設定されるので、ＴＬＢを効率良く使
用することができる。
以上説明したように、本発明によれば、仮想計算機が複
数の仮想プロセッサから成るマルチプロセッサ構成の場
合、ＴＬＢに各仮想プロセッサ毎のプリフィクス領域に
対するＴＬＢエントリと。
数の仮想プロセッサから成るマルチプロセッサ構成の場
合、ＴＬＢに各仮想プロセッサ毎のプリフィクス領域に
対するＴＬＢエントリと。
各仮想プロセッサ間で共通の領域に対するＴＬＢエント
リを区別して登録することができるので。
リを区別して登録することができるので。
ＴＬＢの使用効率を向上でき、仮想計算機システムの性
能低下を抑えることができる。
能低下を抑えることができる。
第１図は本発明の一実施例を示す仮想計算機システムの
構成図、第２図はアドレス変換およびプリフィクス変換
の過程を示す説明図、第３図はプリフィクス変換の例を
示す説明図、第４図は第１図のＭＰフィールド設定回路
の詳細構成例を示す図、第５図は本発明の他の実施例を
示す仮想計算機システムの構成図である。 １：論理アドレス・レジスタ（ＬＡＲ）、２：セグメン
トテーブル先頭アドレス・レジスタ（ＳＴＯＲ）、３：
仮想計算機識別子レジスタ（ＶＭＩＤＲ） 、 ４ ：
主記憶装置、５ ： ＳＣＡアドレス・レジスタ（ＳＣ
ＡＲ）、６：アドレス変換回路、７：プリフィクス・レ
ジスタ、８：ＭＰフラグ、９゜１３．１６：比較器、１
０ ：ＴＬＢ、１１：Ｍｌ）フィールド設定回路、１２
：絶対アドレス・レジスタ（ＡＡＲ）、１４：ＡＮＤ回
路、１５：ＯＲ回路、１７ ： ＳＣＡスタック、１８
：ＭＰＮＯレジスタ。 特許出願人 株式会社 日立製作所
構成図、第２図はアドレス変換およびプリフィクス変換
の過程を示す説明図、第３図はプリフィクス変換の例を
示す説明図、第４図は第１図のＭＰフィールド設定回路
の詳細構成例を示す図、第５図は本発明の他の実施例を
示す仮想計算機システムの構成図である。 １：論理アドレス・レジスタ（ＬＡＲ）、２：セグメン
トテーブル先頭アドレス・レジスタ（ＳＴＯＲ）、３：
仮想計算機識別子レジスタ（ＶＭＩＤＲ） 、 ４ ：
主記憶装置、５ ： ＳＣＡアドレス・レジスタ（ＳＣ
ＡＲ）、６：アドレス変換回路、７：プリフィクス・レ
ジスタ、８：ＭＰフラグ、９゜１３．１６：比較器、１
０ ：ＴＬＢ、１１：Ｍｌ）フィールド設定回路、１２
：絶対アドレス・レジスタ（ＡＡＲ）、１４：ＡＮＤ回
路、１５：ＯＲ回路、１７ ： ＳＣＡスタック、１８
：ＭＰＮＯレジスタ。 特許出願人 株式会社 日立製作所
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つの仮想計算機を少なくとも１つの実
計算機上で同時に動作させる仮想計算機制御プログラム
と、上記仮想計算機の論理アドレスを実計算機の絶対ア
ドレスに変換するアドレス変換バッファ（ＴＬＢ）と、
上記仮想計算機の実アドレスを仮想計算機の絶対アドレ
スに変換するプリフィクス変換手段とを有する仮想計算
機システムにおいて、上記ＴＬＢに、仮想計算機が複数
台の仮想プロセッサからなるマルチプロセッサ構成で各
仮想プロセッサ間で共通領域か否かを示すマルチプロセ
ッサフィールドと、複数の仮想計算機を識別する仮想計
算機識別子フィールドとを追加し、上記マルチプロセッ
サフィールドにマルチプロセッサ構成で共通領域か否か
を示す値を設定する手段を設け該設定手段はマルチプロ
セッサ構成で、上記プリフィクス変換手段によりプリフ
ィクス変換が行われなかったときに、上記共通領域であ
ることを示す値を設定し、マルチプロセッサ構成で、上
記プリフィクス変換手段によりプリフィクス変換が行わ
れたとき、または別の仮想プロセッサのプリフィクス変
換対象の領域に対するエントリであるときに上記共通領
域でないことを示す値を設定することを特徴とする仮想
計算機システム。 ２、特許請求の範囲第１項記載の仮想計算機システムに
おいて、上記ＴＬＢのエントリの有効、無効を判定する
手段を設け、該判定手段は上記マルチプロセッサフィー
ルドがマルチプロセッサ構成で共通領域を示す時には、
上記仮想計算機識別子フィールドの一致を判定せずに上
記エントリの有効、無効を判定することを特徴とする仮
想計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055891A JPH01229334A (ja) | 1988-03-09 | 1988-03-09 | 仮想計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63055891A JPH01229334A (ja) | 1988-03-09 | 1988-03-09 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01229334A true JPH01229334A (ja) | 1989-09-13 |
Family
ID=13011734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63055891A Pending JPH01229334A (ja) | 1988-03-09 | 1988-03-09 | 仮想計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01229334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5412504B2 (ja) * | 2009-02-17 | 2014-02-12 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
-
1988
- 1988-03-09 JP JP63055891A patent/JPH01229334A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5412504B2 (ja) * | 2009-02-17 | 2014-02-12 | パナソニック株式会社 | マルチスレッドプロセッサ及びデジタルテレビシステム |
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