JPS6269341A - 仮想計算機システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は仮想計算機システムに係り、特に主記憶アクセ
スによるオーバヘッドの削除に好適な仮想計算機システ
ムに関する。

〔発明の背景〕

仮想計算機システムは、１つの実計算機ｌ＝で複数のオ
ペレーティング・システムを動作させることによって、
あたかも複数の計算機システムが存在するかのような制
御するものである。実計算機システム上に実現する仮想
的な計算機は実計算機と区別して仮想計算Ｉａ（ＶＭ　
：　Ｖｉｒｔｕａｌ、　Ｍａｃｈｉｎｅ）と呼ばれる。

ごのＶＭを制御するためのプログラムは仮想計算機モニ
タ（Ｖ　Ｍ　Ｍｏｎ１ｔｏｒ　：　ＶＭＭ）と呼ばれる
。ＶＭＭが実計算機システムのハードウェア資源を各Ｖ
Ｍに時間的、空間的に分割割当てを行うことによって仮
想計算機システムが実現される９゜ 各ＶＭに割当てらハるハードウェア資源としては命令処
理装置、主記憶、入出力装置等があり、従来、命令処理
装置は時分割方式で、主記憶は実計算機の仮想記憶方式
を利用して空間または時分割方式で、入出力装置はＶＭ
毎に専用的（空間分割）または共用（時分割）すること
によって実ハードウェア資源のＶＭの割当てが行われて
いる。

ＶＭＭの機能としては、■命令処理装置および入出力装
置のＶＭへの割当て、■実および仮想計算機の主記憶の
管理、■ＶＭで直接実行できなかった命令および割込み
のシミュｌノージョン等がある。

主記憶の管理に係る点について説明すると、ＶＭＭはそ
れ自身が仮想記憶方式を利用して実Ｍ４算機仮想記憶ア
ドレス空間をＶＭの実記憶アドレス空間として割当てる
ので、ＶＭの仮想アドレスを実計算機と実アドレスに変
換するためには２段階のアドレス変換が必要となる。こ
の２段階のアドレス変換は、先ず。ＶＭ上ではアドレス
変換テーブルを用いてアドレス変換を行って、ＶＭでの
実アドレスすなわちＶ　Ｍ　Ｍでの仮想アドレスを求め
。

次いで実計算機すなわちＶＭＭでの７ドレス変換テーブ
ルを用いて実アドレスを求めることによる。

ところが、ＶＭでのアドレス変換テーブルをアクセスす
るには、ＶＭでのアドレス変換テーブルそのものがＶＭ
Ｍの仮想アドレス空間に存在し、従来の実計算機システ
ムは１段階のアドレス変換機能しか有しでいないため、
この２段階のアドレス変換はＶＭＭが行わざるを得す、
複雑でかつ多大のアドレス変換オーバーヘッドを生じる
ことになる。この２戊階のアト１ノス変換を簡素化して
実計算機による７トレス変換を使用できろようにするた
めに、Ｖ　Ｍ　ＭはＶＭでの仮想アドレスを直接ＶＭＭ
での実アドレスに変換するためのテーブルを作成し、Ｖ
Ｍでの仮想アドレスから実計算機の実アドレスへのアド
レス変換が１段階で済むようにしている。ＶＭＭのこの
操作によって作成されるアドレス変換テーブルはシャド
ウテーブルと呼ばれる。

仮計算機システムにおけるオーバヘッドとし、て大きな
ものには、」二記ＶＭＭの機能であるところのシャドウ
・テーブルの管理すなわちアドレス変換に伴うオーバヘ
ッドと、ＶＭで直接実行できない命令および割込みのＶ
ＭＭによるシミュレーションによるオーバヘッドがある
。

従来、この種のオーバヘッドを削除する方法として、Ｖ
ＭＭによるシミュレーションを頻雑に発生するＶＭの命
令をファームウェア化することによってＶＭがＶＭＭに
割込むことなく直接実行できるようにして、命令および
割込みのシミュレーションに伴うオーバヘッドを削除す
る方法、また。

実主記憶の一部領域を固定的にＶＭに割当てて、ＶＭの
仮想実記憶と実計′ａ、機の実記憶とが一定の関係で直
接対応するようにしてシャドウ・テーブルを不用にする
方法がある。

主記憶アクセスに係るＡ“−バヘッドを削除するものと
して特公昭５７−４０５８４号公報には、ＶＭ毎に主記
憶の領域の割当てを行って、その領域の開始アドレスと
終了アドレスを保持しておき。

ＶＭが主記憶をアクセスするどきにはＶへ１の仮想実ア
ドレスにＬ記開始アトｌ／スを加算することで実記憶ア
ドレスを得ること（、′ｌよっでシャドウテーブルを不
要とし、上記アドレス変換に伴うオーバヘッドを削除す
ると共に、終了アドレスと比較することにより実記憶の
保護をも行う方法が開示されている。しかしながら、命
令処理装置で動作中のＶＭと、入出力装置で動作中のＶ
Ｍとが一致する保証は得らないのが一般的であり、この
ような場合における入出力動作に係るアドレス変換の方
法についての開示がなされていない。

〔発明の目的〕

本発明の目的は、入出力処理を含めて仮想計算機システ
ムにおける主記憶アクセスに係るオーバヘッドを削除す
る方式を提供することにある。

〔発明の概要〕

本は、個々の命令処理装置と入出力装置の入出力動作を
制御するサブチャネルとに、当該装置上で動作するオペ
レーティング・システムの識別情報と当該オペレーティ
ング・システムに割当てられた主記憶領域の開始アドレ
スと終了アドレスとを設定する手段と、当該装置すなわ
ち命令処理装置あるいはサブチャネルに発生した主記憶
アドレスに該割当てられている主記憶領域の開始アドレ
スを加算する手段と、該加算されたアドレスと該割当て
られている主記憶領域の終了アドレスとを比較する手段
とに加えて１個々のサブチャネルに特定のオペレーティ
ング・システムに専有されるか複数のオペレーティング
・システムで共用されるかの識別情報を設定し保持する
手段と、オペレーティング・システムがアクセスしよう
としたサブチャネルが専有か共有かを判定する手段と、
サブチャネルをアクセスしようとしたオペレーティング
・システムの識別情報とサブチャネルが保持しているオ
ペレーティングシステムの識別とを比較する手段とを設
け、仮想計算機システムにおける主記憶アクセス時のオ
ーバヘッドを入出力処理をも含めて削除すると共に、主
記憶およびサブチャネルの保護を行うものである。

〔発明の実施例〕

以下、本発明の一実施例について図面により説明する。

第２図は仮想計算機システムにおける実計算機システム
の構成を示す。図中、ｌは主記憶装置。

２は記憶制御装置、３は命令処理装置、４は入出力処理
装置、５は入出力装置群である。３および４の各処理装
置は各々１台のときもあれば、複数台のときもあるが、
本実施例では、それぞれが１台の場合を示しである。仮
想記憶制御方式に係るアドレス変換機構は命令処理装置
３に存在する。

記憶制御装置２は、命令処理装置３および入出力処理装
置４の主記憶装置１へのアクセスを制御すると共に、命
令処理装置３と入出力処理装置４との間にあって、入出
力命令の実行および入出力割込みに係るインタフェース
を制御する。

第３図は、７Ｍモニタ（ＶＭＭ）がＶＭを実計算機にデ
ィスパッチし、ディスパッチされたＶＭが実計算機で動
作する場合の様子を示す。ＶＭＭは。

ＶＭを実計算機にディスパッチするときには７Ｍディス
パッチ命令を発行するが、この命令を発行する前に、７
Ｍディスパッチ命令のオペランドである主記憶上のＶＭ
状態記述ブロックにディスパッチするＶＭの実行に関す
る情報を設定しておく。

この情報には、少なくともディスパッチするＶＭが実行
すべき先頭の命令アドレスを含む処理状態ａ　（ｐｓｗ
）、汎用レジスタ、浮動少数点レジスタ、制御レジスタ
、プリフィクスレジスタ等の従来のＶＭシステムと同様
にＶＭの処理再開に必要となる情報に加えて、本発明に
よって追加されたＶＭの識別情報、当ＶＭに割当てた主
記憶領域に関する情報を含んでいる。主記憶領域に関す
る情報には、ディスパッチされるＶＭに割当てられた主
記憶の開始アドレスと終了アドレスを含んでおり、これ
らの情報は７Ｍモニタによって予じめ割当てられた領域
に関する値が設定される。

７Ｍディスパッチ命令が発行されると、命令処理装置は
、ＶＭ状態記述ブロック内の上記情報を処理装置内部の
所定のレジスタに取込んで、ＶＭモードとなってＶＭの
命令処理を実行する。ＶＭの命令実行処理の中断は次の
いずれかによって行われる。１つはＶＭ自身では直接実
行できない命令または情況に出合ったときで、このとき
には７Ｍディスパッチ命令の次の命令に制御が移り、７
Ｍモニタによってシミュレーションが行われ、その後に
再度ＶＭディスパッチ命令が発行される。

もう１つは、ＶＭが走行中にＶＭが直接処理できない割
込みが発生したときで、７Ｍモニタの割込み処理ルーチ
ンに制御が渡り、７Ｍモニタによって割込みの処理が行
われる。上記いずれの場合も７Ｍモニタに制御が渡る前
に、命令処理装置３で実行中のＶＭの処理を再開するの
に必要な情報はすべて前述のＶＭ状態記述ブロックに退
避させ、再開に備えることが行われる。７Ｍモニタに制
御が渡るとＶＭモードは解除される。

第１図に本発明の仮想計算機システムにおける実主記憶
の領域分割とＶＭへの領域割当て、およびＶＭ状態記述
ブロック内の主記憶領域情報との関係を示す。各ＶＭに
対応するＶＭ状態記述ブロックには、そのＶＭに割当て
られた主記憶領域の開始アドレスと終了アドレスとを保
持する。ＶＭｍとＶ　Ｍ　ｎは主記憶上の同一領域を共
用するので、ＶＭ状態記述ブロック内の開始アドレスと
終了アドレスは両ＶＭ共に同じ値を保持することになる
。

第４図は命令処理装置３におけるアドレス変換機構のう
ち本発明に関係する部分を示したもので、この図を用い
て本発明における命令処理装置３でのアドレス変換を説
明する。

第４図において、１０は主記憶装置１から読出したデー
タを保持するレジスタ（ＦＤＲ）、１１はセグメント・
テーブルの起点アドレスを保持するレジスタ（ＳＴＯＲ
）＋　　１２は命令ユニットから送られてくる命令アド
レスまたはオペランドのアドレスを保持するレジスタ（
ＬＡＲ）、１３はＶＭの識別情報を保持するレジスタ（
ＶＭＩＤＲ）、１４は割当てられた主記憶領域の開始ア
ドレスを保持するレジスタ（ＳＡＲ）、１５は同じく終
了アドレスを保持するレジスタ（Ｅ　Ａ　Ｒ）である。

１６はアドレス変換前および変換後のアトＩノス対を保
持するための変換索引バッファ（ＴＬＢ）、１７はＬＡ
Ｒ１２のアドレスからＴ　Ｔ−Ｂ　１６内のエントリの
アドレスを決定するためのＴＬＢエン１−り制御回路（
Ｔ　Ｌ　Ｂ　Ｃ）である。１８と１９はアドレス加算器
、２０〜２２．２６〜２８１よ比較器である。２３はＶ
Ｍモード時に使用するプリフィクスアドレスを保持する
レジスタ（ＧＰＦＸ）、２４はＶＭモードでないときに
使用するプリフィクスアドレスを保持するためのレジス
タ（ＨＰＦＸ）、２５はプリフィクス回路、２７はアド
レス変換後の主記憶への絶対アドレスを保持するレジス
タ（ＡＡＲ）である。

命令処理袋ぼ３は、ＶＭＭの命令列を処理中にＶＭディ
スパッチ命令をデコードすると、前述のＶＭ状態記述ブ
ロックの読出しを行って、ディスパッチされたＶＭの処
理に必要なセットアツプ動作に入る。セットアツプ動作
では、ＶＭ状態記述ブロック内のセグメントテーブル起
点アドレス（これは、同ブロック内の制御レジスタフィ
ールドにある）、ＶＭｆｉ別情報、主記憶領域の開始ア
ドレスと終了アドレス、プリフィックスをそれぞれ、５
ＴＯＲＩ　１、ＶＭＴＤＲ１３，５ＡＲ１４、ＥＡＲ１
５、ＧＰＦＸ２３へ設定する。このときに用いられる主
記憶アドレスの生成方法は従来技術と変わるところはな
い。上記セットアツプ動作が完了すると、命令処理装置
３は（図示はしていないが）同じ＜ＶＭ状態記述ブロッ
ク内から読出したＰＳＷを命令処理装置内の所定の場所
に設定すると共にＶＭモードとなって、ディスパッチさ
れたＶＭの命令処理装置を開始する。

第４図でのアドレス変換は次の様に行われる、命令列の
処理によって生成された仮想アドレスが命令ユニットに
よってＬＡＲ１２に設定される。

このアドレスは、セグメント番号（ＳＸ）、ページ番号
（ｐｘ）　、ページ内アドレス（ＤＸ）の部分で構成さ
れている。セグメント番号とページ番号の部分、および
ＶＭＩＤＲ１３の内容はＴＬＢＣ１７に入力されてＴＬ
Ｂｌ、６内のエントリを選択し、対応するエントリが読
出される。読出されたＴＬＢエントリはＶＭｉｌｌ別情
報（ＶＭＩＤ）。

セグメントテーブル起点アドレス（ＳＴＯ）、セグメン
ト／ページ番号（ＬＡ）および該当ページの主記憶上の
絶対アドレス部（ＰＡ）から成る。

読出されたＶＭ識別情報とＶＭＩＤＲ１３の内容、セグ
メントテーブル起点アドレスと５ＴＯＲＩＩの内容、お
よびセグメント／ページ番号とＬＡＲ１２のセグメント
／ページ番号部とがそれぞれ比較器２０，２１．２２で
比較される。比較Ｉ？：ｔ２０　。

２１．２２のすべてが一致を検出したならば、ＴＬＢｌ
６には該当するエントリが登録されていることになり、
読出されたエントリの絶対アドレス部とＬＡＲ１２のペ
ージ内アドレス部とが結合されてＡＡＲ２７に設定され
て、主記憶アクセス時の絶対アドレスとなる。

比較器２０，２１．２２のいずれかが不一致を検出する
ときには、ＴＬＢ　Ｉ　６から読出されたエントリは別
な仮想アドレスのものであり、次の様にしてアドレス変
換が行われる。

まず、５ＴＯＲＩ　ｌ内のセグメントテーブル起点アド
レスを用いて主記憶上のセグメントテーブルをエントリ
を読出すため、５ＴＯＲＩ　１の内容としてＬＡＲ１２
のセグメント番号部とを加算器１８で加算し、加算結果
をプリフィクス回路２５を通してプリフィックス変換を
行う。このときのプリフィックス変換にはＶＭモード用
に用意されているＧＰＦＸ２３の内容が使用される。プ
リフィックス変換後のアドレスは加算器１９によって５
ＴＡ１４の内容の加算が行われ、ＡＡＲ２７に設定され
て主記憶アクセスのための絶対アドレスとなる。同時に
加算器１９の出力は比較器２６に入力されてＥＡＲ１５
の内容との比較が行われる。

比較の結果として、加算器１９の出力の方がＥＡＲ１５
の内容よりも大きいときにはアドレス例外となり、以後
のアドレス変換は中止される。アドレス例外が検出され
ないときには、ＡＡＲ２７内のアドレスは主記憶装置上
１上のセグメントテーブルのエントリアドレスを示して
おり、主記憶からの当該エントリの読出しが行われる。

主記憶から読出されたエントリはＦＤＲＩＯに設定され
る。これにはページテーブルの起点アドレス部分を含ん
でおり、加算器１８に入力さ九て、ＬＡＲ１２のページ
番号部との加算が行われて、上述のセグメントテーブル
エントリの読出しと同様にプリフィックス変換、５ＡＲ
１４の内容の加算、ＡＡＲ２７への設定、ＥＡＲ１５の
内容との比較が行われる。比較器２６により加算器１９
の出力の方がＥＡＲ１５の内容よりも大きいときにはア
ドレス変換例外となり、以後のアドレス変換は中止され
る。アドレス例外が検出されなければ。

ＡＡＲ２７の内のアドレスは主記憶上のページテーブル
のエントリアドレスを示しており、主記憶から当該エン
トリの読出しが行われて、ＦＤＲＩ５への設定が行われ
る。

上記読出されたエントリには、求めようとしたページの
仮想主記憶における実アドレスを含んでいる。このエン
トリは加算器１８をそのまＮ通過させ、プリフィックス
回路２５でプリフィックス変換を行ってから、加算器１
９で５ＡＲ１４の内容との加算、比較器２６によるＥＡ
Ｒ１５の内容との比較を行う。アドレス例外が検出され
なければ、加算器１９の出力は求めようとするページの
主記憶上における絶対アドレスであるから、この内容と
ＬＡＲ１２のページ内アドレス部と結合することによっ
て主記憶上のページ内絶対アドレスが得られることにな
る。得られたアドレスのページの起点アドレス部分は、
５ＴＯＲＩ　１．ＶＭＩＤＲ１３、ＬＡＲ，１２のセグ
メント／ページ番号部のそれぞれの内容と共にＴＬＢ　
１６内の対応するエントリに格納されることにより、一
連のアドレス変換が完了する。

その後、命令処理装置３の同一ページをアクセスする場
合には、上記ＴＬＢ　１６内のエントリが選ばれて使用
されるので、上述のアドレス変換は不用となる。

以上が命令処理装置３における本発明に係るアドレス変
換である。次に、入出力動作について説明する。

第５図は、主記憶上の絶対アドレス空間における入出力
動作に係る制御情報の配置を示すものである０図中、シ
ステム領域はプログラムがアクセスすることのできる領
域であり、プログラムおよびプログラムが扱うデータは
この部分に格納される。ハードウェア領域はプログラム
がアクセスすることのできない領域で、実計算機システ
ムのハードウェアによって使用される領域である。この
ハードウェア領域には、命令処理装置３と入出力処理袋
！！！４とのコミニュケーションに用いられる入出力制
御ブロックと呼ぶ領域（以下ｌ０ＣＢと称す）と、入出
力装置の制御情報を格納すると共に、ｌ０ＣＢ同様に命
、令処理装置３と入出力処理装置４とのコミュニケーシ
ョンにも使用する複数のサブチャネル制御語（以下５Ｃ
ＣＷと称す）などが置かれる。第６図及び第７図はそれ
ぞれ、工○ＣＢとｓｃｃｗ内の情報のうち、本発明に係
る部分を示しである。

入出力動作に係る命令としては、プログラムがサブチャ
ネルをアクセスするためのサブチャネル変更命令（以下
ＭＳＣＨ命令と称す）、サブチャネルにおける入出力動
作を開始させるためのサブチャネル動作開始命令群（以
下５ＳＣＨ命令と称す）などがある、ＭＳＣＨ命令は、
入出力装置に対応して設けられる個々のサブチャネルに
対し、て、それぞれのサブチャネルが制御を行う人出刃
装置の特性に合わせてサブチャネルの所定の動作モード
に設定するためなどに使用される。また、５ＳＣＨ命令
は、サブチャネルに対して入出力動作の実行を開始させ
るために使用される。

ＭＳＣＨ命令が発行されると、命令のオペランドで指定
されるサブチャネル番号に対応する前述のハードウェア
領域のｓｃｃｗすなわちサブチャネルが、同じ命令のも
うひとつのオペランドで指定される領域の情報によって
変更を受ける。サブチャネルが入出力を実行中のときに
は変更は行わない。５ＳＣＨ命令が発行されると、命令
のオペランドで指定されるサブチャル番号に対応するサ
ブチャネルの状態が調べられ、ザブチャネルが入出力動
作可能な状態であれば、同じ命令のもうひとつのオペラ
ンドで指定されるチャネルプログラムアドレスをサブチ
ャネルに設定すると共に、サブチャネル番号と入出力命
令コードすなわち５ＳＣＨコードがｌ０ＣＢに設定され
た後、命令処理装置３から入出力処理装置４へ入出力命
令起動通知が行われる５サブチヤネルがすでに入出力動
作を実行中の場合であるとか、サブチャネルが新たな入
出力動作を受付は不可能な状態であったときには、それ
らの条件に対応したコンディジ３ン・コードが設定され
て命令は終了し、入出力処理装置４への入出力命令起動
通知は行わ九ない。

本発明の実施により、ＭＳＣＨ命令および５ＳＣＨ命令
の実行はＶＭモードの場合とそうでない場合とで次のよ
うに異なる。命令処理装置３が７Ｍモードでないとき、
すなわち、命令処理装置！！３がＶＭＭのプログラムを
実行中のときのＭＳＣＨ命令では、第７図のサブチャネ
ル情報は何ら制限を受けることなく、ＭＳＣＨ命令のオ
ペランドで指定される領域の情報によって変更を受ける
。命令処理装置３がＶＭモードのとき、すなわち、命令
処理装置３がＶＭＭから発行されたＶＭディスパッチ命
令によってＶＭモードでプログラムを実行中のときの、
ＭＳＣＨ命令では、第７図のサブチャネル情報の変更に
は制限が加えられる。このときは、サブチャネルの専用
／共用識別情報、ＶＭｉｌ別情報、開始アドレスおよび
終了アドレスの部分の変更がなされない。サブチャネル
内の専用／共用識別情報は当サブチャネルが特定のＶＭ
によって使用されるか、複数のＶＭによって共用される
かを示す。また、ＶＭＩ別情報は当サブチャネルが専有
されることを示すときに、当サブチャネルを専有するＶ
Ｍの識別情報が設定される。開始アドレス、終了アドレ
スは、当サブチャネルがアクセス可能な主記憶上の領域
を示すものである。

これらの情報はＶＭＭによってのみ変更することができ
る。第７図におけるその他のサブチャネル制御情報は、
ＶＭモードの如何にか２わらず変更可能である。

次にＳ　Ｓ　ＣＨ命令が発行されたときに、命令処理装
置３がＶＭモードでないときには、サブチャネル内の専
用／共用識別情報およびＶＭｆｉ別情報が調べられるこ
とはない。命令処理装置がＶ　Ｍモードのときには、サ
ブチャネル内の専用／共用識別情報が調べられる。そし
て、サブチャネルが共用の場合には、ＶＭモードでない
ときと同様に入出力処理装置４への入出力命令起動通知
が行われる。サブチャネルが専用の場合、サブチャネル
内のＶＭ識別情報と命令処理装置内のＶＭ識別情報（こ
れは第４図におけるＶＭＩＤＲ１３にある）との比較が
行われる。この比較は第４図において。

ＦＤＲＩＯに読み出された当該サブチャネルのＶＭｍ別
情報部分とＶＭＩＤＲ１３の内容とを比較器２８で比較
することによる。比較結果が不一致であれば、現在命令
処理装置３で動作側中のＶＭによる当サブチャネルのア
クセスがＶＭＭによ−〕で許可されていないことを示し
、５ＳＣＨ命令はプログラムチェック条件が検出されて
、入出力処理装置４への入出力命令起動通知がされるこ
となく終了する。比較結果が不一致であれば、入出力処
理装置４への入出力命令起動通知が行わ゛れる。

次に、第８図によって入出力処理装置４におけるアドレ
ス変換について説明する。

第８図において、３０は入出力処理装置４の各チャネル
に共通な制御を行う共通制御部、４０は各チャネルのう
ち１チヤネルの部分を抜き出したもので、実際には複数
のチャネル部が実装される。

５０は主記憶装置１からの読出しデータを保持するため
のレジスタ（ＣＦＤＲ）、５１は２人出力制御に係る制
御情報を集中的に保持しておくためのローカル記憶（Ｌ
Ｓ）、５２はＬＳ５１をアクセスする際のアドレスを保
持するレジスタ（ＬＳＡＲ）、５３はＬＳＡＲの内容か
らＬＳのアドレスを生成するためのアドレス生成回路（
Ｌ　Ｓ　ＡＣ）、５４は主記憶上に予め設定されたハー
ドウェア領域のアドレスを生成する回路（ＭＳＡＣ）、
５５゜５６はそれぞれ加算器の入力レジスタ（Ａ　Ｌ　
Ｉ　Ｒ）。

５７は終了アドレスを保持する（ＣＥＡＲ）、５８は加
算器、５９は加算器の出力を保持するレジスタ（ＡＬＲ
）、６０は加算器の出力とＣＥＡＲ５７の内容を比較す
るための比較器、６１は主記憶アクセス時のアドレスを
保持するレジスタ（Ｃ３ＡＲ）である、また、チャネル
部４０内の７１は入出力動作に伴う入出力データの主記
憶アドレスを保持、更新するレジスタ（ＣＤＡＲ）、７
２はチャネルで実行中のＣＣＷを保持、更新するための
レジスタ（ＯＣＲ）、７３．７４は主記憶と入出力装置
間の入出力データをバッファリングするためのレジスタ
（Ｃ：ＢＲ）、７５はＣＣＲ，７２の内容に基づいてＩ
１０インタフェースを制御するための回路である。

さて、命令処理装置３からの入出力処理袋［４に対して
入出力命令起動通知が行われると、入出力処理装置４（
以下、ＩＯＰと称す）は、主記憶上のｌ０ＣＢをＣＦＤ
Ｒ５０に読出し、サブチャネル番号部分をＭＳＡＣ５４
に入力して当該サブチャネルに対応する主記憶アドレス
を生成し、加算器５８を通過させ、ＡＬＲ５９、Ｃ３Ａ
Ｒ６１を経由して主記憶からサブチャネル情報を読出す
。

読出したサブチャネル情報はＣＦＤＲ５０を経由してＬ
Ｓ５１の所定の場所に格納する。次いで。

このサブチャネル情報に含まれるチャネル指定情報によ
って指定されるチャネルを選択する。指定されたチャネ
ルが起動可能であると、サブチャネル情報のひとつであ
るＣＣＷアドレス（これは５ＳＣＨ命令実行時に命令処
理装置によってサブチャネルに設定されるチャネルプロ
グラムアドレスである）をＬＳ５１からＡＬ　Ｉ　Ｒ５
５へ読み出す。

さらに当サブチャネルに割当てられている主記憶の開始
アドレスと終了アドレスとをそれぞれＡＩＬＲ５６、Ｃ
ＥＡＲ５７へ読出す、ＡＬＩＲ５５の内容とＡＬＩＲ５
６の内容は加算器５８によって加算が行われてＡＬＲ５
９へ設定されると同時に、ＣＥＡＲ５７の内容との比較
が比較器６０によって行われる。比較器６０の出力が、
該加算されたアドレスの方がＣＥＡＲ５７の内容よりも
大きいことを示す場合にはアドレス例外が検出されて、
この入出力起動動作は中止され、入出力割込みによって
プログラムチェック条件が報告されることになる。アド
レス例外が検出されないと、ＡＬＲ５９の内容はＣＡＡ
Ｒ６１を介して主記憶装置へ送られてＣＦＤ’Ｒ５０に
はＣＣＷが読み出される。入出力動作に係るアドレスは
、絶対アドレスとしての属性をもつので、プリフィック
ス変換は行われない。

ＣＣＷが読出されると、コマンド部、フラグ部、カウン
ト部はチャネル４０内のＣＣＲ７２へ転送される。ＣＣ
Ｗのデータアドレス部はＡＬ　Ｉ　Ｒ５５に転送し、コ
マンド部が逆読込みでない場合は１ペ一ジ分のアドレス
を加算し、逆読込みコマンドであれば、１ペ一ジ分のア
ドレスが減算され、ページ内アドレスの部分は削除され
て、ＬＳ５１内に格納される。次いで、ＡＬＩＲ５５の
内容は前述と同様にして開始アドレスの加算と終了アド
レスとの比較が行われる。比較器６０によって、アドレ
ス例外が検出されると、この入出力命令起動動作は中止
される。アドレス例外が検出されなければ、ＡＬＲ５９
の内容はチャネル部４０内のＸＤＡＲ７１に転送されて
、チャネル部４０による入出力動作が開始される。

チャネル部のデータ転送に伴って、ＣＤＡＲ７１内のア
ドレスがページ境界を検出すると、チャネル部４０は集
中制御部３０ヘアドレスの更新を要求する。アドレス更
新、要求を受けた集中制御部４０によって、Ｌ　Ｓ　５
１から対応するチャネルのデータアドレス部、ｒＡ始子
アドレス部よび終了アドレス部の読出しと、前述と同様
にしてデータアドレスに対する開始アドレスの加算と終
了アドレスとの比較が行われる。比較器６０によってア
ドレス例外が検出されシば、集中制御部３０によってチ
ャネル部４０の入出力動作終了が指示されて入出力動作
は終了する。アドレス例外が検出されなければ、ＣＤＡ
Ｒ７１には新しいアドレスが設定されてデータ転送が続
行される。

〔発明の効果〕

以上説明したように１本発明によれば、命令処理装置で
動作中のＶＭと入出力装置で動作中のＶＭとが不一致で
あってもアドレスの変換が可能であり、命令処理のみな
らず入出力動作においてもアドレス変換のオーバヘッド
を削減する効果がある。また、サブチャネルが不要に他
ＶＭによってアクセスされるのを保護する効果がある。

【図面の簡単な説明】

第１図は本発明の仮想計算機システムにおける実主記憶
の分割とＶＭへの割当て、およびＶＭ状態記述ブロック
内情報との関係を示す図、第２図は実計算機システムの
構成を示す図、第３図は■ＭモニタによるＶＭのディス
パッチの様子を示す図、第４図は命令処理装置における
アドレス変換機構を示す図、第５図は主記憶装置におけ
る入出力制御情報の配置を示す図、第６図は入出力制御
ブロックを示す図、第７図はサブチャネル情報を示す図
、第８図は入出力処理装置におけるアドレス変換機構を
示す図である。 １・・・主記憶装置、　２・・・記憶制御装置、３・・
・命令入出力装置、　４・・・入出力処理装置。 ５・・・入出力装置群、　　】３・・ＶＭ識別情報保持
レジスタ、　　１４・・・開始アドレス保持レジスタ。 １５・・・終了アドレス保持レジスタ、１６・・・ＴＬ
Ｂ、　　５１・・・ローカル記憶。 ５７・・・終了アドレス保持レジスタ。 第４図 第５図 第８図 １１０イ；ｔｙｃ−ス

Claims (1)

【特許請求の範囲】
1. （１）複数のオペレーティング・システムを命令処理装
   置と入出力処理装置とを含む実計算機システムで動作さ
   せる仮想計算機システムにおいて、実計算機システムの
   主記憶を複数の領域に分割し、該分割した各々の領域を
   、該仮想計算機システムで動作するオペレーティング・
   システムの各々に専有または共用させると共に、前記命
   令処理装置と入出力処理装置とに、当該装置上で動作す
   るオペレーティング・システムの識別情報と当該オペレ
   ーティング・システムに割当てられた主記憶領域の開始
   アドレスと終了アドレスとを設定する手段と、当該装置
   上で動作するオペレーティング・システムが発生した主
   記憶アドレスに前記割当てられている主記憶領域の開始
   アドレスを演算する手段と、該演算したアドレスと前記
   割当てられている主記憶領域の終了アドレスとを比較す
   る手段とを設け、更に、前記入出力処理装置の個々のサ
   ブチャネルが特定のオペレーティング・システムに専有
   されるか複数のオペレーティング・システムで共用され
   るかの識別情報を設定し保持する手段と、オペレーティ
   ング・システムがアクセスしようとしたサブチャネルが
   専有か共有かを判定する手段と、サブチャネルをアクセ
   スしようとしたオペレーティング・システムの識別情報
   と前記保持しているオペレーティング・システムの識別
   情報とを比較する手段とを設けたことを特徴とする仮想
   計算機システム。