JP2003058421A

JP2003058421A - プロセッサ及びコンピュータシステム

Info

Publication number: JP2003058421A
Application number: JP2001245531A
Authority: JP
Inventors: Toshihiko Kurihara; 俊彦栗原; Masahiro Tokoro; 雅尋處; Eiki Kamata; 栄樹釜田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-08-13
Filing date: 2001-08-13
Publication date: 2003-02-28
Anticipated expiration: 2021-08-13
Also published as: JP4011871B2

Abstract

(57)【要約】【課題】 non faultingロード処理のアドレス変換例外
の頻度を減らし、アプリケーションプログラムを高速に
実行する。【解決手段】 non faultingロードがアドレス変換に失
敗したときに、例外を起こすか、起こさないかを制御す
るビットをプロセッサの制御レジスタに設ける。そし
て、non faultingロード命令がアドレス変換例外を起こ
す必要がないとソフトウェアが判断したとき、例外を起
こさないモードに設定することにより、アドレス変換例
外の処理のオーバヘッドを減らすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサ及びコ
ンピュータシステムに係り、特に、普通のロード命令の
他にnon faultingロード命令を処理するプロセッサ及び
このプロセッサを備えたコンピュータシステムに関す
る。

【０００２】

【従来の技術】一般に、マイクロプロセッサにおけるロ
ード命令の実行サイクル数は、演算命令の実行サイクル
数より長い傾向がある。このため、プロセッサの性能を
十分に引き出すためには、プログラムの中において、ロ
ード命令とそのロードデータを使用する演算命令とをな
るべく離して配置するすことが必要である。

【０００３】しかし、メモリのスピード向上ペースは、
ゲートのスピード向上ペースより遅いため、プロセッサ
の動作周波数が向上するにつれ、キャッシュヒットの場
合でもロード命令の実行サイクル数は増加する傾向にあ
る。さらに、スーパースカラ方式が採用され、複数の命
令を１サイクル内で同時に実行するようになると、ロー
ド命令とそのロードデータを使う演算命令とを十分離す
には、さらに多くの命令をロード命令と演算命令との間
に入れる必要がある。ところが、プログラムには、分岐
命令が含まれており、この分岐命令が妨げとなって、ロ
ード命令と演算命令とを十分に離すことができないこと
がある。一例として、次のようなＣ言語による if(ptr ≠NULL) ｘ＝*ptr + y；（１）というプログラムを考える。

【０００４】このプログラムは、もし、アドレスを示す
変数ptr が０でなければ、そのアドレスptr を読み出し
てその読み出し内容*ptrにｙを加えてｘを求めるという
命令プログラムである。この命令プログラムにおいて、
*ptrをロードする命令と*ptr+yを計算する命令とを十分
離すには、ptr ≠NULLの判定をする前に*ptrをロードす
ればよい。すなわち、 temp_reg＝*ptr；（ロードした*ptrをレジスタに一時格納する命令）関係ない命令； if(ptr ≠NULL) ｘ＝temp + y；（２）の順となるように順に命令列を作成すればよい。

【０００５】しかし、ほとんどのシステムの場合、ロー
ド命令のアドレスがNULLの場合、例外が発生してプログ
ラムの実行が中止されてしまうので、このような最適化
を行うことができない。

【０００６】前述した例は一例であり、一般的に、分岐
命令の後ろにあるロード命令が実行されないとき、その
ロードアドレスはどのような値になるかは判らない。従
って、分岐命令の前にロード命令を移動すると例外が発
生する可能性がある。

【０００７】この問題を解決するための従来技術とし
て、例えば、「David.L.Weaver and Tom Germond,The SP
ARC Architecture Manual,Version9,Prentice-Hall,In
c.,1994」に記載された、non faultingロード命令を導
入するという技術がが知られている。このnon faulting
ロード命令の基本的な動作は、普通のロード命令と同一
であるが次の２点が異なる。すなわち、アドレス変換が
可能で、そのメモリ領域に対してnon faultingロード実
行可能属性が設定されていれば、例外を発生させない。
また、address out of rangeなどが原因でアドレス変換
ができない場合、システムソフトウェアとの協力によっ
てターゲットレジスタに０が書き込まれて例外が無視さ
れ、プログラムの実行が継続される。

【０００８】前述したようなnon faultingロード命令を
普通のロード命令の代わりに使用する従来技術は、前述
したような例の場合にも例外発生によってプログラム実
行が中止されることがなくなる。このため、前述した従
来技術は、ロード命令とその結果を使用する演算命令と
の距離を大きくし、プログラムの実行性能を向上させる
ことができる。なお、分岐命令の前に移動したロード命
令が例外を発生する場合、そもそもそのロード命令を実
行する必要がない（そのようなアドレスのときは実行さ
れないように分岐命令によって制御されていたはず）の
で、このような方法としても問題はない。

【０００９】

【発明が解決しようとする課題】前述した従来技術によ
れば、ロード命令を演算命令から離すために、ロード命
令を分岐命令より前に移動し、プログラムの実行性能の
向上を図ることが可能になる。しかし、前述の従来技術
は、アドレス変換例外が発生する可能性が残る。この理
由は、変換テーブルが大きくなりすぎるため、全てのア
ドレスについて変換エントリを用意することができない
ためである。従って、non faultingロード命令を使用す
る前述した従来技術は、アドレス変換例外発生の確率と
その処理オーバヘッドがあってもプログラム実行が高速
化できるか否かとを考慮する必要がある。

【００１０】また、前述した従来技術は、アドレス変換
にハッシュテーブルを使うアーキテクチャの場合、ハッ
シュの計算結果が同じ場所に登録できるアドレス変換の
数に限りがあり、このため、全てのアドレス変換をハッ
シュテーブルに入れることができず、address out of r
angeでないにもかかわらずアドレス変換例外が発生する
ことがある。従って、non faultingロードでアドレス変
換例外が起きたとき、まず、そのアドレスを調べ、addr
ess out of rangeであればアドレス変換例外を無視し、
そうでなければハッシュテーブルを入れ替える必要があ
る。この処理は、オーバヘッドが大きく、また、ソフト
ウェアでTLB を入れ替えるアーキテクチャの場合にも、
一度に扱えるアドレス変換の数に制約があるので同様の
問題が生じる。

【００１１】本発明の目的は、前述した従来技術の問題
点を解決し、non faultingロードのアドレス変換例外の
頻度を減らし、アプリケーションプログラムを高速に実
行することを可能にしたnon faultingロード命令を処理
するプロセッサ及びこのプロセッサを備えたコンピュー
タシステムを提供することにある。

【００１２】

【課題を解決するための手段】本発明によれば前記目的
は、第１のロード命令（通常のロード命令）と、前記第
１のロード命令とは命令コードが異なる第２のロード命
令（non faultingロード命令）とを実行可能に構成され
たプロセッサにおいて、論理アドレスを物理アドレスに
変換するアドレス変換回路と、制御ビットと、前記第２
のロード命令で前記アドレス変換回路がアドレス変換に
失敗したとき、前記制御ビットの値によってアドレス変
換例外を発生させるか否かを制御する制御機能とを備え
たことにより達成される。

【００１３】本発明は、non faultingロード命令がアド
レス変換例外を起こす必要がないとソフトウェアが判断
したとき、例外を起こさないようにすることができ、こ
れにより、アドレス変換例外の処理オーバヘッドを減ら
すことができる。

【００１４】

【発明の実施の形態】以下、本発明によるnon faulting
ロード命令を処理するプロセッサ及びコンピュータシス
テムの実施形態を図面により詳細に説明する。

【００１５】図１は本発明の一実施形態によるコンピュ
ータシステムの構成を示すブロック図である。図１にお
いて、６０１は命令キャッシュ、６０２は命令ＴＬＢ、
６１１は浮動小数点レジスタ、６１２は浮動小数点演算
器、６２１は汎用レジスタ、６２２はＡＬＵ、６２３は
データキャッシュ、６２４はデータＴＬＢ、６２６はバ
スインタフェース、６３１はテーブル検索エンジン、６
４１はプロセッサ、６４２はプロセッサバス、６４３は
メインメモリ、６４４はＩ／Ｏ装置である。

【００１６】図１に示すコンピュータシステムは、１ま
たは複数のプロセッサ６４１（図１には１台のみを示し
ている）と、メインメモリ６４３及びＩ／Ｏ装置６４４
とがプロセッサバス６４２により接続されて構成され
る。プロセッサ６４１は、分岐命令、整数演算命令、浮
動小数点演算命令、ロード・ストア命令、システム制御
命令等を実行することができ、また、通常のロード命令
が例外を発生するようなケースでも例外を発生しないノ
ンフォルトロード命令も実行可能である。

【００１７】プロセッサ６４１は、命令キャッシュ６０
１とデータキャッシュ６２３とを備えており、キャッシ
ュミスの場合、命令キャッシュまたはデータキャッシュ
に必要なラインをメインメモリから転送してから処理を
行う。また、プロセッサ６４１は、命令ＴＬＢ６０２、
データＴＬＢ６２４、浮動小数点レジスタ６１１、浮動
小数点演算器６１２、汎用レジスタ６２１、ＡＬＵ６２
２、テーブル検索エンジン６３１を備え、これらが協力
して命令を実行する。

【００１８】前述において、汎用レジスタ６２１は、３
２本の６４ビット汎用レジスタにより構成され、浮動小
数点レジスタ６１１は、３２本の６４ビット浮動小数点
レジスタにより構成されている。汎用レジスタ６２１
は、整数演算の対象となるデータやロード・ストア命令
のアドレスを保持するために使用され、浮動小数点レジ
スタ６１１は、浮動小数点演算の対象となるデータを保
持するために使用される。また、プロセッサ６４１は、
プロセッサ６４１の動作を制御する制御レジスタを幾つ
か備えている。制御レジスタとしては、non faultingロ
ード許可レジスタＮＬＤＲ６２５、ページテーブルアド
レスレジスタＰＡＲ６３２、ブロックテーブルアドレス
レジスタＢＡＲ６３３等が備えられている。これらの制
御レジスタの値は、mtcr／mfcr命令によって汎用レジス
タとの間で読み書きすることが可能である。

【００１９】ＡＬＵ６２２は、整数演算、論理演算を行
うと共に、ロード・ストア命令のアドレスの計算をも行
う。命令ＴＬＢ６０２とデータＴＬＢ６２４とは、最近
使ったアドレス変換の幾つかを保持しており、これらの
ＴＬＢにヒットすればテーブルを検索する必要がないた
め、高速にアドレスを変換することができる。ＴＬＢミ
スの場合、テーブル検索エンジン６３１に対して、テー
ブル検索要求を発行して内容を入れ替える。

【００２０】各ＴＬＢには、物理アドレスの他にページ
テーブル／ブロックテーブルのＰＰビットも保持されて
おり、メモリアクセスが許可されているか否かのチェッ
クも行うことができる。アクセスが禁止されている場
合、命令フェッチアクセスと普通のロード命令ならば、
メモリ保護例外が発生するが、non faultingロード命令
の場合、ターゲットレジスタに０を書き込んで命令の実
行が完了する。これに加えて、データＴＬＢには、ペー
ジテーブル／ブロックテーブルのＣビットのコピーも保
持されている。ストア命令でこのビットが０ならば、デ
ータＴＬＢ６２４は、このビットを１にセットすると同
時に、テーブル検索エンジン６３１を起動してページテ
ーブル／ブロックテーブル本体のＣビットもセットす
る。

【００２１】テーブル検索エンジン６３１は、命令ＴＬ
Ｂ６０２またはデータＴＬＢ６２４からの要求を受け
て、図５と図６とにより後述するように、アドレス変換
テーブルを検索してアドレス変換の処理を行う。このた
め、テーブル検索エンジン６３１は、内部にテーブル検
索に必要なページテーブルアドレスレジスタＰＡＲ６３
２、ブロックテーブルアドレスレジスタＢＡＲ６３３を
備えている。検索に成功した場合、その変換エントリの
Ｒビットがセットされ、変換結果が命令ＴＬＢ６０２ま
たはデータＴＬＢ６２４に送られて登録される。また、
データＴＬＢ６２４からのＣビットセット要求の場合、
発見した変換エントリのＣビットをセットする。

【００２２】また、テーブル検索エンジン６３１が検索
に失敗した場合、テーブル検索エンジン６３１は、その
ことを検索要求元のＴＬＢに通知する。命令ＴＬＢ６０
２は、検索失敗が通知されると命令アドレス変換例外を
発生させる。また、データＴＬＢ６２４は、命令の種類
とＮＬＤＲ６２５の値によってデータアドレス変換例外
を起こすかどうかを決定する。すなわち、普通のロード
命令の場合、必ずアドレス変換例外を発生させ、non fa
ultingロード命令の場合、ＮＬＤＲ＝０であれば、アド
レス変換例外を生起させ、ＮＬＤＲ＝１であれば、ター
ゲットレジスタに０を書き込み命令を完了させる。

【００２３】前述したような構成と機能とを有するプロ
セッサ６４１は、ロード・ストアアーキテクチャを採用
しており、メモリ上のデータについて直接演算を行うこ
とはできない。すなわち、プロセッサ６４１は、メモリ
上のデータについて演算を行う場合、メモリのデータを
ロード命令または、non faultingロード命令により一旦
レジスタに入れてから演算を行い、演算結果をストア命
令によってレジスタからメモリに書き戻す。

【００２４】また、プロセッサ６４１は、ロード・スト
ア命令として、１，２，４，８バイトのデータを扱うこ
とができ、アドレスがデータサイズの整数倍でない場
合、アライメント違反の例外が発生する。アドレス空間
の大きさは、仮想アドレス空間も物理アドレス空間も２
⁶⁴バイトである。

【００２５】図２は本発明の実施形態での通常のロード
命令の処理動作を説明するフローチャートであり、次
に、これについて説明する。

【００２６】（１）処理が開始されると、まず、レジス
タから読み出したデータを使用して、ロードデータの論
理アドレスが計算される。次に、その論理アドレスを物
理アドレスに変換するために変換テーブルが検索され
る。詳細は後で説明するが、本発明の実施形態によるプ
ロセッサは、アドレス変換テーブルとしてハッシュテー
ブルを使用している（ステップ１０１〜１０３）。

【００２７】（２）アドレス変換エントリが見つかった
か否かをチェックし、アドレス変換エントリが見つかっ
ていた場合、そのページに対するアクセス権がるか否か
をチェックする（ステップ１０４、１０７）。

【００２８】（３）ステップ１０４のチェックで、アク
セスが許可されていた場合、メモリから読み出したデー
タをレジスタに書き込む。これにより、ロード命令の実
行は正常に終了する（ステップ１０９、１１１）。

【００２９】（４）ステップ１０４のチェックで、アド
レス変換エントリが見つからなかった場合、アドレス変
換例外が発生し、また、ステップ１０７のチェックで、
アドレス変換エントリが見つかったがそのアドレスに対
するアクセスが禁止されてた場合、メモリ保護例外が発
生し、割り込みを発生させる（ステップ１１３）。

【００３０】これらの例外が発生したとき、ターゲット
レジスタの値は変わらない。そして、前述のメモリ保護
例外、アドレス変換例外が発生した場合の例外処理ルー
チンの動作は次の３種類となる。すなわち、メモリ保護
例外の場合、そのプログラムの実行を中止する。アドレ
ス変換例外であるが、address out of rangeではない場
合（ハッシュテーブルからアドレス変換エントリがあふ
れたケース）、ハッシュテーブルをオペレーティングシ
ステムが入れ替えてプログラムの実行を続ける。また、
アドレス変換例外でであってaddress out of rangeの場
合、プログラムのバグとみなしてプログラムの実行を中
止する。

【００３１】図３は本発明の実施形態でのnon faulting
ロード命令の処理動作を説明するフローチャートであ
り、次に、これについて説明する。この命令の動作は、
アドレス変換テーブルが見つかり、かつ、そのページに
対するアクセスが許されていれば、普通のロード命令と
同一である。すなわち、ステップ１０１から開始され、
ステップ１０２〜１０４、１０７、１０９を経てステッ
プ１１１で終了する処理は、図２により説明した場合と
同一の処理となる。従って、以下では、図２の場合と異
なる処理についてのみ説明する。

【００３２】（１）ステップ１０４の処理で、アドレス
変換テーブルのエントリがが見つかったが、ステップ１
０７の処理でアクセスが禁止されていた場合、メモリ保
護例外を発生させず、レジスタに０を書き込んで、この
non faultingロード命令の処理を正常終了する（ステッ
プ１１０、１１１）。

【００３３】（２）ステップ１０４の処理で、アドレス
変換テーブルのエントリが見つからなかった場合、non
faultingロード許可レジスタの値が１であるか否かを調
べ、non faultingロード許可レジスタが１であればアド
レス変換外を発生させず、ターゲットレジスタに０が書
き込んで、このnon faultingロード命令の処理を正常終
了する（ステップ１０６、１１０、１１１）。

【００３４】（３）ステップ１０６のチェックで、non
faultingロード許可レジスタが０であった場合、アドレ
ス変換例外を発生させる。この場合、オペレーティング
システムは、address out of rangeのとき例外を無視
し、そうでなければ、ハッシュテーブルを入れ替えてプ
ログラムの実行を続ける（ステップ１１３）。

【００３５】図４はnon faultingロード許可レジスタＮ
ＬＤＲのレイアウトを説明する図である。non faulting
ロード許可レジスタＮＬＤＲ６２５は、図４に示すよう
な構成の６４ビットのレジスタである。そして、ビット
０〜６２は予約ビットであり、この部分にデータが書き
込まれても無視され、この部分が読み出された場合、０
が読み出される。ビット６３は、non faultingロードア
ドレス例外抑止ビットであり、このビットが１のとき、
non faultingロード命令でアドレス変換が失敗しても例
外を発生させない。オペレーティングシステムは、必要
なアドレス変換が全てハッシュテーブルに入っているこ
とを保証できるとき、このビットをセットする。その条
件は、アドレス変換テーブルの構造と関係がある。

【００３６】本発明の実施形態によるプロセッサは、論
理アドレスを物理アドレスに変換するハードウェアを備
えており、そのために２つのテーブルが使用される。こ
れらは、ページ単位の変換を行うページテーブルＰＴＡ
Ｂと、ブロック単位でアドレスの変換を行うブロックテ
ーブルＢＴＡＢとであり、以下、これらについて説明す
る。

【００３７】図５はページテーブルＰＴＡＢを用いてペ
ージ単位のアドレス変換を行うアドレス変換機構の構成
を示すブロック図である。図５において、４０６はペー
ジテーブル、４０７はページテーブルエントリグルー
プ、４０８はページテーブルエントリである。なお、こ
のアドレス変換機構は、図１に示すテーブル検索エンジ
ン６３１に含まれるものであり、また、ページテーブル
４０６そのものは、メインメモリまたはキャッシュ内に
格納されている。

【００３８】１ページの大きさは４キロバイトである。
ページテーブルＰＴＡＢ４０６は、システム内の全プロ
セッサにより共有されており、複数のページテーブルエ
ントリグループＰＴＥＧ４０７から構成され、それぞれ
のＰＴＥＧ４０７には、１エントリ１６バイトのページ
テーブルエントリＰＴＥ４０８が８個備えられている。
このページテーブルＰＴＡＢ４０６の大きさは可変であ
り、ページテーブルアドレスレジスタＰＡＲ４０１／４
０２（図１に示すＰＡＲ６３２）により指定される。ま
た、ＰＡＲには、ＰＴＡＢ４０６の先頭アドレスも保持
されている。

【００３９】前述の各ＰＴＥには、このエントリが変換
する論理ページのアドレスＬＰＮ（論理ページ番号）４
０９、エントリの有効（Ｖ＝１）／無効（Ｖ＝０）を示
すＶ（バリッド）４１０、変換結果の物理ページ番号Ｐ
ＰＮ（物理ページ番号）４１１、このエントリが変換す
るアドレスに対してアクセスがあったことを示し、アク
セスがあったときにハードウェアからセットされるＲ
（リファレンスビット）４１２、このエントリが変換す
るアドレスに対して書き込みアクセスがあったことを示
し、アクセスがあったときにハードウェアからセットさ
れるＣ（チェンジビット）４１３、アクセスの可否を制
御するための４ビットからなる情報ＰＰ（プロテクショ
ン）４１４の各情報が保持されている。

【００４０】前述において、Ｒビット４１２とＣビット
４１３とは、オペレーティングシステムがページを入れ
替える際に参照される。また、アクセスの可否を制御す
るための情報ＰＰ（プロテクション）の各ビットは、ス
ーパバイザ書込み可を示すＳＷＥ、ユーザ書込み可を示
すＵＷＥ、スーパバイザ読み出し可を示すＳＲＥ、ユー
ザ読み出し可を示すＵＲＥのビットである。

【００４１】ページアドレスレジスタＰＡＲは、図１で
も説明したように制御レジスタの１つであり、ビット０
〜４５は PTABORG４０１と呼ばれ、ＰＴＡＢ４０６の先
頭の物理アドレスを示している。また、PTABSIZE４０２
と呼ばれるビット５９〜６３はＰＴＡＢ４０６の大きさ
を示している。PTABSIZEの値としては、０〜２８が許さ
れており、ＰＴＡＢの大きさは２５６キロバイト×２
^PTABSIZEになる。

【００４２】次に、ＰＴＡＢを使用して論理アドレスを
物理アドレスに変換する手順について説明する。

【００４３】まず、論理アドレスに対応するページテー
ブルエントリグループＰＴＥＧ４０７の物理アドレス４
０５を求める。ＰＴＥＧ４０７の物理アドレス４０５
は、PTABORG のビット０〜１７と、PTABORG のビット１
８〜４５と論理アドレスのビット１３〜４０とをPTABSI
ZEに応じて選択したものと、論理アドレスのビット４１
〜５１と、７ビットの０とを連結して得ることができ
る。

【００４４】次に、ＰＴＥＧに含まれている８つのＰＴ
Ｅを調べる。論理アドレスに対応するＰＴＥが見つかっ
たら、変換成功であり、見つからなければ、変換失敗で
ある。そのＰＴＥが与えられた論理アドレスに対応する
ものであるか否かは、ＰＴＥ内のＶ（バリッド）４１０
＝１であるか否か、ＰＴＥ内のＬＰＮ（論理ページ番
号）＝論理アドレス（０〜４０）であるか否かにより判
別し、両者が一致したとき、そのＰＴＥが与えられた論
理アドレスに対応するものであると判別できる。変換結
果の物理アドレスは、ＰＴＥの物理ページ番号４１１と
論理アドレスのビット５２〜６３とにより与えられる。
ＰＴＥＧの中に同じ論理アドレスに対応するＰＴＥが２
つ以上含まれて場合、アドレス変換の結果は不定であ
る。

【００４５】図６はブロックテーブルＢＴＡＢを用いて
ブロック単位でアドレス変換を行うアドレス変換機構の
構成を示すブロック図である。図６において、５０６は
ブロックテーブル、５０７はブロックエントリグルー
プ、５０８はブロックエントリである。なお、このアド
レス変換機構は、図１に示すテーブル検索エンジン６３
１に含まれるものであり、また、ブロックテーブル５０
６そのものは、メインメモリまたはキャッシュ内に格納
されている。

【００４６】図６に示すもう１つのテーブルであるブロ
ック単位でアドレスを変換するブロックテーブルＢＴＡ
Ｂ５０６は、ＰＴＡＢと同様の構成を有している。１ブ
ロックの大きさは１６メガバイトである。ＢＴＡＢ５０
６は、複数のブロックエントリグループＢＴＥＧ５０７
からなり、それぞれのＢＴＥＧには１エントリ１６バイ
トのブロックエントリＢＴＥ５０８が８個備えられてい
る。このテーブルの大きさは可変であり、ブロックテー
ブルアドレスレジスタＢＡＲ５０１／５０２（図１に示
すＢＡＲ６３３）により指定される。また、ＢＡＲに
は、ＢＴＡＢ５０６の先頭アドレスも保持されている。

【００４７】前述のそれぞれのＢＴＥには、このエント
リが変換する論理ブロック番号ＬＢＮ（論理ブロック番
号）５０９、エントリの有効（Ｖ＝１）／無効（Ｖ＝
０）を示すＶ（バリッド）５１０、変換結果の物理ブロ
ック番号ＰＢＮ（物理ブロックページ番号）５１１、Ｐ
ＴＥのＲ，Ｃ，ＰＰと同一の意味を持つＲ、Ｃ、ＰＰ５
１２〜５１４の各情報が保持されている。

【００４８】ブロックテーブルアドレスレジスタＢＡＲ
も、図１で説明したように、制御レジスタの１つであ
り、ビット０〜４５は BTABORG５０１と呼ばれ、ＢＴＡ
Ｂ５０６の先頭の物理アドレスを示すフィールドであ
る。また、ＢＴＡＢ５０６の大きさは、BTABSIZE５０２
と呼ばれるビット６０〜６３に設定される。BTABSIZEの
値としては、０〜１５が許されており、ＢＴＡＢの大き
さは２５６キロバイト×２ ^BTABSIZEになる。

【００４９】ＢＴＡＢを使用して論理アドレスを物理ア
ドレスに変換する手順はＰＴＡＢの場合と同様である。
まず、論理アドレスに対応するブロックテーブルエント
リグループＢＴＥＧの物理アドレス５０５を求める。Ｂ
ＴＥＧの物理アドレス５０５は、BTABORG のビット０〜
４２と、BTABORG のビット４２〜４５と論理アドレスの
ビット２５〜２８とをBTABSIZEに応じて選択したもの
と、論理アドレスのビット２９〜３９と、７ビットの０
とを連結して得ることができる。

【００５０】次に、ＢＴＥＧに含まれている８つのＢＴ
Ｅを調べる。論理アドレスに対応するＢＴＥが見つかっ
たら、変換成功であり、見つからなければ、変換失敗で
ある。そのＢＴＥが与えられた論理アドレスに対応する
ものであるか否かは、ＢＴＥ内のＶ（バリッド）５１０
＝１であるか否か、ＢＴＥ内のＬＢＮ（論理ページ番
号）＝論理アドレス（０〜２８）であるか否かにより判
別し、両者が一致したとき、そのＢＴＥが与えられた論
理アドレスに対応するものであると判別できる。変換結
果の物理アドレス５１５は、ＢＴＥの物理ブロック番号
５１１と、論理アドレスのビット４６〜６３とを連結し
たものとして与えられる。ＢＴＥＧの中に同じ論理アド
レスに対応するＢＴＥが２つ以上含まれて場合、アドレ
ス変換の結果は不定である。

【００５１】前述した２つのアドレス変換方法の両方で
変換が可能な場合、ページテーブルによる変換が優先さ
れる。

【００５２】前述で説明したアドレス変換機構は、必要
なアドレス変換の全てがテーブルに入っているための条
件は次のようになる。まず、変換テーブルの大きさは、
１つのスレッドが使えるアドレス空間の大きさが１テラ
（２⁴⁰）バイトの場合、ページテーブルの大きさ：２
⁴⁰÷２¹²×１６バイト＝４ギガバイトブロックテーブル
の大きさ：２⁴⁰÷２²⁴×１６バイト＝１メガバイトとな
る。すなわち、、ページ変換を使用した場合、１スレッ
ド分のアドレス変換の全てをテーブルに入れておくこと
はできないので、できるだけ多くのアドレス変換にブロ
ック変換を使用して１スレッド分のアドレス変換の全て
がテーブルに入れらるようにしなければならない。

【００５３】もう１つの条件は、スレッドの数である。
ブロックテーブルグループの指定に論理アドレスのビッ
ト２５〜３９を使用しているので、スレッドの数が８を
越えると、スラッシングによってブロックテーブルから
アドレス変換があふれてしまう可能性がある。従って、
本発明の実施形態は、スレッドの数が８以下でアドレス
変換のほとんど、または、全てに対してブロック変換が
適用されているときにnon faultingロードのアドレス変
換例外を抑止することができる。

【００５４】前述した本発明の実施形態によれば、non
faultingロードでアドレス変換テーブルが見つからない
ときに例外を起こすか、起こさないかをソフトウェアで
制御することができるようにし、必要のないときにはア
ドレス変換例外を抑止することとしているので、アプリ
ケーションプログラムの実行を高速化することができ
る。

【００５５】

【発明の効果】以上説明したように本発明によれば、no
n faultingロード処理のアドレス変換例外の頻度を減ら
し、アプリケーションプログラムを高速に実行すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるコンピュータシステ
ムの構成を示すブロック図である。

【図２】本発明の実施形態での通常のロード命令の処理
動作を説明するフローチャートである。

【図３】本発明の実施形態でのnon faultingロード命令
の処理動作を説明するフローチャートである。

【図４】non faultingロード許可レジスタＮＬＤＲのレ
イアウトを説明する図である。

【図５】ページテーブルＰＴＡＢを用いてページ単位の
アドレス変換を行うアドレス変換機構の構成を示すブロ
ック図である。

【図６】ブロックテーブルＢＴＡＢを用いてブロック単
位でアドレス変換を行うアドレス変換機構の構成を示す
ブロック図である。

【符号の説明】

４０６ページテーブル４０７ページテーブルエントリグループ４０８ページテーブルエントリ５０６ブロックテーブル５０７ブロックエントリグループ５０８ブロックエントリ６０１命令キャッシュ６０２命令ＴＬＢ６１１浮動小数点レジスタ６１２浮動小数点演算器６２１汎用レジスタ６２２ＡＬＵ６２３データキャッシュ６２４データＴＬＢ６２６バスインタフェース６３１テーブル検索エンジン６４１プロセッサ６４２プロセッサバス６４３メインメモリ６４４Ｉ／Ｏ装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者釜田栄樹神奈川県秦野市堀山下１番地株式会社日立製作所エンタープライズサーバ事業部内Ｆターム(参考） 5B005 JJ11 MM02 MM51 NN22 RR03 RR04 SS13 SS14 5B033 BE00 DA00 DA04 DB00

Claims

【特許請求の範囲】

【請求項１】第１のロード命令と、前記第１のロード
命令とは命令コードが異なる第２のロード命令とを実行
可能に構成されたプロセッサにおいて、論理アドレスを
物理アドレスに変換するアドレス変換回路と、前記第２
のロード命令で前記アドレス変換回路がアドレス変換に
失敗したとき、アドレス変換例外を発生させないように
する制御機能とを備えたことを特徴とするプロセッサ。
【請求項２】第１のロード命令と、前記第１のロード
命令とは命令コードが異なる第２のロード命令とを実行
可能に構成されたプロセッサにおいて、論理アドレスを
物理アドレスに変換するアドレス変換回路と、制御ビッ
トと、前記第２のロード命令で前記アドレス変換回路が
アドレス変換に失敗したとき、前記制御ビットの値によ
ってアドレス変換例外を発生させるか否かを制御する制
御機能とを備えたことを特徴とするプロセッサ。
【請求項３】最近に行われた前記アドレス変換を保持
するアドレス変換バッファを備えたことを特徴とする請
求項１または２記載のプロセッサ。
【請求項４】前記第２のロード命令が、non faulting
ロード命令であることを特徴とする請求項１、２または
３記載のプロセッサ。
【請求項５】請求項１ないし４のうちいずれか１記載
のプロセッサを備えたことを特徴とするコンピュータシ
ステム。