JPH041373B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はデータ処理装置におけるバツフアスト
レージ制御方法、特に仮想アドレスから実アドレ
スへの動的アドレス変換を行なうに際して、バツ
フアストレージにおけるヒツト率を維持しながら
上記アドレス変換を行う技術に関するものであ
る。

(2) 技術の背景 データ処理装置には、動作の遅い主記憶装置の
ために、高速の内部処理装置が待ち状態になるの
を防ぐ目的で、バツフアストレージと呼ばれる緩
衝用の記憶部を設けデータを読出しの高速化を図
る場合がある。また、記憶装置の記憶容量を増大
させるために仮想記憶方式を採用してレベルの異
なる記憶装置を複数備えたものがある。このよう
な、バツフアストレージを有する一方で仮想記憶
方式を採用するデータ処理装置では、主記憶以外
の記憶装置からデータを読出すためのプログラム
は論理アドレス（仮想アドレスともいう）を使つ
て行なわれる。主記憶以外の記憶装置（以下、非
主記憶装置という）からデータを読出すには、第
１図に示すように当該非主記憶装置１の必要なデ
ータをページ２単位（512ワード程度の比較的大
きな単位）で主記憶に移す一方で、主記憶上には
ペーシ２内に含まれたデータのアドレスを索引す
るためのページテーブル即ち変換テーブル３を設
けておく。変換テーブル３は、第２図に示すよう
に、論理アドレスと実アドレス（主記憶内におけ
る実際のアドレス）とを対照させ、プログラム内
の論理アドレスに対する主記憶MS内の実アドレ
スがわかるようにしたものである。そして、実際
の動作においては、プログラム実行時に論理アド
レスによる呼出しが行なわれた場合には、変換テ
ーブル３内のデータをフエツチ即ち読出し、論理
アドレスから実アドレスへの動的変換
（Dynamic Address Translation：DATともい
う）を行い、このアドレス変換を行つた結果を一
種のレジスタ機能を持つたTLB（Tanslation
Lookaside Buffer）に登録しておき、以後は同
じ論理アドレスが呼出されたときは直ちにTLB
から取出せるようにする一方、新たな論理アドレ
スに対する変換テーブルフエツチデータはバツフ
アストレージBSをアクセスし、当該バツフアス
トレージBSに登録されていない場合には主記憶
MS内の変換テーブル３をフエツチし、必要な変
換テーブルフエツチデータを得る。このような動
的アドレス変換を行うには、通常のデータ処理に
とつて不都合にならない様、このアドレス変換作
業に要する時間の短縮を図り、また特にバツフア
ストレージに登録されたデータを追い出すことの
ない様にする必要がある。

(3) 従来技術と問題点 バツフアストレージBSを有するデータ処理装
置では、動的アドレス変換を行うための変換テー
ブルフエツチ操作においては、通常のオペランド
フエツチにおけると同様のアクセスを行つてい
た。即ち、第１図に示すように先ずバツフアスト
レージBSをアクセスし、このバツフアストレー
ジBS内に、求める変換テーブルフエツチデータ
５即ちワード（以下、単にデータという）が登録
されているどうか見る。上記データ５がブツフ
アストレージBSに登録されている場合は、当該
バツフアストレージBSからデータ５を得る。
ところが、バツフアストレージBSにデータ５が
登録されていない場合には主記憶MSをアクセス
し、主記憶MS内においてデータ５を含む変換テ
ーブル３のブロツク６をバツフアストレージBS
のブロツク４へフエツチし、新たにバツフアスト
レージBSに登録すると共に必要なデータ５をワ
ード単位で得る。即ち、動的アドレス変換を行
う場合、主記憶MSからバツフアストレージBSへ
のデータ５のフエツチは、当該データ５を含むブ
ロツク（ワードｎ個分程度の複数のデータを内包
する）単位で行い、最終的に動的アドレス変換に
必要なデータ５はワード単位で取得されるのであ
る。

しかしながら、このような従来におけるアドレ
ス変換方法にあつては、上にも述べたように、バ
ツフアストレージBSの１ブロツクは普通主記憶
の１ワードのｎ倍（ｎは例えば８〜16）あり、こ
の１ブロツク分の変換テーブル３へのフエツチを
行うとなると、データ５のみ即ち１ワード分だけ
フエツチする場合の数倍の時間を要するため、動
的アドレス変換を行うに際してのバツフアストレ
ージBSミスヒツト時には当該アドレス変換作業
が遅くなる恐れがあつた。また、上記バツフアス
トレージBSミシヒツト時、変換テーブル３から
のブロツクフエツチを行なつた後バツフアストレ
ージBSに登録を行なうと、そのブロツク分だけ
以前に登録されていた命令、オペランド、データ
ブロツクがバツフアストレージBSから追い出さ
れる結果となり、動的アドレス変換終了後再開さ
れたプログラム実行の性能を低下させる恐れがあ
る。他方、変換テーブルフエツチデータ５につい
てみると、一般にTLBのミスヒツト率はかなり
小さく、このためプログラム実行中に動的アドレ
ス変換が行なわれるインターバルは比較的大き
い。このため、或る時点で変換テーブル３からデ
ータ５をブロツクフエツチし、バツフアストレー
ジBSに登録した後、次に動的アドレス変換を行
うべき論理アドレスのアドレス変換用のデータ５
が上記登録されたブロツク６内に含まれていたと
しても、このブロツク６は通常のオペランドフエ
ツチによつてバツフアストレージBSから追い出
されている可能性が大である。また、仮に上記ブ
ロツク６がバツフアストレージBSに登録維持さ
れていたとしても、同一或は近接した論理アドレ
スの変換ばかりを続けて行なうわけではない。こ
れらの点を考えると、動的アドレス変換を行う際
に目的とするブロツク６（或はデータ５）がバツ
フアストレージBS内に存在する確率は小さく、
このため変換テーブル３に対するフエツチ時に変
換テーブル３内のブロツクをバツフアストレージ
BSに登録することは無駄があるということにな
る。

(4) 発明の目的 本発明は上記従来の問題点に着目してなされた
もので、その目的は、高速バツフアストレージを
有するデータ処理装置において、動的アドレス変
換の変換テーブルフエツチを行なうとき、ブロツ
ク単位でのフエツチを行なわず、目的とする１ワ
ードのみ主記憶よりバツフアイストレージをバイ
パスしてフエツチし、且つそのフエツチデータが
非登録の状態で上記動的アドレス変換を実行する
ようにし、バツフアストレージにおけるヒツト率
を向上させると共に動的アドレス変換作業に要す
る時間の短縮を図ることにある。

(5) 発明の構成 本発明は、上記目的を達成するため、主記憶の
他にバツフアストレージを有し、主記憶からのデ
ータの読出しをバツフアストレージを通して行う
ようにする一方、仮想記憶方式を採用してレベル
の異なる記憶装置を複数備えているデータ処理装
置において、論理アドレスから実アドレスへの動
的アドレス変換を行うための変換テーブルフエツ
チデータがバツフアストレージ上に存在しないと
き、この変換テーブルフエツチデータを１ワード
分のみ主記憶からバツフアストレージをバイパス
してフエツチし、バツフアストレージには非登録
の状態で上記動的アドレス変換を実行するように
したことを要旨とするものである。

(6) 発明の実施例 第３図は、本発明のバツフアストレージ制御方
法を実施するための制御回路の一実施例を示す図
である。この制御回路は、主記憶MSからのデー
タに基づいて演算回路１０と、動的アドレス変換
操作を行うDAT回路１１と、演算処理時又は
DAT操作時に、必要とするデータがバツフアス
トレージBS中に登録されているか否かを検出す
るTAG回路１２と、演算回路１０からの出力信
号又はDAT回路１１からの出力信号によつて作
動し主記憶MSに対するフエツチ操作を切替える
オペランド・テーブルフエツチ切換回路１７とを
有して成る。主記憶MSのアドレスレジスタ１３
には第１のマルチプレクサMUX２１を通して演
算回路１０又はDAT回路１１からのアドレス呼
出し命令が選択的に設定され、このアドレスレジ
スタ１３からの出力はTAG回路１２及び比較器
１５に入力し、ここで求めるアドレスがバツフア
ストレージBSに登録されているか否かが検出さ
れ、アドレス一致が取られたときはBSヒツト
（HIT）信号が出力される。

オペランド・テーブルフエツチ切換回路１７
は、インバータ１６を通して比較器１５の出力信
号（HIT）、主記憶MSのリード要求信号
（MSRD）、それにインバータ１８を通してDAT
回路１１の出力信号（DAT）のそれぞれが入力
するアンドゲート１９と、インバータ１６を通し
て比較器１５の出力信号（HIT）、主記憶MSの
リード要求信号（MSRD）、及びDAT回路１１
の出力信号（DAT）（インバータを通さない）の
それぞれが入力するアンドゲート２０とから成
る。アンドゲート１９は、演算回路１０が作動、
DAT回路１１は不作動時において、比較器１５
からBSヒツト信号（HIT）が出力されなかつた
とき、変換テーブル以外の主記憶領域についてブ
ロツク単位でのデータフエツチを行うべき指令を
発する。これに対して、アンドゲート２０は、演
算回路１０が不作動、DAT回路１１が作動時に
おいて、比較器１５からBSヒツト信号が出力さ
れなかたつたとき、主記憶MSからのリードデー
タに基づいて変換テーブルに対しワード単位での
変換テーブルフエツチを行うべき指令を発する。

主記憶MSからのデータ信号線３０は支線３０
ａ，３０ｂに分岐し、支線３０ａは第２のマルチ
プレクサMUX２２を通してバツフアストレージ
BSに書込みデータを送る一方、支線３０ｂの第
３のマルチプレクサMUX２３を通してデータレ
ジスタ１４にリードデータを送る。データレジス
タ１４へは第３のMUX２３を通して、バツフア
ストレージBSからフエツチデータが送られ、ま
た演算回路１０から演算データが送られる。そし
てまた、このデータレジスタ１４からの出力デー
タはデータ信号線３１によつて主記憶MSやバツ
フアストレージBSに送られて書込まれたり、或
は演算回路１０やDAT回路１１に送られてこれ
らの回路の作動を制御するようになつている。

かかる構成を有する制御回路による制御操作に
ついて説明する。或る演算プログラムの実行中ア
ドレスレジスタ１３にセツトされるアドレスが実
アドレスである場合は、動的アドレス変換を行う
必要がないから演算回路１０へのデータ入力によ
つて当該演算回路１０が作動し、DAT回路１１
は不動作となる。演算回路１０からのアドレス呼
出データは、データ信号線２８によつて送られ、
第１のMUX２１を通つて、アドレスレジスタ１
３に実アドレスがセツトされる。次いで、このセ
ツトされた実アドレスに対応するオペランドフエ
ツチデータがバツフアストレージBSに登録され
ているか否かがTAG回路１２及び比較器１５に
よつて検知され、比較器１５でアドレス一致が検
出されるとBSヒツト信号（HIT）が発せられる。
これに基づいて、バツフアストレージBSからは
上記実アドレスに対応するオペランドフエツチデ
ータが読出され、データレジスタ１４にセツトさ
れ、一連の演算処理が進行する。

他方、比較器１５でアドレス一致が検出されな
いときはBSヒツト信号が発せられず、この情報
はインバータ１６で反転されてアンドゲート１
９，２０に伝えられる。また、DAT回路１１の
不作動状態はインバータ１８で反転されてアンド
ゲート１９に伝えられる一方、インバータ１８を
バイパスして直接アンドゲート２０に伝えられる
から、アンドゲート１９はヒツト端子及びDAT
端子のいずれもが“１”となり開作動し、アンド
ゲート２０は閉作動する。これによりアンドゲー
ト１９からは主記憶MSリードデータによつてブ
ロツク単位でのオペランドフエツチ要求が出さ
れ、主記憶MSに対して、求める実アドレスを内
包するブロツクの呼出し即ちオペランドフエツチ
が行なわれる。そして呼出されたブロツクはデー
タ信号線３０の支線３０ａを通つて一旦バツフア
ストレージBSに登録され、求めるアドレスのオ
ペランドフエツチデータはバツフアストレージ
BSからデータ信号線３２を通して読出され、デ
ータレジスタ１４にセツトされて一連の演算処理
が進行する。

次に、演算プログラムの実行中、アドレス１３
にセツトされるアドレスが論理アドレスである場
合は演算処理を行う前に先ずアドレス変換を行う
必要ああるからDAT回路１１が作動し、演算回
路１０は不作動となる。一般には、論理アドレス
に対しては第１図に示すTLBにおける検索が行
なわれ、ここでミスヒツトになつた場合に動的ア
ドレス変換が行われる。DAT回路１１からの論
理アドレス呼出データは、データ信号線２９によ
つて送られ、第１のMUX２１を通つてアドレス
レジスタ１３に論理アドレスがセツトされる。次
いで、この論理アドレスに対応する変換テーブル
フエツチデータがバツフアストレージBSに登録
されているか否かがTAG回路１２及び比較器１
５によつて検出され、比較器１５でアドレス一致
が検出されるとBSヒツト信号（HIT）が発せら
れる。これに基づいて、バツフアストレージBS
からは上記論理アドレスに対応する変換テーブル
フエツチデータ５が読出され、データレジスタ１
４にセツトされ、上記論理アドレスに対する動的
アドレス変換が行なわれる。

他方、比較器１５でアドレス一致が検出されな
いときはBSヒツト信号が発せられず、この情報
はインバータ１６で反転されてアンドゲート１
９，２０に伝えられる。他方、DAT回路１１の
作動状態はインバータ１８で反転されてアンドゲ
ート１９に伝えられる一方、インバータ１８をバ
イパスして直接アンドゲート２０に伝えられるか
ら、アンドゲート２０はヒツト端子及びDAT端
子のいずれもが“１”となり、開作動し、アンド
ゲート１９は閉作動する。これにより、アンドゲ
ート２０からはMSリードデータによつて１ワー
ド単位での変換テーブルフエツチ要求が出され、
主記憶MSの変換テーブル３に対して１ワード分
の変換テーブルフエツチデータ５の呼出し即ち変
換テーブルフエツチが行なわれる。そして、フエ
ツチされた変換テーブルフエツチデータ５はデー
タ信号線３０の支線３０ｂを通つて送られ、第３
のMUX２３を通してデータレジスタにセツトさ
れ、上記論理アドレスに対する動的アドレス変換
が行なわれる。なお上記二通りの論理アドレスに
対する動的アドレス変換においてはいずれの場合
も、その変換の結果、論理アドレスと実アドレス
との対照関係が明らかとなつたから、これらの対
照関係は通常、次回の同一論理アドレスの呼出し
に備えたTLBに登録される。

こうして論理アドレスに対するアドレス変換が
終了すると、次に演算回路１０による演算処理が
行われるが、これについては実アドレス設定に関
して先に説明したのでここでは説明を省略する。

(7) 発明の効果 以上説明したように、本発明によれば、データ
処理装置の動的アドレス変換に際し、主記憶に対
して変換テーブルフエツチを行う場合、目的とす
る変換テーブルフエツチデータを１ワード分のみ
読出し、バツフアストレージをバイパスし且つ当
該バツフアストレージに非登録の状態で動的アド
レス変換するようにしたため、変換テーブルフエ
ツチによつてバツフアストレージに登録されたオ
ペランドフエツチデータを追い出すことがなくな
り演算処理中におけるBSヒツト率を向上させる
ことが出来る。また、変換テーブルからのフエツ
チが１ワードについて行われるだけであるからブ
ロツク単位でフエツチする場合に比べて作動時間
を短縮することができる等種々の効果が得られ
る。

【図面の簡単な説明】

第１図は主記憶と他の記憶装置との関係及びア
ドレス変換操作の原理を簡単に示す図、第２図は
変換テーブルの構成を概略的に示す図、第３図は
本発明のバツフアストレージ制御方法を実施する
ための制御回路を示す図である。 １：（主記憶以外の）記憶装置、２：ページ、
３：変換テーブル、４：バツフアストレージブロ
ツク、５：変換テーブルフエツチデータ、６：変
換テーブルブロツク、１０：演算回路、１１：
DAT回路、１２：TAG回路、１３：アドレスレ
ジスタ、１４：データレジスタ、１５：比較器、
１６，１８：インバータ、１７：オペランド・テ
ーブルフエツチ切換回路、１９，２０：アンドゲ
ート、BS：バツフアストレージ、MS：主記憶。

Claims (1)

1. 【特許請求の範囲】 １ 主記憶の他にバツフアストレージを有し、主
   記憶からのデータを読出しをバツフアストレージ
   を通して行うようにする一方、仮想記憶方式を採
   用してレベルの異なる記憶装置を複数備えている
   データ処理装置において、 論理アドレスから実アドレスへの動的アドレス
   変換を行うための変換テーブルフエツチデータが
   バツフアストレージ上に存在しないとき、この変
   換テーブルフエツチデータをワード単位で主記憶
   からバツフアストレージをバイパスしてフエツチ
   し、バツフアストレージには非登録の状態で上記
   動的アドレス変換を実行するようにし、一方、上
   記変換テーブルフエツチデータがバツフアストレ
   ージ上に存在するときには、この変換テーブルフ
   エツチデータに基づき上記動的アドレス変換を実
   行するようにしたことを特徴とするデータ処理装
   置におけるバツフアストレージ制御方法。