JPH01161438A - 先取命令無効化処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １血欠１ 本発明は先取命令語の無効化処理方式に関し、特に命令
の書換えか起った場合に先取命令語を無効（ヒするため
の検出方法に関する。

従来技術 従来、命令が書換えが起った場合の処理として、書換え
られた命令が既に先取りされている命令語であるか否か
を判断するためのハードウェアを付加していた。第２図
を用いて最大先取命令数が２の場合の従来技術を説明す
る。

主メモリへの命令の読出しが起ると、命令読出し信号Ｐ
ＲＯが論理”　１　”となる。このときレジスタ選択信
号ＳＥＬの値によってレジスタセット信号ＥＮ１あるい
はＥＮ２が論理“１″となることにより、アドレス演算
器（図示せず）によって生成された論理アドレス演算器
が先取アドレスレジスタ６あるいは７に格納される。こ
こで、レジスタセット信号ＳＥＬは、論理アドレスか先
取アドレスレジスタ６に格納された場合は論理“１”に
、先取アドレスレジスタ７に格納された場合は論理”　
ｏ　”となるような信号であるものとする。読出された
命令は先取りされた命令として命令バッファ（図示せず
）に格納され順次実行される。

先取アドレスレジスタ６及び７の内容は常に論理アドレ
スＬＡの内容とアドレス比較器８及び９によって比較が
行われる。この比較結果が一致を示した場合は、アドレ
ス比較器８あるいは９の出力ＣＭＰ１あるいはＣＨＦ２
が論理“１”となり、オアゲート１４によって一致信号
ＣＨＰが論理“１”となる。

このときの論理アドレスＬＡに対応したメモリリクエス
トコマンドが命令の書込み動作である場合、命令書込み
信号ＰＷＴが論理“１″となって、先取無効化信号ＣＮ
Ｌが論理“１”となる。

すなわち、従来技術では先取り分の命令が格納されてい
る論理アドレスを最大先取命令数分保持しておき、命令
に対する書込み動作が起った場合には、書込みアドレス
との比較を行うことにより、先取命令が書替えられたか
否かを判断するハードウェア構成となっている。

最近のＬＳＩ技術の発展に伴ない、メモリ素子の高集積
化が計られメモリのビットコストも大幅に低下してきて
おり、１つのシステムにおける主記憶容量も過去に比べ
てかなり増大してきいている。

よって、メモリ素子が高価な時代には、少ない主記憶容
量を有効に使用するため命令の書換え等のプログラム技
法を用いていたが、現在はほとんど使用されていないの
が現状である。

従って、上述した従来技術では、処理装置の実行中に出
現確率がほとんどまれな命令書換え動作のために、先取
レジスタ、比較器等のハードウェアを投入していること
になり、ハードウェアの大きな負担になっている。

１肌立亘ヱ 本発明の目的は、セグメンテーションを用いたアーキテ
クチャをもつ情報処理装置において、従来技術で用いら
れていた命令書換え動作による先取無効化検出回路のハ
ードウェア量の削減を計るようにした先取命令無効化処
理方式を提供することである。

発明の構成 本発明によれば、アドレス変換テーブルを用いて論理ア
ドレスを実アドレスに変換するようにした情報処理装置
における先取命令無効化処理方式であって、前記アドレ
ス変換テーブルの各エントリである各実アドレスに夫々
対応してこの実アドレスに格納されている主記憶上のデ
ータが命令セグメントであるか否かを表示する命令セグ
メント表示部を設け、この命令セグメントに対して書込
み要求が生じた場合に、この主記憶から既に先取りされ
ている命令語を無効化するようにたことを特徴とする先
取命令無効化処理方式が得られる。

実施例 以下に本発明の実施例を図面を用いて詳述する。

第１図は本発明の実施例のシステムブロック図である０
本実施例は論理アドレス１と、ＴＬＢ（Ｔｒａｎｓｔａ
ｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒニアドレ
ス変換バッファ）２と、メモリアドレスレジスタ３と、
比較回路４と、アンドゲート５とからなっている。これ
等構成要素のうち、論理アドレスレジスタ１と、ＴＬＢ
２のＴ１．Ｂキ一部２１及びＴ１．Ｂデータ部２２と、
メモリアドレスレジスタ３と、比較器回路４とは、本発
明のために特に構成されたハードウェアではなく、一般
に情報処理システムに使用されるハードウェアであり、
例えば特公昭６０−４７６３２号公報に当該ハードウェ
アの使用動作が詳細に開示されている。

すなわち、図示せぬアドレス演算器により生成された論
理アドレスＰ１．Ａを、ＴＬＢ２を用いて実アドレスに
変換し、変換された実アドレスにより主記憶をアクセス
するように構成された情報処理システムのハードウェア
である。

当該論理アドレスＰＬＡは例えば２４ビツト構成であり
、論理アドレスレジスタ１へ一時格納される。この論理
アドレスレジスタ１の上位０〜１２ビツトのうち５〜１
２ビツトがＴＬＢ２の索引キーとなっており、ＴＬＢ２
の対応エントリが参照される。

このＴＬＢ２は図示する如く、論理アドレスの上位０〜
４ビツトを格納したＴＬＢキ一部２１と、１３ビツトの
実アドレスを格納したＴＬＢデータ部２部上２有する池
に、１ビツトの命令セグメント表示部２３をも有してい
る。　ＴＬＢキ一部２１及びＴＬＢデータ部２部上２来
システムに存在するものであるか、命令セグメント表示
部２３は本発明のために付加された１ビツト格納部であ
る。

この１ビツトの命令セグメント表示部は対応する実アド
レス部２２の実アドレスに相当する主記憶上の格納情報
が命令セグメントであるか否かを表示するものであり、
命令セグメントであれば１′”が、そうでなければ“０
′′が夫々設定されている。

論理アドレスの上位５〜１２ビツトにより索引されて得
られなＴＬＢデータ部２２のエントりである１３ビツト
の実アドレスは、論理アドレスレジスタ１の下位１３〜
２３ビツトと共にメモリアドレスレジスタ３へ格納され
、主記憶のアクセスアドレスとなる。

比較回路４は論理アドレスレジスタ１の上位０〜４ビツ
トと、ＴＬＢキ一部２１から出力された０〜４ビツトの
論理アドレスとを比較するものであり、両者が一致した
ときに“１パを生成して３人カアンドゲート５の１人力
とする。命令セグメント表示部２３から同時に読出され
た１ビツトの表示出力は３人カアンドゲート５の１人力
となっており、このアンドゲート５の他入力には主記憶
に対して書込み要求を示す信号ＷＲＴが印加されている
。

従って、論理アドレスＰＬＡの変換実アドレスがＴｌＢ
２上に存在しかつこの実アドレスに対応する主記憶上の
データが命令語であれば、アンドゲート５の２人力は共
に“１″となっているので、そのときの動作が書込み動
作要求であれば、アンドゲート５の３人力はすべて“１
”となって、先取命令無効化信号ＣＮＬが′１”となる
。すなわち、主記憶上の命令セグメントに対する書込み
動作要求が生じたときに、先取命令無効１ヒ処理要求か
発生されることになる。

発明の効果 この様に、本発明によれば、既存のハードウェアを利用
して先取命令の無効化処理を行うことかできるので、現
在ではほとんど使用されていない命令の書換えのなめに
、多量のハードウェアを卓面する必要がないので、効率
の良い先取命令無効化処理が実現可能となるという効果
がある。４゜

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は従来の
先取命令無効化処理を説明するブロック図である。 主要部分の符号の説明 １・・・・・・論理アドレスレジスタ ２・・・・・・Ｔ１．Ｂ ４・・・・・・比較回路 ５・・・・・・アンドゲート ２１・・・・・・ＴＬＢキ一部 ２２・・・・・ＴＬＢデータ部

Claims (1)

【特許請求の範囲】
1. アドレス変換テーブルを用いて論理アドレスを実アドレ
   スに変換するようにした情報処理装置における先取命令
   無効化処理方式であって、前記アドレス変換テーブルの
   各エントリである各実アドレスに夫々対応してこの実ア
   ドレスに格納されている主記憶上のデータが命令セグメ
   ントであるか否かを表示する命令セグメント表示部を設
   け、この命令セグメントに対して書込み要求が生じた場
   合に、この主記憶から既に先取りされている命令語を無
   効化するようにしたことを特徴とする先取命令無効化処
   理方式。