JPH03144749A - アドレス変換バッファ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は仮想アドレスと物理アドレスとの対（アドレ
ス変換対）を各エントリに登録するためのアドレス変換
バッファを備えた仮想記憶制御方式の計算機システムに
係り、特に可変長仮想アドレスを適用するのに好適なア
ドレス変換バッファ制御方式に関する。

（従来の技術） 仮想記憶制御方式を適用する計算機システムでは、仮想
アドレスを物理アドレスに変換するアドレス変換の高速
化のために、仮想アドレス（仮想アドレスタグ）と物理
アドレス（物理ページアドレス）との対（アドレス変換
対）を各エントリに登録するためのアドレス変換バッフ
ァ（以下、ＴＬＢと称する）を備えている。このＴＬＢ
のエントリはユーザ命令によって生成された仮想アドレ
スの例えば所定フィールドによって指定される。

この指定されたＴＬＢのエントリに登録されている仮想
アドレスと上記ユーザ命令によって生成された仮想アド
レス（物理アドレスへの変換対象となる仮想アドレス）
はヒツトチェック回路によって比較され、ヒツト／ミス
ヒツト検出（ヒツトチェック）が行われる。もしヒツト
していれば、そのエントリに登録されている物理アドレ
スは、ユーザ命令によって生成された仮想アドレスに対
応するもので有効であり、その物理アドレスを用いてキ
ャッシュメモリや主メモリがアクセスされる。

さて近年は、この種の計算機システムにおいて大きさの
異なる各種の仮想記憶空間をサポートするために、可変
長の仮想アドレスが適用できることが要求されている。

この場合、同一のＴＬＢ内に仮想記憶空間（仮想アドレ
ス空間）の異なる（仮想アドレス長の異なる）ｆｆｌ数
種の仮想アドレスを持つアドレス変換対が登録されるこ
とになる。

しかし、仮想アドレス長が異なる場合、上記したヒツト
チェック回路では正しいヒツトチェックが期待できず、
したがってＴＬＢを備えた従来の計算機システムでは、
仮想記憶空間の大きさが異なるユーザ命令を扱うことは
できなかった（発明が解決しようとする課題） 上記したように従来の仮想記憶制御方式の計算機システ
ムにおけるＴＬＢ制御は、ユーザ命令で扱う仮想記憶空
間の大きさ（（Ｊｉ．想アドレスの長さ）が固定である
ことを前提としており、仮想アドレス長が異なった場合
には正しいヒツトチェックが行えず、したがって可変長
仮想アドレスを扱うことができないという問題があった
。

この発明は上記事情に鑑みてなされたものでその目的は
、ＴＬＢを備えた仮想記憶制御方式の計算機システムに
おいて可変長の仮想アドレスが扱え、大きさの異なる複
数の仮想記憶空間がサポートできるＴＬＢ　（アドレス
変換バッファ）制御方式を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明は、仮想記憶制御方式の計算機システムに設け
られたＴＬＢ　（アドレス変換バッファ）の各エントリ
に登録されているアドレス変換対のうちの仮想アドレス
の有効長を識別するための有効長識別子を同エントリに
対応して記憶するための記憶手段と、物理アドレスへの
変換対象となる可変長の仮想アドレス並びに同アドレス
の有効長を識別するための有効長識別子を保持するため
のレジスタ手段と、このレジスタ手段に保持されている
仮想アドレス並びに有効長識別子、およびレジスタ手段
に保持されている仮想アドレスに対応するＴＬＢ内エフ
ェントリ録されている仮想アドレス並びにこのエントリ
に対応して上記記憶手段に記憶されている有効長識別子
をもとに、ヒツトチェックを行うヒツトチェック手段と
を設け、このヒツトチェック手段のチェック結果に応じ
てＴＬＢ内エフェントリ容の参照またはリプレースを行
うようにしたことを特徴とするものである。

また、この発明は、上記ヒツトチェック手段を、上記レ
ジスタ手段に保持されている有効長識別子とＴＬＢ内エ
フェントリの有効長識別子とを比較する第１の比較手段
と、上記レジスタ手段に保持されている仮想アドレスと
ＴＬＢ内エジエントリの仮想アドレスとを、このエント
リからの有効長識別子によって決定されるフィールド部
分について比較する第２の比較手段と、上記第１および
第２の比較手段の比較結果に応じてヒツト／ミスヒツト
を検出する検出手段とを備えた構成としたことも特徴と
する。

（作用） 上記の構成によれば、ＴＬＢの各エントリに登録される
アドレス変換対のうちの仮想アドレスの有効長を識別す
るための有効長識別子が各エントリに対応して記憶手段
に記憶され、ヒツトチェック手段においては、物理アド
レスへの変換対象となる可変長板想アドレス（第１の仮
想アドレスと呼ぶ）並びにその有効長を識別するための
有効長識別子（第１の有効長識別子と呼ぶ）、および上
記変換対象仮想アドレスに対応するＴＬＢ内エジエント
リ取出される仮想アドレス（第２の仮想アドレスと呼ぶ
）並びにこのＴＬＢエントリに対応して記憶手段に記憶
されている有効長識別子（第２の有効長識別子と呼ぶ）
をもとに、可変長板想アドレスの有効長を考慮したヒツ
トチェックが行われるので、仮想アドレス長が異なる場
合でも正しいヒツトチェックが可能となる。特に、上記
ヒツトチェック手段が上記第１並びに第２比較手段と検
出手段を備えた構成の場合には、第１の比較手段により
上記第１並びに第２の有効長識別子を比較し、第２の比
較手段により上記第１並びに第２の仮想アドレスのうち
、上記第２の有効長識別子によって決まるフィールド部
分を比較し、この第１および第２の比較手段の比較結果
により検出手段においてヒツト／ミスヒツトが検出され
るため、可変長板想アドレスの有効長を考慮した効率の
よいヒツトチェックが可能となる。

（実施例） 第１図はこの発明を適用する仮想記憶制御方式の計算機
システムの一実施例を示すブロック構成図である。同図
において、１１は全体を制御する演算制御ユニット、１
２は演算制御ユニット１１から出力される例えば４０ビ
ツトまたは３２ビツトの仮想アドレスを保持するための
４０ビツトの仮想アドレスレジスタ、１３は上記仮想ア
ドレスと共に演算制御ユニットｉｔから出力され、同仮
想アドレスの有効長（同仮想アドレスが属する仮想記憶
空間）を識別するための例えば１ビツトの有効長識別子
（仮想記憶空間識別子）を保持するための１ビツトの有
効長識別子レジスタである。本実施例において、有効長
識別子は“１″で４０ビツト仮想アドレス（４０ビット
仮想記憶空間）を示し、“０′で３２ビツト仮想アドレ
ス（３２ビット仮想記憶空間）を示す。

Ｉ４は仮想アドレス（仮想アドレスタグ）と物理アドレ
ス（物理ページアドレス）との対（アドレス変換対）お
よび同アドレス変換対中の仮想アドレスタグ（に対応す
る仮想アドレス）の有効長を識別するための有効長識別
子等を各エントリに保持するためのＴＬＢ　（アドレス
変換バッファ）、１５はＴ　Ｌ　Ｂ　１４に対するリー
ド／ライトを演算制御ユニット１１が制御するための信
号線、１Ｂは仮想アドレスレジスタ１２の所定フィール
ド、例えばビット８〜ビツト２０までの１３ビツトのフ
ィールドの内容を、ＴＬＢ１４のエントリを指定するた
めのアドレス（ＴＬＢアドレス）としてＴ　Ｌ　Ｂ　１
４に伝達するための信号線である。Ｔ　Ｌ　Ｂ　１４の
各エントリは、仮想アドレスタグを保持するための２６
ビツトの仮想アドレスフィールド１７、仮想アドレスタ
グと対を成す物理アドレスを保持するための２４ビツト
の物理アドレスフィールド１ｇ、および有効長識別子を
保持するための１ビツトの有効長識別子フィールド１９
を含む。なお、対応エントリ（内のアドレス変換対）が
有効か否かを示すバリッドビットなどは省略されている
。上記フィールド１７は、仮想アドレスレジスタ１２の
ビット８〜ビツト７の７ビツトを保持するのに供される
上位フィールド１７ａと、同じくビット８〜ビツト２５
の１８ビツトを保持するのに供される下位フィールド１
７ｂから成る。本実施例において、フィールド１９の有
効長識別子が“ｌｏの場合には、同じエントリのフィー
ルド１７の２６ビツトが有効な仮想アドレスタグ（４０
ビツト仮想アドレスに対応する仮想アドレスタグ）を示
し、′０“の場合には、同じエントリのフィールド１７
の下位の１８ビ・ソト（即ちフィールド１７ｂの１８ビ
・ント）が有効な仮想アドレスタグ（３２ビツト仮想ア
ドレスに対応する仮想アドレスタグ）を示す。

２０は仮想アドレスレジスタ１２のビ・ノド８〜ビツト
２０のフィールドの内容によって指定されるＴ　Ｌ　Ｂ
　１４のエントリ（以下、Ｔ　Ｌ　Ｂ　１４内指定エン
トリと称する）に目的物理アドレスが登録されているか
否かをチェック、即ちヒツト／ミス上・ソトをチェック
するためのヒツトチエ・ツク回路である。

ヒツトチェック回路２０は、有効長識別子レジスタ１３
の内容とＴ　Ｌ　Ｂ　１４内指定エントリのフィールド
１９の内容とを比較して一致を検出するための比較回路
（ＣＭＰ）２１、仮想アドレスレジスタ１２のビット０
〜ビツト７の内容をＴ　Ｌ　Ｂ　１４内指定エントリの
フィールド１９の内容に応じてゲート（マスク）するた
めのアンドゲート（Ａ）２２、およびＴＬＢ１４内指定
エントリのフィールドｔｙａの内容を同エントリのフィ
ールド１９の内容に応じてゲート（マスク）するための
アンドゲート（Ａ）２３を有している。ヒツトチェック
回路２０は更に、アンドゲート２２の出力（８ビツト）
並びに仮想アドレスレジスタ１２のビット８〜ビツト２
５の内容（１８ビツト）が連結された情報（２６ビツト
）とアンドゲート２３の出力（８ビツト）並びにＴ　Ｌ
　Ｂ　１４内指定エントリのフィールド１７ｂの内容（
１８ビツト）が連結された情報（・２６ビツト）とを比
較して一致を検出するための′比較回路（ＣＭＰ）２４
、および比較回路２１．２４の出力信号の論理積をとっ
てヒツト／ミスヒツト信号を出力するアンドゲート（Ａ
）２５を有している。

２６は各種プログラム、データ等が格納される主メモリ
、２７は主メモリ２６に対するリード／ライトを演算制
御ユニット１１が制御するための信号線である。２８は
Ｔ　Ｌ　Ｂ　１４内指定エントリのフィールド１８の内
容（２４ビツト）または演算制御ユニット１１から与え
られる２４ビツトの物理アドレス（物理ページアドレス
）と仮想アドレスレジスタ１２の下位１４ビツト（オフ
セット）とが連結された物理アドレス（３８ビツト）を
保持するためのレジスタ（ＰＡＲ）、２９はレジスタ２
８の内容をアドレスとして主メモリ２６に伝達するため
のアドレス線、３０は演算制御ユニット１１、主メモリ
２６間のリード／ライトデータの転送に供されるメモリ
データ線である。

次に、第１図の構成の動作を、メモリアクセスを伴うユ
ーザ命令の実行を例に、第２図のフローチャートを参照
して説明する。

まず演算制御ユニット１１は、レジスタ２８にセットさ
れている物理アドレスの指定するアドレスのユーザ命令
を主メモリ２６からメモリデータ線３０を介して読込む
（ステップＳｌ）。

次に演算制御ユニット１１は、主メモリ２６から読込ん
だユーザ命令がメモリアクセスを必要とする命令であれ
ば、同命令に従ってアクセスすべき仮想記憶空間内のア
ドレス（４０ビツトまたは３２ビツトの仮想アドレス）
を生成し、仮想アドレスレジスタ１２にセットする（ス
テップＳ２）。

ここで、４０ビツトの仮想アドレスの場合には、同アド
レスは仮想アドレスレジスタ１２のビット０（ＭＳＢ）
〜ビット３９　（ＬＳＢ）のフィールドにセットされる
。これに対して３２ビツトの仮想アドレスの場合には、
同アドレスは仮想アドレスレジスタ１２のビット８〜ビ
ツト３９　（ＬＳＢ）のフィールドにセットされる。な
お３２ビツト仮想アドレスの場合にも、仮想アドレスレ
ジスタ１２には４０ビツトアドレスがセットされる。但
し上位８ビツトは無効データであり、下位の３２ビツト
だけが有効である。また演算制御ユニット１１は、上記
ステップＳ２において、仮想アドレスの有効長を識別す
るための１ビツトの有効長識別子を生成し、同識別子を
有効長識別子レジスタ１３にセットする。この識別子は
、仮想アドレスが４０ビツトであれば“１”　　３２ビ
ツト仮想アドレスであれば“Ｏ”となる。

仮想アドレスレジスタ１２の保持内容のうち、ビット８
〜ビツト２０の１３ビツトはＴＬＢアドレスとして信号
線１６を介してＴ　Ｌ　Ｂ　１４に供給される。これに
よりＴ　Ｌ　Ｂ　１４はアクセスされ、上記ＴＬＢアド
レス（仮想アドレスレジスタ１２のビット８〜ビツト２
０の１３ビツト）で指定されるＴ　Ｌ　Ｂ　１４内のエ
ントリ（ＴＬＢ１４内指定エントリの登録内容が読出さ
れる。このＴ　Ｌ　Ｂ　１４内指定エントリの登録内容
のうち、フィールド１９に登録されている有効長識別子
（登録有効長識別子）は比較回路２１、アンドゲート２
２およびアンドゲート２３の、それぞれ一方の人力に共
通に供給される。比較回路２１．アンドゲート２２およ
びアンドゲート２３の他方の入力には、それぞれ有効長
識別子レジスタ１３にセットされている有効長識別子、
仮想アドレスレジスタ１２のビットＯ〜ビット７の８ビ
ツトおよびＴ　Ｌ　Ｂ　１４内指定エントリの登録内容
のうちのフィールド１７ａの８ビツトがそれぞれ供給さ
れる。

比較回路２１は有効長識別子レジスタ１３からの有効長
識別子とＴ　Ｌ　Ｂ　１４内指定エントリのフィールド
１９からの有効長識別子とを比較し、再識別子が一致し
ていれば論理０１″の信号を、一致していなければ論理
“０“の信号を出力する。またアンドゲート２２は、仮
想アドレスレジスタ１２のビットＯ〜ビット７の各ビッ
トについて、ＴＬＢＬ４内指定エントリのフィールド１
９からの１ビツト有効長識別子との論ａ！積をとり、同
識別子が“１″（４０ビツト長指定）であれば仮想アド
レスレジスタ１２のビット０〜ビツト７の８ビツトデー
タをそのまま出力し、“Ｏ”　　（３２ビツト指定）で
あれば仮想アドレスレジスタ１２のビットＯ〜ビット７
のデータをマスクしてオール“○°の８ビツトデータを
出力する。同様にアンドゲート２３は、Ｔ　Ｌ　Ｂ　１
４内指定エントリのフィールド１７ｇの８ビツトの各ビ
ットについて、同じエントリのフィールド１９からの１
ビツト有効長識別子との論理積をとり、同識別子が“１
”であれば上記フィールド１７ａからの８ビツトデータ
をそのまま出力し、“０”であれば上記フィールド１７
ａからの８ビツトデータをマスクしてオール“０″の８
ビツトデータを出力する。

アンドゲート２２から出力される８ビツトデータは仮想
アドレスレジスタ１２のビット８〜ビツト２５からの１
８ビツトデータと連結されて比較回路２４の一方の入力
に供給される。比較回路２４の他方の人力には、アンド
ゲート２３から出力される８ビツトデータがＴ　Ｌ　Ｂ
　１４内指定エントリのフィールド１７ｂからの１８ビ
ツトデータと連結されて供給される。比較回路２４は、
上記の両入力内容を比較し、一致していれば論理“１“
の信号を、一致していなければ論理“０“の信号を出力
する。明らかなように、比較回路２４の出力信号は、Ｔ
　Ｌ　Ｂ　１４内指定エントリのフィールド２９からの
有効長識別子が“１゛の場合には、仮想アドレスレジス
タ１２のビットＯ〜ビット２５の２６ビツトデータとＴ
　Ｌ　Ｂ　１４内指定エントリのフィールド１７の２６
ビツトデータ（４０ビツト仮想アドレスに対応する２６
ビツト仮想アドレスタグ）との比較結果を示す。また、
Ｔ　Ｌ　Ｂ　１４内指定エントリのフィールドＩ９から
の有効長識別子が“Ｏ”の場合には、比較回路２４の出
力信号は、仮想アドレスレジスタ１２のビット８〜ビツ
ト２５の１８ビツトデータとＴＬＢｌＡ内指定エントリ
のフィールド１７ｂの１８ビツトデータ（３２ビツト仮
想アドレスに対応する１８ビツト仮想アドレスタグ）と
の比較結果を示す。即ち本実施例によれば、Ｔ　Ｌ　Ｂ
　１４内指定エントリのフィールド１９からの有効長識
別子の示す有効長により決定される仮想アドレス部分が
選択的に比較される。

比較回路２４の出力信号はアンドゲート２５の一方の入
力に供給される。アンドゲート２５の他方の人力には比
較回路２１の出力信号が供給される。アンドゲート２５
は、比較回路２１．２２からの出力信号が共に１”の場
合だけ、即ちＴ　Ｌ　Ｂ　１４内指定エントリのフィー
ルド１９からの有効長識別子が１″ならば、有効長識別
子レジスタ１３からの有効長識別子も１“で、且つ仮想
アドレスレジスタ１２のビット０〜ビツト２５の２６ビ
ツトデータ（４０ビツト仮想アドレスの上位２６ビツト
）とＴ　Ｌ　Ｂ　１４内指定エントリのフィールド１７
の２６ビツトデータ（２６ビツト仮想アドレスタグ）と
が等しい場合だけ、或はＴ　Ｌ　Ｂ　１４内指定エント
リのフィールド１９からの有効長識別子が“０″ならば
有効長識別子レジスタ１３からのＧ助長識別子も０°で
、且つ仮想アドレスレジスタ１２のビット８〜ビツト２
５の１８ビツトデータ（３２ビツト仮想アドレスの上位
１８ビツト）とＴ　Ｌ　Ｂ　１４内指定エントリのフィ
ールド１７ｂの１８ビツトデータ（１８ビツト仮想アド
レスタグ）とが等しい場合だけ、ヒツトを示す論理″１
°のヒツト／ミスヒツト信号を出力する。明らかなよう
に、比較回路２１の出力信号が“Ｏ“の場合、即ち有効
長識別子レジスタ１３の有効長識別子とＴ　Ｌ　Ｂ　１
４内指定エントリのフィールド１９からの有効長識別子
とが等しくない場合には、言替えれば仮想アドレスレジ
スタ１２にセットされている仮想アドレスの有効長と、
Ｔ　Ｌ　Ｂ　１４内指定エントリのフィールド１８に登
録されている物理アドレスに対応する仮想アドレスの有
効長とが異なる場合には、アンドゲート２５からは比較
回路２４の比較結果に無関係にミスヒツトを示す論理“
０°のヒツト／ミスヒツト信号が出力される。

さて演算制御ユニット１１は、上記ステップＳ２におい
て仮想アドレスレジスタ１２に仮想アドレスをセットし
て、ＴＬＢ１４に対するアクセスを行わせると、ヒツト
チェック回路２０内のアンドゲート２５からのヒツト／
ミス信号の状態（即ちヒツトチェック回路２０のヒツト
チェック結果）を取込み（ステップＳ３）、仮想アドレ
スレジスタ１２にセットした仮想アドレスに対するヒツ
トの有無の判別を行う（ステップＳ４）。

演算制御ユニット１１は上記ステップｓ４でヒツト無し
を判別した場合には、主メモリ２Ｂ内のアドレス変換テ
ーブルを用いた周知のアドレス変換処理を行ってステッ
プＳ２で生成した仮想アドレスを物理アドレス（物理ペ
ージアドレス）に変換した後、Ｔ　Ｌ　Ｂ　１４内指定
エントリの登録内容を書替えるための以下に述べるリプ
レース処理（ステップＳ５）を行う。即ち演算制御ユニ
ット１１は、ミスヒツトとなった仮想アドレスの上位２
６ビツト、即ちステップＳ２で仮想アドレスレジスタ１
２にセットしたものと同じ４０ビツト仮想アドレス（有
効長識別子レジスタ１３の有効長識別子が０°の場合に
は、下位の３２ビツトだけが有効）の上位２６ビツトを
、仮想アドレスタグとしてＴ　Ｌ　Ｂ　１４のフィール
ド１７に出力し、上記のアドレス変換処理で得た物理ア
ドレス（２４ビツト）をＴ　Ｌ　Ｂ　１４のフィールド
１８に出力し、そしてステップＳ２で有効長識別子レジ
スタ１３にセットしたものと同じ有効長識別子をＴ　Ｌ
　Ｂ　１４のフィールド１９に出力する。そして演算制
御ユニット１１は、Ｔ　Ｌ　Ｂ　１４を信号線１５を介
して書込み状態に設定する。これにより、仮想アドレス
レジスタ１２のビット８〜ビツト２０の内容で指定され
るＴ　Ｌ　Ｂ　１４のエントリ（即ちＴ　Ｌ　Ｂ　１４
内指定エントリ）のフィールド１７ａには演算ｔｉｌＪ
御ユニツユニットらの２６ビツト仮想アドレスタグの上
位８ビツトが、同エントリのフィールド１７ｂには同じ
仮想アドレスタグの下位１８ビツトが、同エントリのフ
ィールド１８には演算制御ユニット１１からの物理アド
レス（物理ページアドレス）が、そして同エントリのフ
ィールドエ９には演算制御ユニット１１からの有効長識
別子が、それぞれ登録される。演算制御ユニット１１は
上記したようにＴ　Ｌ　Ｂ　１４を書込み状態に設定し
てＴ　Ｌ　Ｂ　１４内指定エントリの内容の書替えを行
うと、Ｔ　Ｌ、Ｂ　１４を読出し状態に戻す。これによ
り、Ｔ　Ｌ　Ｂ　１４内指定エントリの内容が同Ｔ　Ｌ
　Ｂ　１４から読出される。

演算制御ユニットＩＩは上記のステップＳ５のリプレー
ス処理を実行すると、Ｔ　Ｌ　Ｂ　１４内指定エントリ
から読出されているデータのうち、同エントリのフィー
ルド１８から読出されている２４ビツト物理アドレス（
物理ページアドレス）と仮想アドレスレジスタ１２のビ
ット２６〜ビツト３つの１４ビツト（オフセット）とが
連結された３８ビツト物理アドレスをレジスタ（ＰＡＲ
）２ｇにセットして、同レジスタ２８によってアドレス
線２９を介して指定される主メモリ２Ｂのアドレスに対
するアクセスを行う（ステップ８６）。この主メモリ２
Ｂに対するアクセスにおけるメモリデータの人出力は、
メモリデータ線３０を介して行われる。

一方、上記ステップＳ４でヒツト有りを判別した場合に
は、演算制御ユニット１１はそのままステップＳ６に進
み、Ｔ　Ｌ　Ｂ　１４内指定エントリのフィールド１９
から読出されている物理アドレス（即ちヒツトした仮想
アドレスと対を成してＴ　Ｌ　Ｂ　１４内指定エントリ
に登録されている物理アドレス）および仮想アドレスレ
ジスタ１２からの１４ビツトオフセツトから成る３８ビ
ツト物理アドレスを用いて主メモリ２６をアクセスする
。

なお、前記実施例では、ＴＬＢ１４内の各エントリに登
録されている仮想アドレスの有効長を識別するための有
効長識別子を、同じエントリの所定フィールド（１９）
に記憶する場合について説明したが、これに限るもので
はなく、例えば主メモリ２６などのメモリの所定領域に
、ＴＬＢ１４内の各エントリに対応させて記憶するよう
にしてもよい。

また、前記実施例では、仮想アドレスのアドレス長が４
０ビツトおよび３２ビツトの２種類である場合について
説明したが、３種類以上のアドレス長の仮想アドレス（
即ち３Ｐｌ類以上の仮想記憶空間）を適用する計算機シ
ステムにも応用することが可能である。但し、この場合
には有効長識別子が複数ビット構成となるので、Ｔ　Ｌ
　Ｂ　１４内指定エントリのフィールド（９からの有効
長識別子をデコードしてそのデコード結果により、ヒツ
トチェックにおいて比較対象としない仮想アドレス部分
をマスクすることが必要となる。

［発明の効果］ 以上詳述したようにこの発明によれば、ＴＬＢの各エン
トリに登録されるアドレス変換対のうちの仮想アドレス
の有効長を識別するための有効長識別子が各エントリに
対応して記憶手段に記憶され、物理アドレスへの変換対
象となる可変長板想アドレス並びにその有効長を識別す
るための有効長識別子、および上記変換対象仮想アドレ
スに対応するＴＬＢ内エフェントリ取出される仮想アド
レス並びにこのＴＬＢエントリに対応して記憶手段に記
憶されている有効長識別子をもとに、可変長板想アドレ
スの有効長を考慮したヒツトチェックが行われる構成と
したので、仮想アドレス長が異なる場合でも正しいヒツ
トチェックが可能となり、ＴＬＢを備えた仮想記憶制御
方式の計算機システムにおいて可変長の仮想アドレスが
扱え、大きさの異なる複数の仮想記憶空間がサポートで
きるようになる。

【図面の簡単な説明】

第１図はこの発明を適用する仮想記憶制御方式の計算機
システムの一実施例を示すブロック構成図、第２図は第
１図の演算制御ユニット１１のメモリアクセス時の制御
動作を説明するためのフローチャートである。 １１・・・演算＃Ｊ御ユニット、１２・・・仮想アドレ
スレジスタ、１３・・・有効長識別子レジスタ、１４・
・・ＴＬＢ、１７・・・仮想アドレスフィールド、１７
ａ・・・上位フィールド、１７ｂ・・・下位フィールド
、１８・・・物理アドレスフィールド、１９・・・有効
長識別子フィールド、２０・・・ヒツトチェック回路、
２１．２４・・・比較回路（ＣＭＰ）　、２２．２３．
２５・・・アンドゲート（Ａ）、２ト・・主メモリ、２
Ｂ・・・レジスタ（ＰＡＲ）　。

Claims (2)

【特許請求の範囲】
1. （１）仮想アドレスと物理アドレスから成るアドレス変
   換対を各エントリに登録するためのアドレス変換バッフ
   ァを備えた仮想記憶制御方式の計算機システムおいて、 上記アドレス変換バッファの各エントリに登録されてい
   る上記仮想アドレスの有効長を識別するための有効長識
   別子を同エントリに対応して記憶するための記憶手段と
   、 物理アドレスへの変換対象となる可変長の仮想アドレス
   並びに同アドレスの有効長を識別するための有効長識別
   子を保持するためのレジスタ手段と、 このレジスタ手段に保持されている上記仮想アドレス並
   びに有効長識別子、および上記レジスタ手段に保持され
   ている仮想アドレスに対応する上記アドレス変換バッフ
   ァ内エントリに登録されている仮想アドレス並びにこの
   エントリに対応して上記記憶手段に記憶されている有効
   長識別子をもとに、このエントリに目的とする物理アド
   レスが保持されているヒット状態の有無をチェックする
   ヒットチェック手段と、 を具備し、上記ヒットチェック手段のチェック結果に応
   じて上記アドレス変換バッファ内エントリの内容の参照
   またはリプレースを行うようにしたことを特徴とするア
   ドレス変換バッファ制御方式。
2. （２）上記ヒットチェック手段は、上記レジスタ手段に
   保持されている有効長識別子と上記アドレス変換バッフ
   ァ内エントリからの有効長識別子とを比較する第１の比
   較手段と、上記レジスタ手段に保持されている仮想アド
   レスと上記アドレス変換バッファ内エントリからの仮想
   アドレスとを、このエントリからの有効長識別子によっ
   て決定されるフィールド部分について比較する第２の比
   較手段と、上記第１および第２の比較手段の比較結果に
   応じて上記ヒット状態の有無を検出する検出手段とを備
   えていることを特徴とする第１請求項記載のアドレス変
   換バッファ制御方式。