JPH10105458A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 大容量化が可能で、連想度の低い仮想インデ
ックス／実タグのキャッシュであり、エイリアシングを
許容できるキャッシュを提供する。 【解決手段】 データＴＬＢ42と、データキャッシュ
（タグ）40は、夫々仮想アドレスのビット44〜51、49〜
56でアドレッシングされ、キャッシュ・ＴＬＢヒット判
定回路43は、その出力によりヒット判定をする。ビット
49〜51はアドレス変換の対象であり、ビット52〜56はペ
ージ内実アドレスである。エイリアス検出タグ50は、タ
グ40内の実ページ番号をハッシュ関数で変換した値を格
納しており、上記判定回路でヒットミスしてＭＭからデ
ータのブロック転送が行われるとき、ページ内実アドレ
ス（52〜56）でアドレッシングされ、その出力と、判定
回路43からの実ページ番号を変換した値とを比較器で比
較し、一致したとき、該一致した値のタグ50での位置に
対応するキャッシュのエントリを無効化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は計算機システムにお
けるキャッシュメモリシステムに係り、さらに詳細に
は、仮想インデックス（セット）／実タグのキャッシュ
を使用し、かつ、エイリアシング（１つの実アドレスに
対応する仮想アドレスが２以上存在すること）をオペレ
ーティングシステムで禁止していない計算機システムに
おいて、同一実アドレスのブロックがキャッシュの２個
所以上に登録されるのを防止するシステムに関するもの
である。

【０００２】

【従来の技術】キャッシュのインデックスとして、実ア
ドレスを使う実インデックス／実タグ方式は、ＴＬＢ
（Translation Look aside Buffer）をアクセスして仮
想アドレスを実アドレスに変換した後に、キャッシュを
アクセスしなければならないので、キャッシュのアクセ
スに要する時間が大きい。このため、キャッシュのイン
デックスに仮想アドレスを使い、ＴＬＢとキャッシュタ
グとキャッシュデータを仮想アドレスで同時にアクセス
する仮想インデックス／実タグのキャッシュが使われて
いる。この方式を採用したときに、エイリアシングをオ
ペレーティングシステムで禁止していないと、ハードウ
ェアで検出し、対処する必要がある。

【０００３】エイリアシングが許されていると以下のよ
うな問題が生じる。 （１）キャッシュのインデックスには仮想アドレスが含
まれているため、エイリアシングが許されていると、既
登録のブロックが登録時でのインデックスとは異なった
インデックスでアクセスされる（すなわち、１つの実ア
ドレスに対応する仮想アドレスが２つ存在し、一方の仮
想アドレスをインデックスとして該実アドレスのタグの
登録と（データの）ブロックの登録がされ、他方の仮想
アドレスをインデックスとしてアクセスされる）可能性
がある。その場合には、当然目的のブロックは見つから
ない。 （２）このアクセスがロード命令によるものだと、キャ
ッシュがミスが発生し、ブロック転送が行われ、新たに
実アドレスのタグの登録とブロックの登録がキャッシュ
にに対して行われ、２ヶ所以上に同一のブロックが存在
するようになってしまう。次にそのブロックに対して、
ストア命令が実行されると両方のブロックを更新しなけ
ればならなくなる。ストア命令の時に複数のブロックを
更新することは、キャッシュのスループットから考える
と、実現は困難である。 （３）このアクセスがストア命令によるものだと、スト
アアロケート方式の場合には、ロード命令の時と同じ問
題が生じてしまう。また、ストアアロケート方式でない
場合は、存在しているはずのブロックのデータの更新が
行われず、後続命令で、そのブロックを読んだときに誤
ったデータを読んでしまう。

【０００４】従来採用されていた、この問題をさける一
つの方法は、キャッシュのインデックスに、ページ内オ
フセットのみを使うことである。この部分は仮想アドレ
スと実アドレスが同じなので、仮想アドレスにどのよう
な実アドレスを割り当てても、エイリアシングは生じな
い。“Ｔｈｅ ＰｏｗｅｒＰＣ６０４ ＲＩＳＣ Ｍｉ
ｃｒｏｐｒｏｃｅｓｓｏｒ”（Ｓ．Ｐｅｔｅｒ Ｓｏｎ
ｇ他、ＩＥＥＥ Ｍｉｃｒｏ Ｏｃｔｏｂｅｒ １９９
４，ｐｐ．８−ｐｐ．７）に示されているマイクロプロ
セッサ ＰｏｗｅｒＰＣ ６０４ではこの方法を採用して
いる。このプロセッサでは、１ページが４Ｋバイトなの
で、４Ｋバイト×４ウェイという構成のキャッシュを採
用している。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
方法には、大容量のキャッシュを実現するには、キャッ
シュの連想度が大きくなってしまうという問題があっ
た。たとえば、ページサイズが４Ｋバイトのプロセッサ
で、１２８Ｋバイトのキャッシュを実現するには、３２
ウェイ構成にする必要がある。このために、ヒットチェ
ック用の比較器、データアライナなどハードウェア量
や、ＲＡＭから同時に読み出すビット幅が増加し、実現
が困難である。本発明の目的は、大容量化が可能で、連
想度の低い仮想インデックス／実タグのキャッシュメモ
リシステムであり、またエイリアシングを許容できるキ
ャッシュメモリシステムを提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、仮想メモリ方式の計算機におけるキャッ
シュメモリシステムであり、キャッシュメモリは、仮想
アドレスのうちでアドレス変換の対象である部分と対象
でない部分の組み合わせでインデックスされる第１のタ
グと、前記アドレス変換の対象でない部分だけでインデ
ックスされる第２のタグとを有し、前記第１のタグでは
実アドレスを保持し、前記第２のタグでは実アドレスを
任意の関数によって変換した値を保持するようにしてい
る。さらに、前記キャッシュメモリが仮想アドレスによ
りアドレッシングされ、前記第１のタグでキャッシュミ
スを検出したときは、下位のメモリ階層から求めるブロ
ックを転送してキャッシュに登録すると共に、第２のタ
グから読み出した値と、前記キャッシュミスを検出した
実アドレスを前記関数によって変換した値とが一致した
場合には、該一致した値の前記第２のタグ内での位置に
対応する前記キャッシュメモリのエントリを無効化する
ようにしている。

【０００７】

【発明の実施の形態】以下、本発明の一実施例について
説明する。図１は、１ページが４Ｋバイトのプロセッサ
に本発明を適用したときの実施例の構成を命令の各実行
ステージ対応に示したブロック図である。本図ではロー
ド命令に関してのみ示してあり、算術演算やストア命令
の処理を行う部分は示していない。

【０００８】本実施例に示すプロセッサは、仮想アドレ
スは０〜６３の６４ビットの、実アドレスは２４〜６３
の４０ビットのアドレス空間をサポートしている。本実
施例のキャッシュメモリは、４ウェイセットアソシアテ
ィブである。データキャッシュ４１の構成は、ブロック
サイズ１２８バイトとし、総容量１２８Ｋバイト（合計
１Ｋエントリ）とし、読み出し幅３２バイトとしてお
り、仮想アドレスのビット４９〜５８でアドレッシング
され、そのうち、ビット４９〜５１の３ビットがアドレ
ス変換の対象である。データキャッシュのタグ４０は、
仮想アドレスのビット４９〜５６でアドレッシングさ
れ、やはり、ビット４９〜５１の３ビットがアドレス変
換の対象である。タグには、キャッシュに登録されてい
るブロックの実ページ番号（２８ビット）が書き込まれ
ている。

【０００９】データＴＬＢ（Translation Look aside B
uffer）４２は、仮想アドレスのビット４４〜５１でア
ドレッシングされ、２５６エントリ×２ウェイ構成であ
る。ＴＬＢ４２からは、４４ビットの仮想アドレスと２
８ビットの実アドレスが読み出され、タグ４０からは２
８ビットの実アドレスが読み出される。ＴＬＢから読み
出された仮想アドレスと実アドレスと、タグから読み出
され２８ビットの実アドレスは、キャッシュ・ＴＬＢヒ
ット判定回路４３に入力されて、ＴＬＢとキャッシュの
ヒット・ミスが判定される。キャッシュ・ＴＬＢヒット
判定回路４３についての詳細は後述する。

【００１０】５０はエイリアス検出用タグである。エイ
リアス検出用タグ５０は仮想アドレスのビット５２〜５
６（仮想アドレスのページ内アドレスであり、実アドレ
ス部分である）でアドレッシングされ、３２ウェイ構成
である。エイリアス検出用タグ５０に格納されているタ
グは、データキャッシュ（タグ）４０に格納されている
タグ（２８ビットの実ページ番号）とは異なり、該２８
ビットの実ページ番号をハッシュ関数を使って９ビット
に圧縮したデータがタグとして入っている。エイリアス
検出用タグ５０は、キャッシュ・ＴＬＢヒット判定回路
４３から出力されるビット２４〜５６の実アドレスの内
のビット５２〜５６でアドレッシングされ、９ビットに
圧縮されたタグを出力する。この出力された９ビットの
タグは比較器の一方の入力とされ、キャッシュ・ＴＬＢ
ヒット判定回路４３から出力された実アドレスの内のビ
ット２４〜５１の実ページ番号（２８ビット）をハッシ
ュ関数を使って９ビットに圧縮したタグが比較器の他方
の入力とされ、比較器でヒット・ミスの判定がされる。
ブロック転送バッファは、キャッシュ・ＴＬＢヒット判
定回路でヒット・ミスが判定され、メインメモリからブ
ロックのデータがデータキャッシュに転送される場合
に、該データの存在する実ページ番号が転送されるバッ
ファである。エイリアス検出用タグ５０についての詳細
は後述する。

【００１１】図２には、実ページ番号のハッシュを計算
する回路を示してある。この回路に入力された２８ビッ
トの実ページ番号は、３ビットごとのイクスクルーシブ
ＯＲをとられて、９ビットの値に変換される。

【００１２】図３はキャッシュ・ＴＬＢヒット判定回路
の構成を示したものである。ＴＬＢから読み出した２つ
の仮想ページ番号をアドレス計算器の出力の仮想アドレ
スとを比較器で比較して、２つあるウェイのそれぞれに
ついて、ヒットしているかどうかを判定する。また、Ｔ
ＬＢから読み出した２つの実ページ番号とアドレス計算
器の出力である仮想アドレスの３つは、それぞれ、タグ
から読み出した４つの実ページ番号と個々に比較器で比
較さる。タグのロウ０の実ページ番号に対する３つの比
較結果は対応するセレクタに出力され、同様にタグのロ
ウ１、タグのロウ２、タグのロウ３の実ページ番号に対
するそれぞれ３つの比較結果もそれぞれ対応するセレク
タに出力される。各セレクタにおいては、アドレス変換
オンモードでＴＬＢが使用されている場合には、ＴＬＢ
から読み出した２つの実ページ番号と、タグから読み出
した実ページ番号との比較結果の内、ＴＬＢから読み出
した２つの仮想ページ番号とアドレス計算器の出力の仮
想アドレスとの比較においてヒットした側のウェイに対
応する比較結果が選択され、アドレス変換オフモードで
ＴＬＢが使用されていない場合には、アドレス計算器の
出力の仮想アドレスとタグから読み出した実ページ番号
との比較結果が選択される。各セレクタから選択された
比較結果に一致したものがあれば、判定はヒットとな
り、一致したものがなければ、判定はミスとなる。各セ
レクタから選択された比較結果はロウヒット信号として
出力される。

【００１３】また、ＴＬＢから読み出した２つの実ペー
ジ番号とアドレス計算器の出力である仮想アドレスの３
つがセレクタに出力され、アドレス変換オンモードでＴ
ＬＢが使用されている場合には、ＴＬＢから読み出した
２つの仮想ページ番号とアドレス計算器の出力の仮想ア
ドレスとの比較においてヒットした側のウェイに対応す
るＴＬＢから読み出した実ページ番号が選択され、アド
レス変換オフモードでＴＬＢが使用されていない場合に
は、アドレス計算器の出力である仮想アドレス（ビット
２４〜５１）が選択される。さらに、図３には示されて
いないが、選択された実ページ番号または仮想アドレス
（ビット２４〜５１）と、ページ内オフセットを連結
し、連結したものが実アドレスとして出力される。

【００１４】図４は、エイリアス検出用タグ５０と、デ
ータキャッシュのタグ４０との関係を説明するための図
である。データキャッシュのタグ４０は、仮想アドレス
のビット４９〜５６でアドレッシングされ、ビット４９
〜５１の３ビットがアドレス変換の対象であり、ビット
５２〜５６は仮想アドレスのページ内アドレスであり、
実アドレス部分である。この実アドレス部分が、例えば
「ｘｘｘｘｘ」の値を取るとき、データキャッシュのタ
グ４０をアドレッシングする仮想アドレス（ビット４９
〜５６）は、０００ｘｘｘｘｘ〜１１１ｘｘｘｘｘの８
個あり、データキャッシュのタグ４０は４ウェイセット
アソシアティブであるから、０００ｘｘｘｘｘ〜１１１
ｘｘｘｘｘの８個の仮想アドレスにより読み出され得る
ブロックは各ロウにつき８個あり、都合３２個あること
になる。しかし、キャッシュのヒット判定をするときに
は、このうちのアドレス計算機３１からの仮想アドレス
によりアドレッシングされるデータキャッシュのタグは
１セットのみであり、他の７セットは調べられていな
い。

【００１５】従って、エイリアシングが認められている
場合、実アドレス部分「ｘｘｘｘｘ」を含む８個の仮想
アドレスにより読み出され得るデータキャッシュのタグ
４０内の３２個のブロックの内の調べていない箇所に同
一実アドレスが登録されている可能性がある。例えば、
アドレス計算器３１からの仮想アドレスが０００ｘｘｘ
ｘｘであった場合には、仮想アドレスが０００ｘｘｘｘ
ｘによりアドレッシングされるセット（Ａ０，Ａ１，Ａ
２，Ａ３を含む）については調べられるが、他の仮想ア
ドレス、すなわち、００１ｘｘｘｘｘ〜１１１ｘｘｘｘ
ｘによりアドレッシングされる７つのセットについては
調べられていない。

【００１６】そこで、上記実アドレス部分が「ｘｘｘｘ
ｘ」の場合、該ｘｘｘｘｘに関係するＡ０〜Ｈ３のブロ
ックを、ロウ０に対応するＡ０〜Ｈ０、ロウ１に対応す
るＡ１〜Ｈ１、ロウ２に対応するＡ２〜Ｈ２、ロウ３に
対応するＡ３〜Ｈ３の順に並べて、エイリアス検出用タ
グ５０の１セットとし、他の各実アドレス部分に関係す
る３２個のブロックをそれぞれ同様にエイリアス検出用
タグのセットとし、仮想アドレスのビット５２〜５６
（実アドレス部分）によりアドレッシングするように
し、エイリアス検出用タグ５０を３２ウェイ構成とす
る。また、ブロックの内容は前述したように２８ビット
の実ページ番号をハッシュ関数を使って９ビットに圧縮
したものとする。

【００１７】エイリアス検出用タグ５０を上記のように
構成しているため、データキャッシュのタグ４０でヒッ
ト・ミスしたとき、ヒット・ミスとなった実ページ番号
が、他の仮想アドレスによりアドレッシングされるブロ
ックに格納されているか否かをエイリアス検出用タグ５
０をチェックすることにより調べることができる。

【００１８】エイリアス検出用タグ５０に関連する動作
については後述する。

【００１９】次に、このプロセッサにおけるロード命令
の実行について以下説明する。 （１）データキャッシュヒットのケース 最初に、ＩＦステージで命令キャッシュ１０から命令が
取り出され、命令バッファに送られる。Ｄステージでは
命令バッファ２０から命令を取り出し、同時にアドレス
計算に必要なオペランドデータをレジスタファイルから
読み出して、バッファに送る。このバッファはリザベー
ションステージと呼ばれ、先行命令の演算結果を使わな
ければならないなど、Ｄステージですべてのオペランド
データがそろわなかった場合には、データがそろうまで
命令の実行を待つ。Ｅ１ステージでは、オペランドデー
タが揃った命令がリザベーションステージ３０から取り
出され、アドレス計算器３１によって６４ビットの仮想
アドレスが生成される。

【００２０】Ｅ２ステージでは、データキャッシュ４
１、データキャッシュのタグ４０、データＴＬＢ４２の
３つが同時にアクセスされる。データキャッシュ４１か
ら読み出された４ウェイ分、１２８バイトのデータは、
ロードしたいデータの幅とアドレスに応じて、各ウェイ
ごとにアラインされた後、Ｅ３ステージに送られる。ま
た、タグからは、データキャッシュに登録されているブ
ロックの実ページ番号が４ウェイ分読み出される。ＴＬ
Ｂからは、仮想アドレス、実ページ番号が読み出され、
タグから読み出した実ページ番号と共にヒット判定器に
入力され、ＴＬＢとキャッシュのヒット・ミスが判定さ
れ、前述したように、各ウェイにつき３つある比較結果
のうち１つが選ばれて、各ウェイ毎にロウヒット信号が
Ｅ３ステージに送られる。また、前述した実アドレスが
Ｅ３ステージに送られる。

【００２１】Ｅ３ステージでは、Ｅ２ステージで得られ
た各ウェイごとのロウヒット信号に従って、４ウェイの
内のいづれかのデータが選ばれて、汎用レジスタ（レジ
スタファイル）に送られる。なお、Ｅ３ステージでは、
キャッシュ・ＴＬＢ判定回路から出力された実アドレス
（ビット２４〜５６）の内の実ページ番号をハッシュ計
算回路によりハッシュ計算した９ビットデータを比較器
に入力し、また、実アドレス（ビット２４〜５６）の内
の実アドレス部分（ビット５２〜５６）でエイリアス検
出タグ５０をアドレッシングし、得られた３２ウェイの
９ビットデータを比較器の他の入力とし、目的のブロッ
クがキャッシュの他の場所に登録されていないか調べる
が、ヒットしたウェイがあっても、その後の処理は行わ
ない。

【００２２】（２）データキャッシュミスのケース データキャッシュミスの時もＩＦ〜Ｅ１ステージまでの
動作は、キャッシュヒットのケースと同じである。Ｅ２
ステージでは、４ウェイすべてがミスである、すなわ
ち、キャッシュミスであることが判明する。その結果、
Ｅ３ステージでは、キャッシュから読み出したデータの
いづれもレジスタファイルに送られない。そのかわり
に、メモリコントローラにブロック転送要求が送られ、
メインメモリからキャッシュへの１ブロックのデータ転
送が起動される。メインメモリはキャッシュに比べると
低速なので、この処理には２０サイクル程度必要であ
る。メインメモリからの該ブロックのデータは、汎用レ
ジスタ（レジスタファイル）に送られるとともに、デー
タキャッシュのウェイのうち、ＬＲＵアルゴリズムによ
って決定されたウェイの、仮想アドレスのビット４９〜
５８で指定される場所に書き込まれる（図示省略）。ま
た、キャッシュのデータと同ウェイで、キャッシュのタ
グの仮想アドレスのビット４９〜５６で指定される場所
に、実ページ番号が書き込まれる。さらに、該実ページ
番号が書き込まれたキャッシュのタグのウェイに対応す
るエイリアス検出用のタグの場所に実ページ番号をハッ
シュ関数を使って変換した値を書き込むため、該実ペー
ジ番号をブロック転送バッファに書き込む。

【００２３】Ｅ３ステージでは、また、キャッシュ・Ｔ
ＬＢ判定回路から出力された実アドレス（ビット２４〜
５６）の内の実ページ番号をハッシュ計算回路によりハ
ッシュ計算した９ビットデータを比較器に入力し、ま
た、実アドレス（ビット２４〜５６）の内の実アドレス
部分（ビット５２〜５６）でエイリアス検出タグ５０を
アドレッシングし、得られた３２ウェイの９ビットデー
タを比較器の他の入力とし、目的のブロックがキャッシ
ュの他の場所に登録されていないか調べ、ヒットしたウ
ェイがあれば、該ウェイに対応するデータキャッシュ４
１のウェイ及びデータキャッシュのタグ４１のウェイの
それぞれに格納されているデータ及び実ページ番号を無
効化し、また、エイリアス検出タグ５０の前記ヒットし
たウェイを無効化する。そして、エイリアス検出タグ５
０からのブロックの読み出しが終わった後、前記ブロッ
ク転送バッファに書き込まれた実ページ番号をハッシュ
計算回路によりハッシュ計算して９ビットデータを得、
エイリアス検出タグ５０からのブロックの読み出しが終
わった後、この９ビットデータを、前記データキャッシ
ュのタグ４０の実ページ番号の書き替えられたウェイに
対応するウェイに書き込む。

【００２４】以上のように、データキャッシュでヒット
・ミスが生じ、メインメモリから求めるデータを読み出
し、該データ及び該データの存在する実ページ番号をデ
ータキャッシュ及びデータキャッシュのタグに格納した
とき、データキャッシュ及びデータキャッシュのタグの
他の場所に前記データ及び該前記データの存在する実ペ
ージ番号と同じものが存在したとき、該他の場所に存在
する同じデータ及び該データの存在する実ページ番号を
無効化することができ、同一実アドレスのブロックがキ
ャッシュの２個所以上に登録されるを防止することがで
きる。

【００２５】なお、ハッシュ関数はその性質上、異なっ
た実ページ番号から偶然同じハッシュ値を生成すること
があるので、エイリアシング検出用タグから読み出した
値と実アドレスから生成した値が一致しても必ずしもそ
こに目的のブロックが登録されていることにはならな
い。しかし、偶然一致する確率は、１／５１２と低いの
で、キャッシュのミス率の増加は無視できる。

【００２６】

【発明の効果】以上に述べたように本発明を用いれば、
エイリアシングを許容したキャッシュであり、かつ大容
量のキャッシュでも連想度の低い仮想インデックス／実
タグのキャッシュを得ることができ、また、これにより
ロード命令を高速に実行することができる。

【図面の簡単な説明】

【図１】本発明を適用したプロセッサのブロック図であ
り、ロード命令の実行に関係する部分を示してある。

【図２】実ページ番号からエイリアス検出用タグに書き
込むハッシュ値を生成し、また、エイリアス検出用から
読み出したハッシュ値と比較するべきハッシュ値を実ペ
ージ番号から生成する回路の論理図である。

【図３】キャッシュ・ＴＬＢヒット判定回路の構成を示
すブロック図である。

【図４】キャッシュのヒット判定に用いるタグとエイリ
アス検出に用いるタグの対応関係を説明するための図で
ある。

【符号の説明】

１０ 命令キャッシュ ２０ 命令バッファ ３０ リザベーションステージ ３１ アドレス計算器 ４０ データキャッシュのタグ ４１ データキャッシュ ４２ データＴＬＢ ４３ キャッシュ・ＴＬＢヒット判定回路 ５０ エイリアシング検出用タグ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 仮想メモリ方式の計算機におけるキャッ
   シュメモリシステムであって、 キャッシュメモリは、仮想アドレスのうちでアドレス変
   換の対象である部分と対象でない部分の組み合わせでイ
   ンデックスされる第１のタグと、前記アドレス変換の対
   象でない部分だけでインデックスされる第２のタグとを
   有し、 前記第１のタグでは実アドレスを保持し、前記第２のタ
   グでは実アドレスを任意の関数によって変換した値を保
   持することを特徴とするキャッシュメモリシステム。
2. 【請求項２】 請求項１記載のキャッシュシメモリステ
   ムにおいて、 前記キャッシュメモリが仮想アドレスによりアドレッシ
   ングされ、前記第１のタグでキャッシュミスを検出した
   ときは、下位のメモリ階層から求めるブロックを転送し
   てキャッシュに登録すると共に、第２のタグから読み出
   した値と、前記キャッシュミスを検出した実アドレスを
   前記関数によって変換した値とが一致した場合には、該
   一致した値の前記第２のタグ内での位置に対応する前記
   キャッシュメモリのエントリを無効化することを特徴と
   するキャッシュメモリシステム。