JPH09223070A - データ変換回路 - Google Patents
データ変換回路Info
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- JPH09223070A JPH09223070A JP8030334A JP3033496A JPH09223070A JP H09223070 A JPH09223070 A JP H09223070A JP 8030334 A JP8030334 A JP 8030334A JP 3033496 A JP3033496 A JP 3033496A JP H09223070 A JPH09223070 A JP H09223070A
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Abstract
(57)【要約】
【課題】簡単な構成で、タグ部のエラー検出や訂正を行
うことで信頼性の高く高速なタグ部をＣＡＭで構成した
フルアソシアティブＴＬＢを提供する。 【解決手段】タグ部に格納してある変換前データのエラ
ー検出または訂正用のビットを予めデータ部に格納して
おき、データ部内の変換後データを読み出す際にエラー
検出または訂正ビットを読み出し、エラー検出回路また
は訂正回路に入力することで、タグ部内の変換前データ
に対するエラーの検出または訂正を行う。
うことで信頼性の高く高速なタグ部をＣＡＭで構成した
フルアソシアティブＴＬＢを提供する。 【解決手段】タグ部に格納してある変換前データのエラ
ー検出または訂正用のビットを予めデータ部に格納して
おき、データ部内の変換後データを読み出す際にエラー
検出または訂正ビットを読み出し、エラー検出回路また
は訂正回路に入力することで、タグ部内の変換前データ
に対するエラーの検出または訂正を行う。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
及びコンピュータの構成に関する。
及びコンピュータの構成に関する。
【０００２】
【従来の技術】一般にコンピュータ等のメモリ管理方式
には、仮想記憶方式を採用している。これは、図１に示
す様に実際の実空間２（主記憶装置）よりも大きなメモ
リ空間（仮想空間１）をプログラマに提供するものであ
る。実現方法としては、仮想空間１をページ９と呼ぶ単
位に区切り、そのうちの幾つかのページ９を実空間２に
割り当てる。そして仮想空間１上のページ９が実空間２
中のどのページ９に対応しているかを記憶しておき、要
求が発生する度に仮想空間１上のページアドレスを実空
間２上のページアドレスに変換するデータ変換回路を用
いることで実空間よりも大きなメモリ空間をプログラマ
に提供する。
には、仮想記憶方式を採用している。これは、図１に示
す様に実際の実空間２（主記憶装置）よりも大きなメモ
リ空間（仮想空間１）をプログラマに提供するものであ
る。実現方法としては、仮想空間１をページ９と呼ぶ単
位に区切り、そのうちの幾つかのページ９を実空間２に
割り当てる。そして仮想空間１上のページ９が実空間２
中のどのページ９に対応しているかを記憶しておき、要
求が発生する度に仮想空間１上のページアドレスを実空
間２上のページアドレスに変換するデータ変換回路を用
いることで実空間よりも大きなメモリ空間をプログラマ
に提供する。
【０００３】図１の例では、仮想空間１上のページａに
仮想ページ番号４ａ、実空間２上のページｃに実ページ
番号７ａを割り当て、対応するページの仮想ページアド
レス４ａと実ページアドレス７ａのペアを実空間２上の
ページ変換テーブル１０に記憶している。ページ変換テ
ーブル１０は、ページアドレスの変換要求が発生する度
に仮想→実ページアドレス変換を行うデータ変換回路で
ある。
仮想ページ番号４ａ、実空間２上のページｃに実ページ
番号７ａを割り当て、対応するページの仮想ページアド
レス４ａと実ページアドレス７ａのペアを実空間２上の
ページ変換テーブル１０に記憶している。ページ変換テ
ーブル１０は、ページアドレスの変換要求が発生する度
に仮想→実ページアドレス変換を行うデータ変換回路で
ある。
【０００４】しかし、仮想→実アドレス変換を行う度に
実空間２上のページ変換テーブル１０をアクセスするの
は効率が悪いため、一般にページ変換テーブル１０に対
する高速小容量のキャッシュを用いている。これをＴＬ
Ｂ（ｔｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅ ｂｕ
ｆｆｅｒ）と呼んでいる。ＴＬＢには入力したアドレス
との比較方式によって、ダイレクトマップ方式、セット
アソシアティブ方式、フルアソシアティブ方式に分けら
れるが、本発明ではフルアソシアティブＴＬＢを対象と
している。
実空間２上のページ変換テーブル１０をアクセスするの
は効率が悪いため、一般にページ変換テーブル１０に対
する高速小容量のキャッシュを用いている。これをＴＬ
Ｂ（ｔｒａｎｓｌａｔｉｏｎｌｏｏｋａｓｉｄｅ ｂｕ
ｆｆｅｒ）と呼んでいる。ＴＬＢには入力したアドレス
との比較方式によって、ダイレクトマップ方式、セット
アソシアティブ方式、フルアソシアティブ方式に分けら
れるが、本発明ではフルアソシアティブＴＬＢを対象と
している。
【０００５】図２は、実空間（主記憶装置）２とキャッ
シュ１７からなるメモリシステムとフルアソシアティブ
ＴＬＢ１１を用いたアドレス変換システムの概略図、図
３は、従来のフルアソシアティブＴＬＢ１１の図であ
る。
シュ１７からなるメモリシステムとフルアソシアティブ
ＴＬＢ１１を用いたアドレス変換システムの概略図、図
３は、従来のフルアソシアティブＴＬＢ１１の図であ
る。
【０００６】仮想記憶方式ではメモリアクセスが発生す
ると、まず仮想アドレス３を、仮想ページ番号４ａ（Ｖ
ＰＮ）と仮想ページ内アドレス５に分け、仮想ページ番
号４ａをＴＬＢへ入力する。ＴＬＢの１方式であるフル
アソシアティブＴＬＢ１１は、実空間２中に存在するペ
ージの仮想ページ番号４ｂをタグ部１２に、実ページ番
号７ｂをデータ部１３に格納している。タグ部１２は連
想メモリ（ＣＡＭ）と呼ばれるデータ比較機能付きメモ
リで構成され、受け取った仮想ページ番号４ａとタグ部
１２内の全ての仮想ページ番号と比較する。図３の例で
受け取った仮想ページ番号４ａとタグ内の仮想ページ番
号４ｂが一致した場合、実空間２中に受け取った仮想ペ
ージ番号４ａに対応するページが存在するため、データ
部１３内の対応する実ページ番号７ｂを読み出し，キャ
ッシュ１７や実空間２のアクセスを行う。この場合フル
アソシアティブＴＬＢ１１から読み出した実ページ番号
７ｂがソフトエラー等により間違っていないかどうかを
チェックする簡単な方法は、タグ部１２内の仮想ページ
番号４ｂ及びデータ部１３内の実ページ番号７ｂに対し
て、パリティチェックを行う方法である。データ部１３
内の実ページ番号７ｂに対しては、予め実ページ番号７
ｂのパリティビット（ＰＰＮパリティ２０）をデータ部
内に用意しておき、アドレス変換での実ページ番号７ｂ
読み出し時にＰＰＮパリティチェッカ１５でパリティチ
ェックを行う。パリティエラーが発生した場合には、Ｐ
ＰＮパリティエラー信号１６が制御部へ送られる。しか
し、図３の様にタグ部１２をＣＡＭで構成している場
合、仮想ページ番号４ａとの比較中にタグ部１２内の仮
想ページ番号４ｂを読み出せないため、実ページ番号７
ｂと同じ方法でアドレス変換中にタグ部１２内の仮想ペ
ージ番号４ｂのパリティチェックを行うことができな
い。
ると、まず仮想アドレス３を、仮想ページ番号４ａ（Ｖ
ＰＮ）と仮想ページ内アドレス５に分け、仮想ページ番
号４ａをＴＬＢへ入力する。ＴＬＢの１方式であるフル
アソシアティブＴＬＢ１１は、実空間２中に存在するペ
ージの仮想ページ番号４ｂをタグ部１２に、実ページ番
号７ｂをデータ部１３に格納している。タグ部１２は連
想メモリ（ＣＡＭ）と呼ばれるデータ比較機能付きメモ
リで構成され、受け取った仮想ページ番号４ａとタグ部
１２内の全ての仮想ページ番号と比較する。図３の例で
受け取った仮想ページ番号４ａとタグ内の仮想ページ番
号４ｂが一致した場合、実空間２中に受け取った仮想ペ
ージ番号４ａに対応するページが存在するため、データ
部１３内の対応する実ページ番号７ｂを読み出し，キャ
ッシュ１７や実空間２のアクセスを行う。この場合フル
アソシアティブＴＬＢ１１から読み出した実ページ番号
７ｂがソフトエラー等により間違っていないかどうかを
チェックする簡単な方法は、タグ部１２内の仮想ページ
番号４ｂ及びデータ部１３内の実ページ番号７ｂに対し
て、パリティチェックを行う方法である。データ部１３
内の実ページ番号７ｂに対しては、予め実ページ番号７
ｂのパリティビット（ＰＰＮパリティ２０）をデータ部
内に用意しておき、アドレス変換での実ページ番号７ｂ
読み出し時にＰＰＮパリティチェッカ１５でパリティチ
ェックを行う。パリティエラーが発生した場合には、Ｐ
ＰＮパリティエラー信号１６が制御部へ送られる。しか
し、図３の様にタグ部１２をＣＡＭで構成している場
合、仮想ページ番号４ａとの比較中にタグ部１２内の仮
想ページ番号４ｂを読み出せないため、実ページ番号７
ｂと同じ方法でアドレス変換中にタグ部１２内の仮想ペ
ージ番号４ｂのパリティチェックを行うことができな
い。
【０００７】ソフトエラー等によるエラー検出や訂正は
コンピュータの信頼性の向上には不可欠であるが、本発
明出願前にタグ部をＣＡＭで構成したフルアソシアティ
ブＴＬＢにおいて、タグ部のエラー検出や訂正を行なう
手法は提案されていない。
コンピュータの信頼性の向上には不可欠であるが、本発
明出願前にタグ部をＣＡＭで構成したフルアソシアティ
ブＴＬＢにおいて、タグ部のエラー検出や訂正を行なう
手法は提案されていない。
【０００８】
【発明が解決しようとする課題】タグ部をＣＡＭで構成
したフルアソシアティブＴＬＢでは、前述した様にＴＬ
Ｂでアドレス変換中にタグ部を読み出すことはできな
い。このため、タグ部をＣＡＭで構成したフルアソシア
ティブＴＬＢでタグ部のエラー検出や訂正を行なうに
は、アドレス変換時以外のサイクルでタグ部を読み出す
ことが考えられる。しかし、この方式ではアドレス変換
の速度が低下してしまう。
したフルアソシアティブＴＬＢでは、前述した様にＴＬ
Ｂでアドレス変換中にタグ部を読み出すことはできな
い。このため、タグ部をＣＡＭで構成したフルアソシア
ティブＴＬＢでタグ部のエラー検出や訂正を行なうに
は、アドレス変換時以外のサイクルでタグ部を読み出す
ことが考えられる。しかし、この方式ではアドレス変換
の速度が低下してしまう。
【０００９】従って、本発明の１つの目的は簡単な構成
でタグ部のエラー検出や訂正を行なうことで信頼性の高
く高速な、タグ部をＣＡＭで構成したフルアソシアティ
ブＴＬＢを提供することにある。
でタグ部のエラー検出や訂正を行なうことで信頼性の高
く高速な、タグ部をＣＡＭで構成したフルアソシアティ
ブＴＬＢを提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、タグ部
に格納してある変換前データのエラー検出または訂正用
のビットを予めデータ部に格納しておき、デ−タ部内の
変換後データを読み出す際にエラー検出または訂正ビッ
トを読み出し、エラー検出回路または訂正回路に入力す
ることで、タグ部内の変換前データに対するエラーの検
出または訂正を行う。
に格納してある変換前データのエラー検出または訂正用
のビットを予めデータ部に格納しておき、デ−タ部内の
変換後データを読み出す際にエラー検出または訂正ビッ
トを読み出し、エラー検出回路または訂正回路に入力す
ることで、タグ部内の変換前データに対するエラーの検
出または訂正を行う。
【００１１】
【発明の実施の形態】図４は本発明の一実施例に基づく
フルアソシアティブＴＬＢを示す図である。従来のフル
アソシアティブＴＬＢ１１は、図３に示した様に仮想ペ
−ジ番号４ａのヒット判定を行なうタグ部１２と、実ペ
−ジ番号７を記憶しているデ−タ部１３からなる。
フルアソシアティブＴＬＢを示す図である。従来のフル
アソシアティブＴＬＢ１１は、図３に示した様に仮想ペ
−ジ番号４ａのヒット判定を行なうタグ部１２と、実ペ
−ジ番号７を記憶しているデ−タ部１３からなる。
【００１２】まず、仮想ページ番号４ｂのエラー検出方
法としてパリティチェックを行う場合の方法及び動作に
ついて説明する。パリティチェックとは、１ビットエラ
ーの検出方法である。本発明によるフルアソシアティブ
ＴＬＢ１１は、図３に示した従来のフルアソシアティブ
ＴＬＢ１１に対して、図４の様にデ−タ部１３にＶＰＮ
パリティ２１を付加している。従来は、アドレス変換時
にタグ部１２の仮想ペ−ジ番号４ｂを読み出せないた
め、仮想ペ−ジ番号４ｂのパリティチェックを行なうこ
とが出来なかったが、図４の様な構成にすれば、仮想ペ
ージ番号４ａを受け取り、タグ部１２内の仮想ペ−ジ番
号４ｂと比較して一致する仮想ページ番号４ｂが存在
（ヒット）すれば、対応する実ペ−ジ番号７ｂだけでな
くＶＰＮパリティ２１も同時に読み出すことで、仮想→
実アドレス変換時に、タグ部１２内の仮想ペ−ジ番号４
ｂのパリティチェックを行なうことができる。
法としてパリティチェックを行う場合の方法及び動作に
ついて説明する。パリティチェックとは、１ビットエラ
ーの検出方法である。本発明によるフルアソシアティブ
ＴＬＢ１１は、図３に示した従来のフルアソシアティブ
ＴＬＢ１１に対して、図４の様にデ−タ部１３にＶＰＮ
パリティ２１を付加している。従来は、アドレス変換時
にタグ部１２の仮想ペ−ジ番号４ｂを読み出せないた
め、仮想ペ−ジ番号４ｂのパリティチェックを行なうこ
とが出来なかったが、図４の様な構成にすれば、仮想ペ
ージ番号４ａを受け取り、タグ部１２内の仮想ペ−ジ番
号４ｂと比較して一致する仮想ページ番号４ｂが存在
（ヒット）すれば、対応する実ペ−ジ番号７ｂだけでな
くＶＰＮパリティ２１も同時に読み出すことで、仮想→
実アドレス変換時に、タグ部１２内の仮想ペ−ジ番号４
ｂのパリティチェックを行なうことができる。
【００１３】次に図１と図４を用いて本発明を適用した
フルアソシアティブＴＬＢ１１の具体的な動作を説明す
る。メモリアクセスでフルアソシアティブＴＬＢ１１へ
仮想アドレス３を送り、その仮想ページ番号４ａがフル
アソシアティブＴＬＢ１１のタグ部１２中の仮想ページ
番号４ａと一致しない場合すなわちＴＬＢミスが発生す
ると、仮想ページ番号４ａを基に実空間２中にあるペー
ジ変換テーブル１０内の実ページ番号７ａを取り出しア
ドレス変換する。さらに取り出した実ページ番号７ａ
は、仮想ページ番号４ａと一緒にフルアソシアティブＴ
ＬＢ１１へ登録する。登録の際に仮想ページ番号４ａ及
び実ページ番号７ａのパリティをＶＰＮパリティジェネ
レータ２３とＰＰＮパリティジェネレータ２２で生成し
書き込む。本発明では、図４に示す様にＶＰＮパリティ
２１をタグ部１２ではなく、データ部１３に書き込む。
書き込みが終了すると、次回のメモリアクセスからは、
この仮想アドレス３は、ＴＬＢヒットとなる。
フルアソシアティブＴＬＢ１１の具体的な動作を説明す
る。メモリアクセスでフルアソシアティブＴＬＢ１１へ
仮想アドレス３を送り、その仮想ページ番号４ａがフル
アソシアティブＴＬＢ１１のタグ部１２中の仮想ページ
番号４ａと一致しない場合すなわちＴＬＢミスが発生す
ると、仮想ページ番号４ａを基に実空間２中にあるペー
ジ変換テーブル１０内の実ページ番号７ａを取り出しア
ドレス変換する。さらに取り出した実ページ番号７ａ
は、仮想ページ番号４ａと一緒にフルアソシアティブＴ
ＬＢ１１へ登録する。登録の際に仮想ページ番号４ａ及
び実ページ番号７ａのパリティをＶＰＮパリティジェネ
レータ２３とＰＰＮパリティジェネレータ２２で生成し
書き込む。本発明では、図４に示す様にＶＰＮパリティ
２１をタグ部１２ではなく、データ部１３に書き込む。
書き込みが終了すると、次回のメモリアクセスからは、
この仮想アドレス３は、ＴＬＢヒットとなる。
【００１４】次にメモリアクセスが前回と同じ仮想ペー
ジアドレス３でアクセスしたとする。この場合、フルア
ソシアティブＴＬＢ１１では、ＣＡＭで構成したタグ部
１２内の全てのエントリ内の仮想ページ番号４ｂと比較
する。既にフルアソシアティブＴＬＢ１１には、前回の
メモリアクセスで目的のアドレス変換対が入っているた
め、一致する仮想ページ番号４ｂが存在しＴＬＢヒット
する。ＴＬＢヒットするとＴＬＢヒット信号１４がタグ
部１２からデータ部１３に送られ、データ部１３内の対
応する実ページ番号７ｂとＰＰＮパリティ２０、そして
ＶＰＮパリティ２１を読み出す。読み出した実ページ番
号７ｂは、実空間のアクセスに使用する。ＰＰＮパリテ
ィ２０及び、ＶＰＮパリティ２１は、実ページ番号７ｂ
及び仮想ページ番号４ｂと共にＰＰＮパリティチェッカ
ー１５、ＶＰＮパリティチェッカー２４に入力され、パ
リティチェックを行う。もし、仮想ページ番号４ｂに１
ビットエラーが有ればＶＰＮパリティエラー信号、実ペ
ージ番号７ｂに１ビットエラーが有ればＰＰＮパリティ
エラーが有ればＰＰＮパリティエラー信号が制御部に送
られる。
ジアドレス３でアクセスしたとする。この場合、フルア
ソシアティブＴＬＢ１１では、ＣＡＭで構成したタグ部
１２内の全てのエントリ内の仮想ページ番号４ｂと比較
する。既にフルアソシアティブＴＬＢ１１には、前回の
メモリアクセスで目的のアドレス変換対が入っているた
め、一致する仮想ページ番号４ｂが存在しＴＬＢヒット
する。ＴＬＢヒットするとＴＬＢヒット信号１４がタグ
部１２からデータ部１３に送られ、データ部１３内の対
応する実ページ番号７ｂとＰＰＮパリティ２０、そして
ＶＰＮパリティ２１を読み出す。読み出した実ページ番
号７ｂは、実空間のアクセスに使用する。ＰＰＮパリテ
ィ２０及び、ＶＰＮパリティ２１は、実ページ番号７ｂ
及び仮想ページ番号４ｂと共にＰＰＮパリティチェッカ
ー１５、ＶＰＮパリティチェッカー２４に入力され、パ
リティチェックを行う。もし、仮想ページ番号４ｂに１
ビットエラーが有ればＶＰＮパリティエラー信号、実ペ
ージ番号７ｂに１ビットエラーが有ればＰＰＮパリティ
エラーが有ればＰＰＮパリティエラー信号が制御部に送
られる。
【００１５】
【発明の効果】以上説明した様に本発明によれば、タグ
部をＣＡＭで構成したフルアソシアティブＴＬＢにおい
て、タグ部内にある仮想ページ番号のパリティをデータ
部に有し、データの読み出し時にタグ部内のパリティチ
ェックを行うことで、高速かつ高信頼性のタグ部をＣＡ
Ｍで構成したフルアソシアティブＴＬＢを最小限の面積
増加で提供することができる。
部をＣＡＭで構成したフルアソシアティブＴＬＢにおい
て、タグ部内にある仮想ページ番号のパリティをデータ
部に有し、データの読み出し時にタグ部内のパリティチ
ェックを行うことで、高速かつ高信頼性のタグ部をＣＡ
Ｍで構成したフルアソシアティブＴＬＢを最小限の面積
増加で提供することができる。
【図１】コンピュータのメモリ管理方式における仮想空
間と実空間の関係を示す概略図である。
間と実空間の関係を示す概略図である。
【図２】従来のフルアソシアティブＴＬＢとメモリシス
テムの概略図である。
テムの概略図である。
【図３】従来のフルアソシアティブＴＬＢを示す図であ
る。
る。
【図４】本発明の実施例によるフルアソシアティブＴＬ
Ｂを示す図である。
Ｂを示す図である。
１…仮想空間、 ２…実空間（主記憶装置）、
４ａ，４ｂ…仮想ページ番号（ＶＰＮ）７ａ，７ｂ…実
ページ番号（ＰＰＮ）、１１…フルアソシアティブＴＬ
Ｂ、 １２…タグ部、１３…データ部、１４…ＴＬＢヒ
ット信号、１５…ＰＰＮパリティチェッカ、２０…ＰＰ
Ｎパリティ 、２１…ＶＰＮパリティ、２２…ＰＰＮパ
リティジェネレータ、２３…ＶＰＮパリティジェネレー
タ、２４…ＶＰＮパリティチェッカ。
４ａ，４ｂ…仮想ページ番号（ＶＰＮ）７ａ，７ｂ…実
ページ番号（ＰＰＮ）、１１…フルアソシアティブＴＬ
Ｂ、 １２…タグ部、１３…データ部、１４…ＴＬＢヒ
ット信号、１５…ＰＰＮパリティチェッカ、２０…ＰＰ
Ｎパリティ 、２１…ＶＰＮパリティ、２２…ＰＰＮパ
リティジェネレータ、２３…ＶＰＮパリティジェネレー
タ、２４…ＶＰＮパリティチェッカ。
Claims (4)
- 【請求項１】入力データバスより与えられる入力データ
と、入力データを取り込み入力データと一致する変換前
データが記憶領域内に存在すれば一致信号を出力する機
能を有するタグ部と呼ばれる記憶装置と、前記タグ部か
らの一致信号を受信すると記憶領域内から対応する１つ
の変換後データを選択して出力データバスへ出力する機
能を有するデータ部と呼ばれる記憶装置からなるデータ
変換回路において、前記タグ部に格納してある変換前デ
ータのエラー検出または訂正用のビットを前記タグ部内
の変換前データから生成し前記データ部に格納する回路
及び、前記データ部内に格納してある前記タグ部のエラ
ー検出ビットを入力として前記タグ部のエラー検出また
は訂正を行う回路を備えることを特徴とするデータ変換
回路。 - 【請求項２】前記データ部内の変換後データを読み出す
際に、前記タグ部内の変換前データに対するエラー検出
または訂正用のビットを前記データ部から同時に読み出
すことで前記タグ部に格納してある変換前データのエラ
ー検出または訂正が可能であることを特徴とする請求項
１記載のデータ変換回路。 - 【請求項３】前記データ部から読み出した前記タグ部内
の変換前データに対するエラー検出または訂正用のビッ
トと前記入力データをエラー検出または訂正を行う回路
に入力することで、前記タグ部に格納されている変換前
データのエラー検出または訂正を行うことを特徴とする
請求項１記載のデータ変換回路 - 【請求項４】前記タグ部内の変換前データに対するエラ
ー検出または訂正用のビットは、変換前データを前記タ
グ部へ書き込む際にエラー検出または訂正ビットを生成
し前記データ部に格納することを特徴とする請求項１記
載のデータ変換回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030334A JPH09223070A (ja) | 1996-02-19 | 1996-02-19 | データ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8030334A JPH09223070A (ja) | 1996-02-19 | 1996-02-19 | データ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09223070A true JPH09223070A (ja) | 1997-08-26 |
Family
ID=12300928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8030334A Pending JPH09223070A (ja) | 1996-02-19 | 1996-02-19 | データ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09223070A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514115A (ja) * | 2005-10-28 | 2009-04-02 | クゥアルコム・インコーポレイテッド | 格納された符号化キーを使った高速ｃａｍ検索 |
| WO2012039169A1 (ja) * | 2010-09-22 | 2012-03-29 | 三菱重工業株式会社 | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
-
1996
- 1996-02-19 JP JP8030334A patent/JPH09223070A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514115A (ja) * | 2005-10-28 | 2009-04-02 | クゥアルコム・インコーポレイテッド | 格納された符号化キーを使った高速ｃａｍ検索 |
| WO2012039169A1 (ja) * | 2010-09-22 | 2012-03-29 | 三菱重工業株式会社 | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
| JP2012068840A (ja) * | 2010-09-22 | 2012-04-05 | Mitsubishi Heavy Ind Ltd | アドレス変換検査装置、中央処理演算装置、及びアドレス変換検査方法 |
| US9009579B2 (en) | 2010-09-22 | 2015-04-14 | Mitsubishi Heavy Industries, Ltd. | Address translation checking device, central processing unit, and address translation checking method |
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