JPS6129070Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は、パーシヤル・パージTLB機能をも
つデータ処理装置、特に動的アドレス変換機能を
そなえてページ・フオールト発生時にTLB上の
対応エントリを指定して無効化するようにされた
所のマルチプロセツサ構成のデータ処理装置にお
いて、TLB上のエントリを指定するパーシヤ
ル・パージ・アドレス・レジスタの内容にエラー
が生じたとき、TLB上の全エントリを無効化し
て誤まつた形でパーシヤル・パージが行なわれる
ことを防止するようにしたデータ処理装置に関す
るものである。

動的アドレス変換機能をそなえたデータ処理装
置においては、周知の如くページ・フオールトが
発生すると実記憶上のページ・テーブル・エント
リを無効化するようにされる。このときTLB上
に上記フオールトを生じたページが登録されてい
ることがあるから、あわせてTLB上のエントリ
を無効化するようにされる。該TLB上のエント
リを無効化する方式として次の２つの方式が存在
する。その１つはTLB上の全エントリを無効化
する方式であり、他の１つは上記無効化するペー
ジを指定して当該ページに対応したエントリのみ
を選定して無効化する方式である。

該後者の方式は、TLB上の個々のエントリを
選定して無効化できるので好ましいものである
が、しかし無効化されるべきエントリを指示する
アドレス情報にエラーが生じたとすると、本来無
効化されるべきエントリがTLB上に残りかつ場
合によつては無効化されるべきでないエントリが
無効化されることとなる。

本考案は、特にマルチプロセツサ構成をもつデ
ータ処理装置において上記の点を解決することを
目的としており、上記無効化されるべきエントリ
を指示するアドレス情報にエラーが生じたとき、
TLB上の全エントリを無効化するようパージ処
理のためのモードを変更するようにし、自系のプ
ロセツサにおけるエラーと他系のプロセツサにお
けるエラーとを区別して効率よく処理することを
目的としている。そしてそのため、本考案のパー
シヤル・パージTLB機能をもつデータ処理装置
は、TLB機能をもつ複数のプロセツサを有し、
かつ動的アドレス変換機能をそなえ、ページ・フ
オールト発生時に実記憶上のページ・テーブル・
エントリを無効化すると共にTLB上に登録され
ている対応エントリを指定して当該エントリを無
効化するようにされたパーシヤル・パージTLB
機能をもつデータ処理装置において、上記TLB
上の対応エントリを指定するパーシヤル・パー
ジ・アドレスがセツトされるパーシヤル・パー
ジ・アドレス・レジスタと、該パーシヤル・パー
ジ・アドレス・レジスタの内容にエラーが存在す
るか否かをチエツクするエラー・チエツク回路と
を少なくともそなえ、該エラー・チエツク回路を
エラーを検出しないとき上記TLB上の各エント
リを索引して当該パージ対象として指定されたエ
ントリを選定して無効化するよう構成すると共
に、上記エラー・チエツク回路がエラーを検出し
たとき上記TLB上の全エントリを無効化するよ
う構成し、更に、１つのプロセツサがパーシヤ
ル・パージTLB処理を実行する際に上記パーシ
ヤル・パージ・アドレスを自系プロセツサの上記
パーシヤル・パージ・アドレス・レジスタにセツ
トすると共に他プロセツサの上記パーシヤル・パ
ージ・アドレス・レジスタにセツトするよう構成
されてなり、上記自系のプロセツサ側において上
記エラー・チエツク回路がエラーを検出したとき
上記自系および他系のプロセツサに存在する
TLBの全エントリが無効化され、かつ上記他系
のプロセツサ側において上記エラー・チエツク回
路がエラーを検出したとき当該他系のプロセツサ
に存在するTLBのみの全エントリが無効化され
るよう構成されることを特徴としている。以下図
面を参照しつつ説明する。

第１図は本考案が適用されるデータ処理装置の
一実施例、第２図は本考案の一実施例構成、第３
図は本考案による一実施例処理を説明するフロー
チヤートを示す。

第１図において、１は主記憶装置、２Ａ，２Ｂ
は夫々メモリ・アクセス制御部、３Ａ，３Ｂは
夫々プロセツサ、４Ａ，４Ｂは夫々TLB、５
Ａ，５Ｂは夫々チヤネル・プロセツサを表わして
いる。

各プロセツサ３Ａ，３Ｂは、過去の処理におい
て対応づけを行なつた結果の論理ページ・アドレ
スと実ページ・アドレスとの対応をTLB４Ａ，
４Ｂ上に保持しており、気憶装置アクセスに当つ
て上記TLB４Ａ，４Ｂの内容を利用して実ペー
ジ・アドレスを決定するようにする。このとき所
望の上記対応がTLB４Ａ，４Ｂ上に存在しない
場合、ページ・テーブル（図示せず）の内容を用
いて当該論理ページ・アドレスに対応する実ペー
ジ・アドレスを決定して実ページ・アドレスを得
る。そしてその結果をTLB４Ａ，４Ｂ上に登録
しておくようにさせる。しかし、上記ページ・テ
ーブルによる処理においても実ページ・アドレス
を決定できない場合、即ち実記憶上でページ・フ
オールトが生じている場合、外部記憶から所望の
ページを実記憶上に転送し、実記憶上の或るペー
ジを外部記憶に排出することが行なわれる。

このとき、該排出されたページに対応する論理
ページ・アドレスと実ページ・アドレスとの対応
が、いずれかのTLB４Ａまたは４Ｂ上に登録さ
れていることがある。このために、当該対応を
TLB４Ａおよび４Ｂ上から無効にすることが必
要となる。換言すると、本考案の場合、無効にす
べきページに対応するTLB上のエントリを指定
して無効にする処理が行なわれる。即ち、今プロ
セツサ３Ａの処理に関連して上記ページ・フオー
ルトが生じたとすると、プロセツサ３Ａはパーシ
ヤル・パージTLB命令を発する。これによつ
て、自系のTLB４Ａ内に当該エントリが存在す
るか否かを調べられ存在すればそのエントリは無
効化され、また他系のプロセツサ３Ｂ側にも上記
パーシヤル・パージTLB命令による処理を通知
して他系のTLB４Ｂ上に存在しているかも知れ
ない上記当該エントリを無効化するようにさせ
る。しかし、本願明細書冒頭に述べた如く、無効
化されるべきページを指定するアドレス情報にエ
ラーが生じてしまうと、上記パーシヤル・パージ
TLBの機能の利点が一転して不利なものとなつ
てしまう。

第２図は本考案の一実施例を示す。図中の符号
４Ａは第１図に対応し、６はTLBアドレス・カ
ウンタ、７はプラス１回路、８はTLB書込みレ
ジスタ、９はTLB読出しレジスタ、１０はパー
シヤル・パージ・アドレス・レジスタであつて無
効化すべきエントリの実アドレスがセツトされる
もの、１１は実アドレス比較回路、１２はエラ
ー・チエツク回路であつてパーシヤル・パージ・
アドレス・レジスタ１０の内容についてのエラー
の有無を検出するもの、１３はオア回路を表わし
ている。そしてTLB上の各エントリは、論理ペ
ージ・アドレスの１部と実ページ・アドレスとバ
リツド表示フラグＶとを少なくともそなえてい
る。

通常の処理においてプロセツサ３ＡがTLB４
Ａを索引する場合のTLBアクセス構成は第２図
においては省略されてあり、TLB４Ａ上のエン
トリを無効化する処理のための構成のみが第２図
に示されている。

上述の如くページ・フオールトが生じたとする
と、無効化されるべきエントリがもつている実ペ
ージ・アドレスがパーシヤル・パージ・アドレ
ス・レジスタ１０にセツトされる。このとき、レ
ジスタ１０の内容にエラーが存在するか否かがエ
ラー・チエツク回路１２によつてチエツクされ、
エラーが存在しない場合にパーシヤル・パージ処
理に入る。即ち当該実ページ・アドレスをもつて
いるエントリ（TLB上のエントリ）のみを選択
的に無効化する処理に入る。

即ち、レジスタ１０に実ページ・アドレスがセ
ツトされると共に、アドレス・カウンタ６による
TLB４Ａに対するアクセスが開始され、TLB４
Ａ上のエントリを１つ１つ順次読出してゆくよう
にされる。１つのエントリがレジスタ９上に読出
されたとき、当該エントリに記述されている実ペ
ージ・アドレスとレジスタ１０の内容とが比較回
路によつて比較される。もしも不一致であれば、
レジスタ９の内容はそのまま書込みレジスタ８に
転記された上でTLB４Ａ上に書込まれる。しか
し一致した場合、レジスタ９の内容をレジスタ８
に転記する際に、比較回路１１からの一致出力に
もとづいて当該エントリのバリツド表示フラグＶ
を無効状態表示に変更する。換言すると、当該エ
ントリを無効化してTLB４Ａ上に書込むように
する。言うまでもなく、該無効化されたエントリ
は、以後の処理においてTLB４Ａ上から抹消さ
れる対象となる。

パーシヤル・パージ処理は上述の如く実行され
て、無効化されるべきエントリがTLB４Ａ上に
存在すれば当該エントリが無効化するようにされ
る。しかし、パーシヤル・パージ・アドレス・レ
ジスタ１０にセツトされた実ページ・アドレスに
エラーが存在した場合、本考案においてはパーシ
ヤル・パージ処理に代えてTLB４Ａ上の全エン
トリを無効化する処理が実行されるようにされ
る。即ち、TLBアドレス・カウンタ６の内容に
もとづいて、上述の如く、TLB４Ａ上の各エン
トリがすべて順次読出されては書込まれるが、エ
ラー・チエツク回路１２がエラーを検出している
ときには、レジスタ８に転記されるすべてのエン
トリに対して、バリツド表示フラグＶを無効状態
表示に変更するようにされる。そして、あわせ
て、レジスタ１０の内容をロギングしておくよう
にされる。

このために、パーシヤル・パージ・アドレス・
レジスタ１０の内容にエラーが生じたことによつ
て、本来無効化されるべきエントリがTLB４Ａ
上に残存する危険性がなくなる。

第３図は、複数のプロセツサ間で上記処理を行
なう本考案の一実施例態様を説明するフローチヤ
ートを示す。

今プロセツサ３Ａ側でパーシヤル・パージ
TLB命令（PPTLB命令）を発したとする。装置
がマルチプロセツサ構成であつた場合には、プロ
セツサ３Ａは、自系のパーシヤル・パージ・アド
レス・レジスタ（PAR）１０に上述の如く実ペ
ージ・アドレスをセツトすると共に、他系即ちプ
ロセツサ３Ｂ側のパーシヤル・パージ・アドレ
ス・レジスタ（PAR）１０にそのデータ即ち実
ページ・アドレスを転送する。

このとき、プロセツサ３Ａ側のレジスタ１０の
内容にエラーが存在した場合としなかつた場合と
の処理は、第２図に関連して説明した場合と実質
上同じであるが、エラーが存在した場合には、エ
ラーを検出したプロセツサ３Ａ内のTLB４Ａの
全エントリは無効化され、他系即ちプロセツサ３
Ｂ側においても必然的にエラーを生じているであ
ろうからプロセツサ３Ｂ側においてもTLB上の
全エントリが無効化される。

一方他系のプロセツサ３Ｂ側においてパーシヤ
ル・パージ・アドレス・レジスタ（PAR）１０
の内容にエラーがあつた場合、即ちプロセツサ３
Ａから転送されてきた実ページ・アドレスにエラ
ーがあつた場合、プロセツサ３Ｂ内のTLB４Ｂ
のみの全エントリが無効化される。

以上説明した如く、本考案によれば、マルチプ
ロセツサ構成の装置における通常の処理において
パーシヤル・パージTLB機能の利点を享受で
き、パーシヤル・パージ・アドレス・レジスタ１
０の内容にエラーが生じたときにTLB上の全エ
ントリを無効化する処理に切替えるようにしてい
る。このため、誤まつた形でTLB上に非所望な
エントリが残ることがない。またマルチプロセツ
サ構成の装置における上記処理を効率よく行なう
ことができる。

【図面の簡単な説明】

第１図は本考案が適用されるデータ処理装置の
一実施例、第２図は本考案の一実施例構成、第３
図は本考案による一実施例処理を説明するフロー
チヤートを示す。 図中、１は主記憶装置、２はメモリ・アクセス
制御部、３はプロセツサ、４はTLB、５はチヤ
ネル・プロセツサ、６はTLBアドレス・カウン
タ、７はプラス１回路、８は書込みレジスタ、９
は読出しレジスタ、１０はパーシヤル・パージ・
アドレス・レジスタ、１１は比較回路、１２はエ
ラー・チエツク回路を表わす。

Claims (1)

【実用新案登録請求の範囲】
1. TLB機能をもつ複数のプロセツサを有し、か
   つ動的アドレス変換機能をそなえ、ページ・フオ
   ールト発生時に実記憶上のページ・テーブル・エ
   ントリを無効化すると共にTLB上に登録されて
   いる対応エントリを指定して当該エントリを無効
   化するようにされたパーシヤル・パージTLB機
   能をもつデータ処理装置において、上記TLB上
   の対応エントリを指定するパーシヤル・パージ・
   アドレスがセツトされるパーシヤル・パージ・ア
   ドレス・レジスタと、該パーシヤル・パージ・ア
   ドレス・レジスタの内容にエラーが存在するか否
   かをチエツクするエラー・チエツク回路とを少な
   くともそなえ、該エラー・チエツク回路がエラー
   を検出しないとき上記TLB上の各エントリを索
   引して当該パージ対象として指定されたエントリ
   を選定して無効化するよう構成すると共に、上記
   エラー・チエツク回路がエラーを検出したとき上
   記TLB上の全エントリを無効化するよう構成
   し、更に、１つのプロセツサがパーシヤル・パー
   ジTLB処理を実行する際に上記パーシヤル・パ
   ージ・アドレスを自系プロセツサの上記パーシヤ
   ル・パージ・アドレス・レジスタにセツトすると
   共に他プロセツサの上記パーシヤル・パージ・ア
   ドレス・レジスタにセツトするよう構成されてな
   り、上記自系のプロセツサ側において上記エラ
   ー・チエツク回路がエラーを検出したとき上記自
   系および他系のプロセツサに存在するTLBの全
   エントリが無効化され、かつ上記他系のプロセツ
   サ側において上記エラー・チエツク回路がエラー
   を検出したとき当該他系のプロセツサに存在する
   TLBのみの全エントリが無効化されるよう構成
   されることを特徴とするパーシヤル・パージ
   TLB機能をもつデータ処理装置。