JPS61216034A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS61216034A JPS61216034A JP5584285A JP5584285A JPS61216034A JP S61216034 A JPS61216034 A JP S61216034A JP 5584285 A JP5584285 A JP 5584285A JP 5584285 A JP5584285 A JP 5584285A JP S61216034 A JPS61216034 A JP S61216034A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- store
- bit
- incrementer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000006870 function Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3812—Instruction prefetching with instruction modification, e.g. store into instruction stream
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分計〕
本発明は、命令先取り機戦をもつデータ処理装置に係り
、特に命令先取りに伴って発生するストアーインストラ
クシ冒ン・コンフリクシ１ンの検出に好適な命令先取り
機能をもつデータ処理装置に関するつ 〔発明δ背景〕 命令処理の効率を向上させるために従来から命令先取り
が行なわれている。先取りしていた命令のアドレス範囲
内に現在実行中の命令によりストアが実行される場合（
いわゆるストアーインストラクシ曹ン・コンフリクシ１
ン）、先取りしていた命令を無効としなければならない
。該コンフリクシ曹ンを検出する罠は、ストア・アドレ
スが先取りされた命令のアドレス範囲内にあるかを比較
する必要があるっ 該フンフリクション検出の処理構成を簡琳化する方法と
して、例え（コ特公昭５９−４３７８５号公報に記載の
ように、メモリ装置から読出された少なくとも２Ｌバイ
ト分の先取り用バッファ・レジスタをそｆ、ｆえたデー
タ処理装置に３いて、現命令アドレスとストア拳アドレ
スの夫々２ ビット目の比較を行なった結果により、先
取り用インクリメンタを用いて比較すべきアドレスを作
成し、該アドレスとストア・アドレスとを最上位桁かり
２ ビット目までビット比較することによりコンフリク
ションを検出する方法が知られている。
、特に命令先取りに伴って発生するストアーインストラ
クシ冒ン・コンフリクシ１ンの検出に好適な命令先取り
機能をもつデータ処理装置に関するつ 〔発明δ背景〕 命令処理の効率を向上させるために従来から命令先取り
が行なわれている。先取りしていた命令のアドレス範囲
内に現在実行中の命令によりストアが実行される場合（
いわゆるストアーインストラクシ曹ン・コンフリクシ１
ン）、先取りしていた命令を無効としなければならない
。該コンフリクシ曹ンを検出する罠は、ストア・アドレ
スが先取りされた命令のアドレス範囲内にあるかを比較
する必要があるっ 該フンフリクション検出の処理構成を簡琳化する方法と
して、例え（コ特公昭５９−４３７８５号公報に記載の
ように、メモリ装置から読出された少なくとも２Ｌバイ
ト分の先取り用バッファ・レジスタをそｆ、ｆえたデー
タ処理装置に３いて、現命令アドレスとストア拳アドレ
スの夫々２ ビット目の比較を行なった結果により、先
取り用インクリメンタを用いて比較すべきアドレスを作
成し、該アドレスとストア・アドレスとを最上位桁かり
２ ビット目までビット比較することによりコンフリク
ションを検出する方法が知られている。
この方法は、２ ｘＭバイト分（２〉２ ×Ｍ〉２
）の先取り用バッファ・レジスタをもつ場合には、２
Ｌ＋１ビット目以上のアドレス比較しか行なっていない
ため、２ バイト分だけ余分にコンフリクン−１ンを検
出する可能性が生じる。
）の先取り用バッファ・レジスタをもつ場合には、２
Ｌ＋１ビット目以上のアドレス比較しか行なっていない
ため、２ バイト分だけ余分にコンフリクン−１ンを検
出する可能性が生じる。
〔発明の目的〕
本発明の目的は、ストアーインストラクタ１ン＄コンフ
リクシヨンの検出にあたって余分なコンフリクションの
検出をできるだけ少すくシ、かつ処理構成を簡単化した
ストアーインストラクション・コンフリクション検出回
路を有する命令先取り機能をもつデータ処理装置を提供
することにある。
リクシヨンの検出にあたって余分なコンフリクションの
検出をできるだけ少すくシ、かつ処理構成を簡単化した
ストアーインストラクション・コンフリクション検出回
路を有する命令先取り機能をもつデータ処理装置を提供
することにある。
本発明は、ストアーインストラクション・フンフリクシ
ョン検出のためのアドレス比較を以下に述べる２つの部
分に分けることで目的を！現しようとするものである。
ョン検出のためのアドレス比較を以下に述べる２つの部
分に分けることで目的を！現しようとするものである。
（１） インクリメンタを用いて比較すべき先取り命
令アドレスを作成し、ストア・アドレスとビット比較を
行なう部分。
令アドレスを作成し、ストア・アドレスとビット比較を
行なう部分。
（２） 次命令アドレスとストア・アドレスより該コ
ンフリクションの発生可能性を判定する部分。
ンフリクションの発生可能性を判定する部分。
以下、本発明の一実施例を図に従って説明する。
第１図は本発明の一実施例構成であり、第２図は動作を
説明するタイム・チャートであり、第３図は命令先取り
状態を説明する説明図であり、第４図はストアーインス
トラクションのコンフリクションを検出する状態を説明
する説明図である。
説明するタイム・チャートであり、第３図は命令先取り
状態を説明する説明図であり、第４図はストアーインス
トラクションのコンフリクションを検出する状態を説明
する説明図である。
７１図に２いて、１は次命令アドレス・レジスタ、２は
ストア・アドレス・レジスタ、３は命令先取り用インク
リメンタであり、敵令先取りの為のアドレスを作成する
っ４は２ ×５バイトの命令先取り用バッファ・レジス
タ、５はメモリ装置であり、メモリ・データ転送バス幅
は２ バイトメモリへのアクセスは２ バイト境界での
み可能、容量は最大１６メガｅバイトである。 ６はア
ドレス比較回路であり、２２３ビット目から２５ビット
目ノビット比較を行なう。７はストアーインストラクシ
ョン・コンフリクション発生可能性判定回路、８はスト
アーインストラクション・コンフリクション検出用アン
ド回路である。
ストア・アドレス・レジスタ、３は命令先取り用インク
リメンタであり、敵令先取りの為のアドレスを作成する
っ４は２ ×５バイトの命令先取り用バッファ・レジス
タ、５はメモリ装置であり、メモリ・データ転送バス幅
は２ バイトメモリへのアクセスは２ バイト境界での
み可能、容量は最大１６メガｅバイトである。 ６はア
ドレス比較回路であり、２２３ビット目から２５ビット
目ノビット比較を行なう。７はストアーインストラクシ
ョン・コンフリクション発生可能性判定回路、８はスト
アーインストラクション・コンフリクション検出用アン
ド回路である。
次に実行する命令のアドレス情報が次命令アドレス・レ
ジスタ１に格納され、このときバッファレジスタ４がｐ
ｆＦ状態でない限り、インクリメンタ３を介Ｌ７て命令
先取り用アドレスを作成し、該アドレスにもとづいてメ
モリ装置５がアクセスされて、先取りされたｍｌ令が４
バイト分、バッファ・レジスタ４に読出される。まだ、
バッファ０レジスタ４が満杯状態でない場合は、インク
リメンタ３により加算する数値を＋４して、上記動作を
繰り返す。このように、インクリメンタ３により加算す
る数値は、＋０．４，８，１２．１６の５過っであり、
バッファ・レジスタ４には最大２０バイト分、命令が先
取りされる。バッファ・レジスタ４が満杯状態では、先
取りされたｍｌ令は次命令アドレスから＋１９加算した
アドレスまでの範囲であるため、アドレスの２．２３ビ
ット目に着目すると、次命令アドレス十〇、＋２３．＋
２’の３通りしか先取りされた命令アドレスは存在しな
い。次命令アドレス・レジスタ１の２５〜２３ビット目
の内容と、先取りされた命令アドレスの３通りの２〜２
ビット目の関係を、第３図に図示する。
ジスタ１に格納され、このときバッファレジスタ４がｐ
ｆＦ状態でない限り、インクリメンタ３を介Ｌ７て命令
先取り用アドレスを作成し、該アドレスにもとづいてメ
モリ装置５がアクセスされて、先取りされたｍｌ令が４
バイト分、バッファ・レジスタ４に読出される。まだ、
バッファ０レジスタ４が満杯状態でない場合は、インク
リメンタ３により加算する数値を＋４して、上記動作を
繰り返す。このように、インクリメンタ３により加算す
る数値は、＋０．４，８，１２．１６の５過っであり、
バッファ・レジスタ４には最大２０バイト分、命令が先
取りされる。バッファ・レジスタ４が満杯状態では、先
取りされたｍｌ令は次命令アドレスから＋１９加算した
アドレスまでの範囲であるため、アドレスの２．２３ビ
ット目に着目すると、次命令アドレス十〇、＋２３．＋
２’の３通りしか先取りされた命令アドレスは存在しな
い。次命令アドレス・レジスタ１の２５〜２３ビット目
の内容と、先取りされた命令アドレスの３通りの２〜２
ビット目の関係を、第３図に図示する。
データ・ストアに当っては、ストア・アドレス情報がス
トア曝アドレス・レジスタ２に格納され該アドレスにも
とづいてメモリ装置５がアクセスされる。
トア曝アドレス・レジスタ２に格納され該アドレスにも
とづいてメモリ装置５がアクセスされる。
次に第２図のタイムチャートに基いてストアーインスト
ラクシ冒ン・コンフリクションｔ？［出−１−る動作に
ついて説明する。サイクルＴｌに３いて命令先取り用リ
クエストが実行されるとする。このときメモリ舎アドレ
スは、インクリメンタ３により、次命令アドレス＋αが
選択される。サイクル□Ｔ２においてメモリ装置５から
読出された４バイトのデータがバッファ・レジスタ４に
取込まれる。
ラクシ冒ン・コンフリクションｔ？［出−１−る動作に
ついて説明する。サイクルＴｌに３いて命令先取り用リ
クエストが実行されるとする。このときメモリ舎アドレ
スは、インクリメンタ３により、次命令アドレス＋αが
選択される。サイクル□Ｔ２においてメモリ装置５から
読出された４バイトのデータがバッファ・レジスタ４に
取込まれる。
また、ストア動作を実行する為に、サイクルＴ２におい
てストア・リクエストが実行されるとする。
てストア・リクエストが実行されるとする。
このときメモリ・アドレスは、ストア・アドレス・レジ
スタ２の内容が選択される。サイクルＴ３において、ス
トア・データがメモリ装置５内に書込まれる。
スタ２の内容が選択される。サイクルＴ３において、ス
トア・データがメモリ装置５内に書込まれる。
ストア・リクエストが実行されるサイクルＴ２において
、次命令アドレス・レジスタ１と、ストア・アドレスΦ
レジスタ２の夫々２４ 、２３ビット目の内容がコンフ
リクシ薯ン発生可能性判定回格７に供給されコンフリク
シ１フ発生可能性の判定（詳細は後述）を行なった結果
と、次命令５アドレス・レジスターの内容がインクリメ
ンタ３により十〇または＋１６（詳細は後述）されスト
ア・アドレス・レジスタ２の内容と共にアドレス比較回
路６により２ ビット目かり２ ビット目までビット比
較された結果とにより、アンド回路８でストアーインス
トラクシｌン・コンフリクシ璽ンが検出される（図示の
８Ｔ−Ｉｃｏｎｆ）。
、次命令アドレス・レジスタ１と、ストア・アドレスΦ
レジスタ２の夫々２４ 、２３ビット目の内容がコンフ
リクシ薯ン発生可能性判定回格７に供給されコンフリク
シ１フ発生可能性の判定（詳細は後述）を行なった結果
と、次命令５アドレス・レジスターの内容がインクリメ
ンタ３により十〇または＋１６（詳細は後述）されスト
ア・アドレス・レジスタ２の内容と共にアドレス比較回
路６により２ ビット目かり２ ビット目までビット比
較された結果とにより、アンド回路８でストアーインス
トラクシｌン・コンフリクシ璽ンが検出される（図示の
８Ｔ−Ｉｃｏｎｆ）。
コンフリクシ冒ン発生可能性判定回路７０判定条件を第
３図、第４図を用いて説明する。第３図の各ケースとも
先取りされた命令アドレスの２４゜２３ビット目は次命
令アドレスの２４ 、２３ビット目の内容十〇 、＋２
３．＋２’の３通りであるため、ストア・アドレスの２
．２ ビット目の内容が次命令アドレスの２４ 、２３
ビット目の内容＋（ｚ’＋２３）の場合にはコンフリク
シ曹ンがありえない。このことにより、第４図図示の如
くコンフリクシ１フ発生可能性がケース４，５゜１０．
１５に８いてはないことがわかる。つまり、コンフリク
シ目ン発生可能性判定回路７は、上記４ケースの場合論
理％ｏ“とし、残り１２ケースの場合論理′１“とすれ
ば良い。
３図、第４図を用いて説明する。第３図の各ケースとも
先取りされた命令アドレスの２４゜２３ビット目は次命
令アドレスの２４ 、２３ビット目の内容十〇 、＋２
３．＋２’の３通りであるため、ストア・アドレスの２
．２ ビット目の内容が次命令アドレスの２４ 、２３
ビット目の内容＋（ｚ’＋２３）の場合にはコンフリク
シ曹ンがありえない。このことにより、第４図図示の如
くコンフリクシ１フ発生可能性がケース４，５゜１０．
１５に８いてはないことがわかる。つまり、コンフリク
シ目ン発生可能性判定回路７は、上記４ケースの場合論
理％ｏ“とし、残り１２ケースの場合論理′１“とすれ
ば良い。
インクリメンタ３により十〇または＋１６のいずれを行
なうかの判定についても、第３図、第４図を用いて説明
する。第３図の８ケースのうち、次命令アドレスの２５
ビット目の内容と、先取りされた命令アドレスの２ ビ
ット目の内容が異なるケースは、先取りされた命令アド
レスの２４ 、２３ビット目の内容が論理１００“であ
るケース３，４゜７．８と、２．２ ビット目の内容が
論理’０１“であるケース４，８とに存在する。このた
め次命令アドレスとストアーアドレスの夫々２４ 、２
３ビット目の内容が、第４図のケース９．１３．１４の
３ケースについては、比較すべき先取りされた命令アド
レスは次命令アドレスに＋２ｓを加算することで作成さ
れなければならない。本特許では処理を簡略にするため
第４図図示の如く８ケースについて＋２ を加算する。
なうかの判定についても、第３図、第４図を用いて説明
する。第３図の８ケースのうち、次命令アドレスの２５
ビット目の内容と、先取りされた命令アドレスの２ ビ
ット目の内容が異なるケースは、先取りされた命令アド
レスの２４ 、２３ビット目の内容が論理１００“であ
るケース３，４゜７．８と、２．２ ビット目の内容が
論理’０１“であるケース４，８とに存在する。このた
め次命令アドレスとストアーアドレスの夫々２４ 、２
３ビット目の内容が、第４図のケース９．１３．１４の
３ケースについては、比較すべき先取りされた命令アド
レスは次命令アドレスに＋２ｓを加算することで作成さ
れなければならない。本特許では処理を簡略にするため
第４図図示の如く８ケースについて＋２ を加算する。
ケース１，２，５．６は次命令アドレスの２４ビット目
の内容が論理１０“であるので２ ビット目に桁上げせ
ず＋２の加算は十〇と同じであり、ケース１０はコンフ
リクションがありえないため加算は意味がなく、ケース
９．１３．１４は、次命令アドレスの２ ビット目の内
容が、論理１１“であるので２ ビット目に桁上げし＋
２４の加算は＋２ｓと同じである。
の内容が論理１０“であるので２ ビット目に桁上げせ
ず＋２の加算は十〇と同じであり、ケース１０はコンフ
リクションがありえないため加算は意味がなく、ケース
９．１３．１４は、次命令アドレスの２ ビット目の内
容が、論理１１“であるので２ ビット目に桁上げし＋
２４の加算は＋２ｓと同じである。
つまり、インクリメンタ３により十〇または＋１６のい
ずれか加算するかの判定は、ストア・アドレスの２４ビ
ット目の内容が論理″０“の場合に、＋１６、論理′↓
“の場合に十〇とすれば良い。
ずれか加算するかの判定は、ストア・アドレスの２４ビ
ット目の内容が論理″０“の場合に、＋１６、論理′↓
“の場合に十〇とすれば良い。
本実施例では、アドレス比較範凹か２ かり２４までで
あるため、余分にコンフリクシ冒ンを検出するバイト数
は８バイトより小さい。
あるため、余分にコンフリクシ冒ンを検出するバイト数
は８バイトより小さい。
また、本実施例ではコンフリクシ曹ン発生可能性判定回
路７示ある場合□について記載したが、コンフリクシ１
ン発生可能性判定回路７がない場合でも、過剰にコンフ
リクシ冒ンを検出するだけで仕損じることはないから安
全サイドのチェックである。
路７示ある場合□について記載したが、コンフリクシ１
ン発生可能性判定回路７がない場合でも、過剰にコンフ
リクシ冒ンを検出するだけで仕損じることはないから安
全サイドのチェックである。
本発明によれば、命令先取り用バッファ・レジスタのハ
イド数が２ Ｎ×Ｍ（２”’（Ｍ−１） Ｘ２ Ｎ ＞
２ Ｌ−１）バイトであり、メモリ・データ転送バス
幅が２Ｎバイトであり、メモリへのアクセスは２Ｎバイ
ト境界でのみ可能である命令先取りＬ−，１ 機能をもつデータ処理装置において、２ バイト分だ
け余分に、ストアーインストラクション・コンフリクシ
ヨンが検出される可能性を許すようにした処理構成と、
命令先取り用インクリメンタをコンフリクション検出に
利用することとにより・、コンフリクシ讐ン検出の処理
′！！４成を簡嗅とする効果がある。
イド数が２ Ｎ×Ｍ（２”’（Ｍ−１） Ｘ２ Ｎ ＞
２ Ｌ−１）バイトであり、メモリ・データ転送バス
幅が２Ｎバイトであり、メモリへのアクセスは２Ｎバイ
ト境界でのみ可能である命令先取りＬ−，１ 機能をもつデータ処理装置において、２ バイト分だ
け余分に、ストアーインストラクション・コンフリクシ
ヨンが検出される可能性を許すようにした処理構成と、
命令先取り用インクリメンタをコンフリクション検出に
利用することとにより・、コンフリクシ讐ン検出の処理
′！！４成を簡嗅とする効果がある。
第１因は本発明の一実施例の講成図、第２図は動作を説
明するタイム・チャート、第３図は命令先取り状態を説
明する説明間、第４図はストアーインストラクション・
コンフリクションを検出する状態を説明する説明図であ
る。 １・・・次命令アドレス・レジスタ ２・・・ストア・アドレス・レジスタ ３・・・命令先取り用インクリメンタ ４・・・命令先取り用バッファ・レジスタ５・・・メモ
リ装置 ６・・・アドレス比較回路 第１図 第２図
明するタイム・チャート、第３図は命令先取り状態を説
明する説明間、第４図はストアーインストラクション・
コンフリクションを検出する状態を説明する説明図であ
る。 １・・・次命令アドレス・レジスタ ２・・・ストア・アドレス・レジスタ ３・・・命令先取り用インクリメンタ ４・・・命令先取り用バッファ・レジスタ５・・・メモ
リ装置 ６・・・アドレス比較回路 第１図 第２図
Claims (1)
- １、次命令アドレスをポイントしている次命令アドレス
・レジスタと、ストア・アドレスをポイントしているス
トア・アドレス・レジスタと、命令先取リアドレスを作
成する命令先取り用インクリメンタと、メモリから読出
された２＾Ｎ×Ｍバイト分（Ｎ≧０、Ｍ≧２）の命令先
取り用バッファ・レジスタをそなえ、メモリ・データ転
送バス幅が２＾Ｎバイトであり、メモリへのアクセスは
２＾Ｎバイト境界でのみ可能である命令先取り機能をも
つデータ処理装置において、ストアを行なう場合に、該
インクリメンタを用いて、該ストア・アドレス・レジス
タの２＾Ｌビット目（２＾Ｌ≧（Ｍ−１）×２＾Ｎ＞２
＾Ｌ＾−＾１）の内容により、該次命令アドレス・レジ
スタの２＾Ｌビット目に２進加算を行ない、該２進演算
結果と該ストア・アドレス・レジスタの内容とをアドレ
ス比較回路により最上位ビット目から２＾Ｌ＾＋＾１ビ
ット目までビット比較を行なってストアーインストラク
ション・コンフリクションを検出するようにしたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584285A JPS61216034A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5584285A JPS61216034A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61216034A true JPS61216034A (ja) | 1986-09-25 |
Family
ID=13010257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5584285A Pending JPS61216034A (ja) | 1985-03-22 | 1985-03-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0550289A2 (en) * | 1992-01-02 | 1993-07-07 | Amdahl Corporation | A mechanism to detect stores into the instruction stream |
-
1985
- 1985-03-22 JP JP5584285A patent/JPS61216034A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0550289A2 (en) * | 1992-01-02 | 1993-07-07 | Amdahl Corporation | A mechanism to detect stores into the instruction stream |
| EP0550289A3 (en) * | 1992-01-02 | 1993-11-10 | Amdahl Corp | A mechanism to detect stores into the instruction stream |
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