JPS63503177A - 命令先取制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 命令先取制御装置 技術分野 本発明は命令先取可能なデータ処理システムにおいて用いられ背景の分野 命令シーケンスの形で少なくとも１つの分岐命令を含む命令群を格納するデータ 処理システムにおいて、分岐命令の処理は以下のように実行される。

まず分岐命令はデータ処理装置に供給される。それから、この分岐命令に続く命 令が先取りされ、引続いて実行されるべき命令が分岐命令の実行により決定され る。このようなシステムの例は米国特許第４，２００，９２７号に開示される。

しかし、開示されたシステムでは、分岐命令の実行結果が明らかになるまで命令 先取制御が一時停止されるという事実に従ってデータ処理速度が制限される。

この問題を解決するため、分岐命令の実行結果が予測されその予測に基いて命令 先取が遂行されるシステムが提案されている。

予測が正しいのならデータ処理装置は最小の処理遅延で実行できる。上述のよう に遂行される予測システムとして、従来各種の例がある。

それらのうちの第１の例では、各分岐命令に対する予測分岐先の成功側または不 成功側のいずれか一方のみが予測される。

他の例では、分岐先が過去における事実を基礎に予測される。

すなわち、分岐命令に対して分岐先が同じ分岐命令の以前の結果で明らかにされ 、現在の分岐先が予測の的中率を高めるため従来の結果を基礎として予測される という事実をこのシステムは採用する。このようなシステムの代表例が米国特許 第４，４７７，８７２号に開示される。

他の一つの例として、分岐命令に対応する分岐先を予測するための多くの分岐命 令フラグを有し、分岐先を予測するため分岐命令の発生に応答してフラグが参照 されるシステムがある。

しかし、これらのシステムのいずれも分岐命令の読出および解読が要求され、デ ータ処理は予測が正しい時でさえ読出および解読時間により遅延される。

米国特許第４，６０４，６９１号は上述の問題を解決するため予測システムを開 示する。このシステムにおいて、主記憶の命令部の写しである命令キャッシュメ モリのブロックに含まれる分岐命令の分岐先アドレスが、命令キャッシュメモリ のブロックに対応する以前のブロックに引続いてフェッチされるブロックのアド レスとして記憶手段に保持されている。命令ブリフェッチにおいて、記憶手段は 命令キャッシュメモリへのアクセスと同１時にアクセスされ分岐先アドレスを読 出し、先取命令アドレスは読出された分岐先アドレスにより決定される。

このシステムは、上述のシステムと異なりデータ処理の迅速化に有効である。し かし、このシステムにおいて、予測は命令キャッシュメモリのブロック対ブロッ ク対応の使用により遂行される。

そのため、１つのブロックに複数の分岐命令が存在する時、各分岐命令に対応し て予測することはできない。このように、このシステムにおける予測の的中率は 比較的低い。

１９８４年５月３０日に発行されたヨーロッパ特許出願公報第０１０９６５５Ａ ２号は高い的中率の予測システムを開示する。このシステムは一般に分岐ヒスト リテーブルを活用する。このシステムにおいて、分岐命令のアドレスと分岐先ア ドレスは一対にされテーブルに格納される。命令先取における命令先取アドレス でテーブルをサーチすることによシ、引続いて実行されるべき分岐先アドレスを 得ることができる。

主記憶の領域管理に多くのシステムがある。その１つはセグメントディスクリブ タによ＃）表示されたセグメント手段によシ管理することである。各セグメント 記述子は、セグメント管理に対して必要なペースアドレス、バウンドおよびフラ グのような情報を記述する。ベースアドレスとバウンドは領域の下限と上限を示 し、フラグはセグメントアクセスモードを与える。

主記憶を管理するだめのセグメントを使用するデータ処理システムにおいて、分 岐先アドレスによシアドレスされた命令を抽出することにおいてセグメントサイ ズを指示するセグメント記述子は、分岐命令が完全に解読されるまで知られてい ない。そのために、セグメントゾーンの境界領域周辺に分岐されるとき、セグメ ントゾーンの外側領域にアクセスされる時でさえ命令先取が発生する。

その上、このシステムでは、分岐先命令の先取が分岐命令の解読ステージに先立 って遂行される。分岐命令が先取される時から分岐命令が解読される時まで複数 の命令が存在する。メモリ手段に対するアクセスモードチェンジを指示する命令 が複数の命令において含まれる時、メモリ手段は誤ったアクセスモードでアクセ スされうる。

発明の開示 そのため、発明の目的は上述の欠点から除かれた命令先取制御装置を提供するこ とにある。

この発明の第１の実施例に従い、分岐命令アドレスとその分岐命令の分岐先アド レスとを一対として格納するだめの分岐ヒストリテーブルを含む命令先取制御装 置を備えている。その上制御装置は、命令先取アドレスを有する分岐ヒストリテ ーブルをサーチするだめのサーチ手段と、分岐先アドレスに対応する分岐先から 命令先取動作可能な数を指示する残余命令数を分岐ヒストリテーブルに格納する だめの手段と、分岐ヒストリテーブルから得られた残余命令数情報を格納するた めの残余命令数情報格納手段と、および残余命令数情報手段からの残余命令数情 報に応答して予測された分岐先の命令先取数を制御する数制御手段とを含む。

本発明の第２の実施例に従い、命令先取を実行するため分岐命令の分岐先アドレ スと対にされた分岐命令を格納するだめの分岐ヒス）　ＩＪテーブルを有する命 令先取制御装置を有する。

その上、制御装置は、命令先取アドレスに従って分岐ヒストリテーブルをサーチ するためのサーチ手段、分岐先アドレスに従い分岐ヒストリテーブルにおける分 岐先メモリアクセス制御情報を格納するだめの手段と、前記分岐ヒスｌ−ＩＪテ ーブルから読出されたアクセス制御情報に基いて命令先取のメモリアクセスをチ ェックするための手段とを含む。

図面の簡単な記述 本発明は、添付の図面を参照して詳細に記述される。

第１図は本発明の実施例のブロックダイアグラムである。

第２図は第１図に示される分岐先アドレス加算器の詳細なブロックダイアグラム である。

第３図は第１図に示される分岐先取制御デバイス２の詳細ブロックダイアグラム である。

第４図は第３図における命令先取アドレス加算器３の詳細なブロックダイアグラ ムである。

第５図は第１図における命令アドレススタック４の詳細なブロックダイアグラム である。

第６図は分岐先予測バッファ５の詳細なブロックダイアグラムである。

図において、同一参照数字は同一構成要素をそれぞれ示し、データおよびアドレ スはビット並列またはビット直列の形で各ラインに供給される。

発明を実施するためのベストモード 第１図を参照すると、本発明のよりよい実施例は、現実の分岐先アドレスを計算 するための分岐先アドレス加算器１、予測された分岐先の先取制御を遂行するた めの分岐先先取制御器２、命令先取アドレス計算を遂行するだめの命令先取アド レス加算器３、命令アドレスを格納する命令アドレススタック４および予測され た分岐先の命令アドレスが分岐先予測バッファである命令アドレススタック４に 格納された命令アドレスである分岐命令のアドレスと同一であるか否かを検出す るだめの分岐先予測バッファ５から構成されている。

本発明の実施例の動作は第１図から第６図を参照して詳細に述べられる。

まず、書込動作における命令先取処理が第１図から第４図を参照して詳細に述べ られる。

以前の先取アドレスは第４図に示す命令先取アドレスレジスタ３４から引出され る。レジスタ３４は第１図に示す命令先取アドレス加算器３に含まれ、有効命令 先取アドレス加算器３５に供給される。先取アドレス加算器３は、以前の先取ア ドレスにｎバイトを加え、結果は実効命令先取アドレスレジスタ４０にセレクタ ３貸介して格納されている。一方、ベースアドレスはセグメント記述子のレジス タファイル３６から線２２７、セレクタ３８および線２２９を介して命令先取ベ ースレジスタ４１に供給され格納される。

レジスタ４０からの命令先取用実効アドレスは線２２３を介してアドレスレジス タ３４に格納され、同時に仮想命令ブリフェッチアドレス加算器４４に供給され る。加算器４４は、レジスタ４０から供給された命令ブリフェッチとレジスタ４ １から与えられるベースアドレスとを加算し、命令先取用仮想アドレスを発生す る。仮想アドレスは線２３６、セレクタ４６および線１１０を介して命令アドレ ススタック４内にある仮想アドレスレジスタ（第５図における４９）に格納され るとともに主記憶（図示せず）に供給され格納される。この仮想アドレスに応答 して主記憶から線１００を介して命令がとシ出され、分岐先アドレス加算器１に 供給される。

それから制御は書込動作の命令処理に移る。

第１図および第２図を参照すると、主記憶から線１００を介して与えられた命令 は命令レジスタ１０に格納される。命令レジスタ１０に格納された分岐先アドレ スは線２０１を介して加算器１１に与えられ、実効分岐先アドレスを生成し、線 ２０２を介して実効分岐先アドレスレジスタ１３に格納される。

一方、この命令レジスタ１０から線２００を介して与えられるオペレーション（ オプ）コードに応答して、線２０３を介してレジスタファイル１２から読出され たセグメント記述子のベースアドレスはレジスタ１４に格納される。この格納動 作と同時に、セグメント記述子のパウンドアドレスが線２０９を介して、レジス タ１５に供給され、そこに格納され、セグメント記述子のモード情報は、線２０ ５を介してレジスタ１６に供給されそこに格納される。

モード情報は、例えばマスタモード、特権モード、およびキャッシュバイパスモ ードを含みうる。レジスタ１３に格納された有効分岐先アドレスは線１１５を介 して命令先取アドレスレジスタ３４に配られ、次の命令を先取するために使われ る。仮想分岐先アドレス加算器１７はレジスタ１３から与えられる実効分岐先ア ドレスとレジスタ１４から与えられるベースアドレスとを加算し、仮想分岐先ア ドレスを線１０１に送出する。未使用残分枝先命令数計算用アダー１８は、レジ スタ１３により配られた有効分岐先アドレスをレジスタ１５から配られたバウン ドから減算し、与えられた数を線２１０を介してアライナ−１９に与える。アラ イナ−１９はレジスタ１６から線２０９を介して与えられたモード情報と未使用 残分岐先命令数とを併せて線１０２に送出する。

第１図および第４図を参照すると、線１０１を介して配られた仮想分岐先アドレ スは、セレクタ４６を介して線１１０に送出される。

同時に未使用残分岐先命令数およびモード情報は、セレクタ４７を介して線１１ １に送出される。

第１図および第５図において、線１１０を介して配られた仮想分岐先アドレスは 、命令アドレススタック４内の仮想アドレスレジスタ４９に格納される。レジス タ４９に格納された仮想分岐先アドレスは、分岐先アドレスを格納するレジスタ ファイル５１に線２３７を介してシフトされる。使用可能な分岐先命令の数およ び線１１１を介して配られるモード情報はレジスタ５０に一時的に格納され、そ こから線２３８を介してレジスタファイル５２にシフトされそこに格納される。

上述の命令先取処理において、仮想アドレスレジスタ４９を介してレジスタファ イル５１に供給され、そこに格納された仮想命令先取アドレスは線２３９、セレ クタ５３および線２４０を介してシフトされ格納される。レジスタ５４の仮想命 令先取アドレスは線１１２を介して、レジスタファイル５１に格納された仮想分 岐先アドレスは線１１３を介して、レジスタファイル５２に格納される使用可能 な分岐先命令数およびモード情報は線１１４を介して分岐先予測バッファ５に与 えられる。

第１図および第６図を参照すると、線１１２を介して配られた仮想命令先取アド レスは、分岐先予測バッファ５のセレクタ５６および線２４５を介してレジスタ ５７にシフトされ格納される。レジスタ５７は分岐ヒストリテーブルの書込アド レスを格納する。レジスタ５７に格納された仮想分岐命令アドレスは線２４６を 介して配られた下位ビットに応答してアドレス格納用ランダムアクセスメモリ５ ８にシフトされ格納される。また、下位ビットに応答して線１１３を介して配ら れた仮想分岐先アドレスはシフトされ、分岐命令の分岐先アドレス記憶用ランダ ムアクセスメモリ５９に格納される。

線１１４を介して配られた使用可能な分岐命令の数およびモード情報も下位ビッ トに応答してシフトされ、分岐命令の分岐先情報記憶用ランダムアクセスメモリ ６０に格納される。

このようにして書込動作は完了する。

次に読出動作が記述される。

まず読出動作の命令先取処理が第１図および第４図を参照して記述される。

第１図に示される分岐先取アドレス加算器３内の命令先取アドレスレジスタ（第 ４図）からの以前の先取アドレスが実効命令先取アドレス加算器３５に供給され る。先取アドレス加算器３は以前の先取アドレスにｎバイトを加える。加算結果 は線２２５、セレクター３７および線２２６を介して実効命令先取アドレスレジ スタ４０に供給され格納される。

アドレスは線２２７、セレクタ３８および線２２８を介して命令先取ペースレジ スタ４１に供給され格納される。

仮想命令先取アドレス加算器４４は、レジスタ４０によシ与えられた実効命令先 取アドレスとレジスタ４１により与えられたペースアドレスとを加算し、命令先 取用仮想アドレスを発生する。この仮想アドレスは線２３６、セレクタ４６およ び線１１０を介して命令アドレススタック４内の仮想アドレスレジスタ（第５図 の４９）に供給され格納される。仮想アドレスも主記憶（図示せず）に送られる 。仮想アドレスに応答して、命令は主記憶から線１００を介して取出される。

仮想アドレスも線１１０を介して分岐先予測バッファ５に供給される。

次に読出動作の予測された分岐先先取処理が詳細に記述される。

第１図および第６図を参照すると、線１１０を介して与えられた仮想アドレスは セレクタ５６および線２４５を介して分岐ヒストリテーブル読出アドレス記憶用 レジスタ５７に供給され格納される。

レジスタ５７に格納された仮想アドレスの下位ビットは、線２４６を介して分岐 命令アドレス格納用ランダムアクセスメモリ５８にアドレスとして送出される。

そのアドレスに応答して、メモリ５８は線２４８に命令アドレスを提供する。比 較器６１は線２４８を介して与えられる命令アドレスと線２４７を介して与えら れる仮想アドレスとを比較する。

一方、線２４６を介して与えられる命令先取用仮想アドレスの下位ビットに応答 して、分岐命令の仮想分岐先アドレスがメモリ５９から線２４９に提供され、そ してメモリ６０からの使用可能な分岐先命令の数およびモード情報の少なくとも 一方が線２５０に供給される。

比較器６１の比較結果はフリップフロップ（Ｆ／Ｆ）６２に表示され、同時に予 測された分岐先情報レジスタ６４に供給される。

比較結果が一致を示す時、Ｆ／Ｆ　６２はセントされ、予測された分岐先アドレ スおよび使用可能な分岐先命令数またはモード情報のどちらか一方が線１０８お よび１０９に提供されるレジスタ６３および６４に線２４９および２５０を介し てセットされる。

第１図および第３図を参照すると、線１０４を介して与えられるモード情報はセ ットされ、予測された分岐先の後続要求用モード情報レジスタ２１に格納され、 セレクタ２２を介して線１０７に与えられる。線１０４を介して与えられる残余 命令数はアライナ−３０４を介して線１０５に出力される。残余分岐命令数が“ １″の時、線１０４、アライナ−２０および線２１２を介してゲート２３に与え られる信号が１０１であシ、線２１３を介してゲート２４に与えられを介してア ンドゲート２７に送られるべき信号は”０′となり、要求数カウンタ３０の有効 ビット用フリップフロップ２８はセットが抑止される。このように第２およびそ れ以後の要求は抑止される。残りの命令数が「２」の時、線１０４、アライナ− ２０および線２１２を介してゲート２３に送られるべき信号は”０”であり、線 ２１３を介して送られるべき信号は“１″であシアンドゲート２５の出力が“１ ″となシ、残シの命令数が“２”であることを示す有効ビット用フリップフロッ プ（Ｆ／Ｆ）６５はセントされる。

第１図および第４図を参照すると、線１０７を介して与えられるモード情報はセ レクタ３９および線２３０を介してリクエストモードレジスタ４２に送られ格納 される。線１０５を介して与えられる残シの命令数は計算用残り命令数レジスタ ４３に格納される。アライナ−４５は線２３３を介して与えられるモード情報と 線２３４を介して与えられる残シの命令数を線２３５およびセレクタ４７を介し て線１１１に送出する。

分岐先予測バッファ５のＦ／Ｆ　（第６図の６２）の出力は、第３図に示す分岐 先予測制御装置２のオアゲート２９および線２２２を介してリクエスト数カウン タ３０に与えられ、そのカウンタ３゜を活性化する。カウンタ３０には、その初 期値として０”が設定される。その値は線１０６を介して命令先取アドレスアダ ー３に送られる。

カウンタ３０の内容の最初の取出しでは、内容はリクエスト数カウンタ用＋１加 算器３３で値”１″によシ加算され、その結果は線２２０を介してカウンタ３０ に送られ格納される。　カウンタ３０の値は線１０６を介して命令先取アドレス 加算器３に送られる。

第４図に示す命令先取アドレス加算器３において、線１０６を介して与えられる 初期値“０″は、セレクター３８および線２２９を介して命令先取用ベースレジ スタ４１にセットされる。線１０８を介して与えられる予測分岐先アドレスは、 セレクター３７および線２２６を介して命令先取用実効アドレスレジスタ４０に 送られ格納される。仮想命令先取アドレスレジスタ４４はレジスタ４０からの予 測分岐先アドレスとレジスタ４１からの初期値”０”とを加え、予測分岐先アド レスを線２３８、セレクタ４６および線１１０を介して主記憶に送る。これとと もに、レジスタ４２に格納されたモード情報は線２３３、アライナ−４５、線２ ３５、セレクタ４７、アライナ−４８および線１０９を介して主記憶に与えられ 、分岐予測光命令が読出される。このようにして読出動作の主な部分は完了する 。予測分岐先アドレスおよび残りの命令数は、以下のように処理される。

第１図および第５図において、線１１０を介して与えられる予測分岐先アドレス は仮想アドレスレジスタ４９に格納され、線２３７を介してレジスタファイル５ １に格納される。一方、線１１１を介して与えられる残りの命令数はレジスタ５ ０に格納され、線２３８を介してレジスタファイル５２に格納される。

さて、予測分岐先命令の第２回目の先取動作を第１図から第４図を参照して詳細 に説明する。

第３図および第４図を参照すると、２回目の取出時、分岐予測光後続リクエスト 用モード情報レジスタ２１の内容は線２１６、セレクタ２２、線１０７、セレク タ３９および線２３０を介してリクエストモードレジスタ４２に供給される。予 測分岐先命令の最初の先取によシ与えられるリクエスト回数カウンタ３０におけ る値“１″が、線１０６、セレクタ３８および線２２９を介して命令先取用ベー スレジスタ４１に“ｎ”として送られる。この時点で最初の先取で用いられた仮 想アドレスが命令先取用実効アドレスレジスタ４０に保持されるため、先取アド レス加算器４４ではｎが仮想アドレスに加算され、その結果が線２３６、セレク タ４６および線１１０を介して主記憶に送出される。この送出動作と並行して、 メモリアクセスモード信号がリクエストモードレジスタ４２から線２３３、アラ イナ−４５、線２３５、セレクタ４７、アライナ−４８および線１０９を介して 主記憶に送られる。

第２回目の要求時、リクエスト回数カウンタ３０用有効ビツトフリツプフロツプ （Ｆ／Ｆ）２８の出力“１”は、線２１５、オアゲート２９および線２２２を介 してリクエスト回数カウンタ３０に与えられ、カウンタ３０が活性化される。カ ウンタ３０の内容に対して値“１″がリクエスト回数カウンタ３０用加算器３３ で加算され、結果が線２２０を介してカウンタ３０に戻される。この時点でＶピ ッ）Ｆ／Ｆ６５の出力は残シの命令数が２“であることを示す“１”であり、ア ンドゲート３２およびオアゲート６６を介してリクエスト回数カウンタ３０用Ｖ ビツトＦ／Ｆ　２８をリセットする。

これによシ３３回目リクエストは抑止される。３回目のリクエスト時、予測分岐 先の後続リクエスト用モード情報レジスタ２１の内容が、線２１６、セレクタ２ ２、線１０７、セレクタ３９および線２３０を介してリクエストモードレジスタ ４２に供給される。リクエスト回数カウンタ３０の値″２”が信号線１０６、セ レクタ３８および線２２９を介して命令先取用ベースレジスタ４１に送られ、ベ ースアドレス“２ｎ″として格納される。　仮想命令先取アドレス加ｊＥｉ４４ はベースレジスタ４１内のベースアドレス「２ｎ」と命令先取用実効アドレスレ ジスタ４０内の予測分岐先仮想アドレスとを加算し、結果は線２３６、セレクタ ４６および線１１０を介して主記憶に送出される。リクエスト回数カウンタ３０ の出力“２”はけ線２１９を介してアライナ−３１に与えられ、信号゛１＃とじ てオアゲート６６および線２５２を介してリクエスト回数カウンタ３０用Ｖピツ トＦ／Ｆ　２８に与えられ、フリップフロッグ２８がリセットされる。このリセ ットで、リクエスト回数が「３」になる時リクエスト発生は終了する。残りの命 令数は、命令先取制御装置２において、予測される分岐先の命令取出回数もしく は量を制御するため、この実施例で用いられる。このため、残りの命令数とは、 命令先取数、残りバイト数またはセグメントを記述するバウンドのいずれでもよ い。このように本発明は分岐予測の分岐先命令の先取の回数または量を制限する ことによシ、セグメントを越えるような余分な命令先取を有効に制限できる。そ の上、本発明は分岐先アドレスに対応する分岐ヒストリテーブルにおける分岐先 のメモリアクセスモード情報を保持することにより予測された分岐先の命令先取 動作においてメモリアクセスを正しく行なうことができる。

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Claims (2)

【特許請求の範囲】
1. １．命令の先取制御を行なうため、分岐命令とこの分岐命令の分岐先アドレスと の対を格納する分岐ヒストリテーブルを有する命令先取制御装置において、命令 先取アドレスで前記分岐ヒストリテーブルを索引するための索引手段と、前記分 岐先アドレスにより前記分岐ヒストリテーブルに分岐先から命令先取可能回数を 示す残命令数を格納する手段と、前記分岐ヒストリテーブルから得られた残命令 数情報を格納する残命令数情報格納手段と、この残命令数情報格納手段からの残 命令数情報にもとづいて予測された分岐先命令先取回数を制御する回数制御手段 とを含むことを特徴とする命令先取制御システム。
2. ２．命令の先取制御を遂行するため、分岐命令アドレスとこの分岐命令の分岐先 アドレスとの対を格納する分岐ヒストリテーブルを有する命令先取制御装置にお いて、命令先取アドレスで分岐ヒストリテーブルを索引するための索引手段と、 前記分岐先アドレスに対応して前記分岐ヒストリテーブルに分岐先メモリアクセ ス制御情報を格納するための手段と、前記分岐ヒストリテーブルから読出された アクセス制御情報に応答して命令先取メモリアクセスをチェックする手段とを含 むことを特徴とする命令先取制御装置。