JPS59132047A - デ−タ処理ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｌ−肌ｐ−分１ 本発明は一般にデータ処理システムに関するもので、更
に詳細には複数個の第４レーテイング・システムから命
令を実行出来るデータ処理システムに関するものである
。

関連技術の説明 関連ある技術においてデータ処理システムは一般に単一
のオペレーティング・シス′テムを利用出来る。各オペ
レーティング・システムには一般に異なる方法によりア
ドレスを形成することが含まれている。更如各オペレー
ティング・システムには一般にディスクリツタ内に含ま
れる多数の因子が含まれ、当該因子はアドレス・フォー
メーションと命令実行上の他の特徴に関係がちシ、アド
レス・フォーメーションと当該他の特命は両者共異なる
形態でフォーマット化され、異なる実行方法を説明出来
る。

複数個のオペレーティング・システムを利用する目的で
過去においてはデータ処理システムに各オペレーティン
グ・システムの命令に応答する態別の装置を設けること
が必要となっていた。その装置はオペレーティング・シ
ステムの後続の更新においてなされる変更上の融通性を
制限していた。

従って、異なるオペレーティング・システムが中央処理
ユニットを個別に利用出来るモードのみでなく、個々の
オペレーティング・システムからの命令が割込み様式に
て実行出来るモードにおいても複数個のオペレーティン
グ・システムヲ分割出来るようなデータ処理システムの
必要が感じられていた。

発明の目的 従って、本発明の目的は、改良されたデータ処理システ
ムを提供することにある。

本発明の□他の目的は、複数個のオペレーティング・シ
ステムを利用出来るデータ処理システムを提供すること
にある。

本発明の更に他の目的は、複数個のオペレーティング・
システムからの割込み命令を利用出来るデータ処理シス
テムを提供することにある。

本発明の更に特別の目的は、各ディコア（ｄｅｃｏｒ）
でアドレスする装置、個々のオペレーティング・システ
ムのディスクリツタの機能を含む複合ディコアを発生す
る装置、データ処理システム内で現在作動中の特定のオ
ペレーティング・システムに関する命令に実行を限定す
る装置を含むデータ処理システムを提供することにある
。

発明の構成 前述した目的と他の目的は本発明によれば、個個のオペ
レーティング・システムの各ディスクリゲタ・フォーマ
ットに対する複合フォーマットをディスクリブタに提供
する装置、個々の各オペレーティング・システムのアド
レス方法を包含する一般化されたアドレス・フォーメー
ションノタメの装置、個々のオペレーティング・システ
ムに割・シ当てられたタイプカル・メモリ・スペースに
限定されるか又は予め決められたフィジカル・メモリ°
スペースを包含するよう公式化されたアドレスを可能に
する装置及び各命令を発生するオペレーティング・シス
テムを確認する装置を含む中央処理ユニットによシ達成
される。命令が中央処理ユニットに入れられる際その命
令に組合っているディスクリツタが複合フォーマット・
ディスクリツタに変換される。アドレス装置の如き中央
処理ユニットは複合フォーマット・ディスクリツタの構
成に応答するよう適合している。同様にして、最少個数
の特別の機器を使用することによシアトレシングが達成
可能となるよう一般化されたアドレス・フォーメーショ
ンを可能にする装置が提供される。更に、アドレス装置
は利用可能なタイプカル・メモリ・スペースを特定のオ
ペレーティング・システムに制限するよう構成されるが
、現在作動中のオペレーティング・システムが利用可能
なメモリ・スペースの所定の部分にアクセス出来るよう
拡張させることが出来る。実行を待っている命令を調べ
る最後の装置は特別のオペレーティング・システムから
の命令の実行を可能にすることが出来、又はオペレーテ
ィング・システムの予め選択されたグループからの命令
を実行可能に出来る。

本発明のこれらの特徴と他の特徴については、図面と共
に以下の説明を読むことにより理解されよう。

実施例の説明 第１図を参照すると、中央処理ユニットｌは情報信号グ
ループの操作を行なうデータ処理ユニットの主要部分で
ある。中央処理ユニットには全体のユニットを順序付け
る中央ユニットが含まれ、更にキャッジ−ユニットと命
令ユニットも含まれる。キャッシュユニットは制御イン
ターフェイス・ユニット２を介して主メモリ・ユニット
３から命令信号のグループとデータ信号のグループを得
る。

命令信号のグルーｆは命令キャッ／一部に保持され、オ
ペランド信号のグループはオペランドキャッジ一部に保
持され、ページング情報ハペーノング・バッファ内に保
持される。命令ユニットは先取１）　（ｐｒｅｆｅｔｃ
ｈ　）された命令と信号のグループを命令スタック内に
格納する。命令は現在の命令の流れとパッチ・テーブル
によシ予報される先取シの別の流れ又は間接ワードを表
わす。命令はデコード化され、オペランド又はブランチ
ターダット命令のアドレスは命令スタックに対する命令
を受入れるパイプ・ライン内で発生される。パイプ・ラ
インの最終段階は命令とオペランドを特殊化された実行
ユニットのグループの一つに送る。パイプ０・ライン、
アドレス加算器および命令スタックは他の論理実行ユニ
ットとして考えることが出来−当該ユニットは命令アド
レス又は状況関連の状態と同様トランスファ・クラス命
令を取扱う。

主メモリ・ユニット３は中央処理ユニットで使用される
情報信号グループの主要蓄積を中央処理ユニットｌに提
供する。情報信号は制御インターフェイス・ユニット２
の制御下で主メモリに対して入力した９又は主メモリ・
ユニットから取シ出される。

制御インターフェイス・ユニット２は主メモリ・ユニッ
ト３、入出力マルチプレクサ４及び中央処理ユニット１
の間での情報信号の転送を制御する。

従って、制御インターフェイス・ユニット２は制御イン
ターフェイス・ユニットに対する要求に優先順序を与え
、入出カニニット・マルチプレクサに対する出力に優先
順序を与える。制御インターフェイス・ユニット２は当
該ユニットに転送される情報信号に対するバッファ・ユ
ニッ）ｋ有する。

その他、制御インターフェイス・ユニット２は他の割込
み作動と同様、主メモリ・ユニットにワードが格納され
るシステム割込みに対する待ち行列（ｐｕｅｖｅ　）を
制御する。主メモリ・ユニット３に移送され且つ主メモ
リ・ユニット３から出されるデータに対するエラー検出
と訂正フ０ロセスが制御インターフェイス・ユニット２
に含まれている。

出力インターフェイス・ユニットＩｄ、、階Ｒコマンド
の間にブロック・アクセスの衝突がないことを確実にす
る装置も有する。

入出力マルチプレクサ４はデータ処理システムの処理能
力（スループット）要件を満足するため利用すれる。オ
ペレーティング・システムは要求される制御ワードを準
備し、転送すべきデータに対するバッファ・エリアを割
当てる。制御ワードが準備された後にオペレーティング
・システムは接続命令を出すことにより入出力作動を開
始させる。制御インターフェイス・ユニット２は接続命
令を確認し、接続情報を入出力マルチプレクサ制御器に
通過させる。入出力マルチプレクサ４は接ｆａ　ｔｉ制
御ワードからのメール・ボックス・アドレスと他の関連
ある情報をアドレスされたチャンネルのスクラッチ・パ
ッド・メモリ内に保持し、接続コマンドをチャンネル・
アダプタ・ユニット５内のアドレスされたチャンネルに
通過させる。

アドレスされたチャンネルは確認された周辺装置にチャ
ンネル・プログラムが待っていることを通告する。指定
の周辺装置に通告した後、チャンネル・アダプタ・ユニ
ット５は入出力マルチプレクサ４にチャンネル・メール
・ボックスを引寄せるよう要求する。この要求に応答し
て入出力マルチプレクサ４はチャンネル・メール・ボッ
クスの最初の８個のワードをスクラッチ・パッド・メモ
リ内にロードする。チャンネル・プログラムは引続き入
出力マルチプレクサ４に「ポインタを前進」させること
を要求する。この要求に応答して入出力マルチプレクサ
４はリスト・サービスを行ない、命令データ制御ワード
（ＩＤＣＷ）をチャンネル°アダプタ・ユニット５へ送
る。チャンネル・プログラムの最初のデータ制御ワード
（ＤＣＷ　）はＩＤＣＷでなければならない。チャンネ
ル・アダプタ・ユニット５は周辺装置にＩ　ＤＣＷを通
過させ周辺サブ・システムからの要求があれば、データ
・リスト・サービスを要求する。チャンネル・メール・
ボックスからリスト・ポインタ・ワード（ＬＰＷ　）を
使用すると、入出力マルチプレクサ４は次のＤＣＷを検
索する。入出力マルチプレクサ４はＤＣｗをスクラッチ
・パッド・メモリ内に保持し、関連ある情報ヲＣＤＷか
らチャンネル・アダシタ・ユニット５へ送る。ＤＣＷ情
報でチャンネル°アダプダユニット５はチャンネル・プ
ログラムを満足する必要なデータ・サービスを要求する
。入出力マルチプレクサ４は現在のＤＣＷとＰＴＷをス
クラッチ・ノ’ツド・メモリ内に維持することによシデ
ータ・サービスを実行し、付加的なりＣＷに対する要求
されるリスト・サービスを実行する。チャンネル・プロ
グラムが満足された後、チャンネルは状態格納サービス
を要求する。入出力マルチプレクサ４は終了状態をチャ
ンネル・メール・ボックス内に設定し、メール・がック
スをメモリに対し戻す。状態サービスの完了後にチャン
ネルはターミネート割込みサービスを要求する。このサ
ービスの実施に際し、入出力マルチプレクサ４はメール
・ボックス・リンク・ワードに質問する。割込み禁止ビ
ットが「オン」である場合には割込みは報告されない。

割込み禁止ビットがｒオフ」である場合にはメール・ボ
ックス・リンク・ワードで指定された割込みレベルを使
って割込みが報告される。リンク・ワードが連続を指定
する場合には入出力マルチプレクサ４はチャンネルに対
する接続を発行する。

チャンネル・アダプタ・ユニット５は入出力マルチプレ
クサ４と周辺システム６の間にインターフェイスを提供
する。入出力マルチプレクサ４に関連して説明した作動
の他にチャンネル・アダプタ・インターフェイス・ユニ
ットは論理実行変換部チ入出力マルチプレクサ４のＣＭ
Ｌとチャンネル・アダプタ・ユニット５のＴＴＬを提供
する。チャンネル・アダプタ・ユニット５は周辺システ
ム６と入出力処理装置の間のバッファ装置として作用し
、入出力マルチブレフサ４に情報を効果的且つ多数の周
辺システム６と非同期的に情報を移送可能とさせる。

周辺システム６は磁気テープ・ユニット、ディスク記憶
ユニット、ターミナル・インターフェイス等の典型的な
任意のサブ・ン・ステムにすることが出来る。周辺サブ
・システムは大容量記憶装置及びデータ処理システムと
の外部連絡を行なう装置として機能する。

第２図を参照すると、大型汎用ディノタル・コンビニー
タの中央処理ユニット１０の主要構成要素又はサブ・シ
ステムが示しである。中央処理ユニット１０は第１図の
中央処理ユニット１の具体例にすることが出来る。中央
パイプ０・ライン・ユニット即ち中央・ぐイブ・ライン
構造１２は中央処理ユニット１０の全体的な作動を制御
する。命令取出しユニット１４は命令ワードのアドレス
ヲ命令キャッジ一部１６に供給又は転送する。命令取出
しユニッ）１４から命令キャッシュ部１６により命令ア
ドレスを受けたことに応答し７て、命令夕８プル・ワー
ドが命令キャッジ一部１６から、命令取出しユニット１
４の一部である命令スタック内に一連の命令を格納又は
蓄積する命令取出しユニット１４に、移送される。中央
・母イブ・ライン・ユニッ１−１２は命令取出しユニッ
）　（ＩＦ’Ｕ　）　１４の命令スタ、りからプログラ
ムの順序で好適には中央処理ユニット１０のシステム・
クロックのクロック期間あた９１個ずつ命令を得る。中
央パイプ・ライン・ユニット１２の構造は５段階のパイ
プ・ラインであり、第１段階においては第３図に図示し
である命令ワード１８のビット１８ないし２７であるオ
ペレーション・コードがデコード化され、オペランドの
アドレスのフォーメーションがビット位置０ないし１７
の第３図にＹで表わされた１８個のビット、ビット２９
及び第３図にＴＡＣとして表わされた６個のビット３０
ないし３５を使って開始される。第２段階では、アドレ
ス・フォーメーションが完了する。第３及び第４段階で
オペランドキャッシュ部２０のディレクトリがサーチさ
れ、オペランドがオ波うンドキャッシニ部２０内にちる
か否かが決定され、そして、そのオペランドはアクセス
され又はキャッシュデ−夕記憶部から得られる。然し乍
ら、オペランドがキャヅ／一部内に記憶されていない場
合には、オペランドを含む８個のワードのブロックが主
メモリ５１から取出され、所望のオペランドをディスト
リビｘ−りに送った後にオペランド・キャッシュ部内に
格納される。第５段階において、ディス１−ｌＪヒ、−
夕２２は各命令及びそのオペランドを中央実行ユニット
ＣＥＵ２４、バーテヤル・メモリ・セキュリティ・マネ
ージャー（ＶＭＳＭ）　２６．２進演算実行ユニット（
ＢＩＮＡＵ　）　２８．１０進数ユニツ）　（ＤＥＣＣ
Ｕ　）　３０といった適当々実行ユニットに分配若しく
は移送する。更に以後説明する如く、命令及び他の関連
ある情報がプログラムの順序で命令実行待行列部１８へ
移送される。

各実行ユニット２４，２６．２８，３０は命令とオペラ
ンドを受入れ、それらを他の実行ユニットとは無関係に
処理することが出来る。各実行ユニット２４，２６，２
８．３０には各ユーットに割当てられた命令の組を実行
するのに最適の論理回路が含まれている。好適実施態様
において、中央実行ユニット２４は単純ロード、加算、
減算等といった基本的なコンピュータのオペレーション
と各種の命令中の一部の命令を実行する。中央実行ユニ
ット２４はそれが受取られた命令を各々通常１クロック
期間内に実行するという点で４つの実行ユニット２４，
２６，２８，３０の中では特異のものである。その結果
、中央実行ユニット２４には第２図に図示された実行ユ
ニットの如き入力スタックは備えられていない。パーテ
ヤル・メモリ・セキュリティ・マネージャ・ユニット２
６は確実なオペレーティング・システムに個有のパーチ
ャル・メモリ・セキュリティ及び％別（７）命令に関連
した命令を実行する。このユニットはまた中央処理ユニ
ットに与えられた各ディスクリブタに対する複合ディス
クリシタを作成する。

ＢＩＮＡｔＪ実行ユニット２８は乗算、除算及び浮動小
数点命令といった２進演算命令をｉ行する。１０進／文
字実行ユニットたる１０進数ユニツト３０は英数字、１
０進演算、ビット・ストリング命令を実行する。バーチ
ャル・メモリ・セキュリティ・マネーツヤ・ユニット２
６には入力スタック３２が備えられ、又はそれと組合わ
され、２進演算実行ユニット２８には入力スタック３４
が備えてあシ、１０進数ユニツト３０にはそれと組合っ
て２個の入力スタック３６が備えである。入力スタック
３２．３４．３６の機能は各入力スタックの組合った実
行ユニットによシ行なわれる実行を待っている命令のオ
ペレーション・コードとオペランドを記憶することにあ
る。

各入力スタック３２，３４及び３６は各レベルがダブル
・データ・ワードを記憶するよう適合している１６個の
レベルを有する通常のファースト・イン、ファースト・
アウト・スタックである。好適実施態様においては、各
ワードはダブル・ワードが７２ビツトを有するよう３６
ビツトを有している。その他、行なわれる又は実行され
るべき命令ワードのオペレーション・コードかう得うレ
ル実行コードがオペランドと共に入力スタック内に格納
される。実行ユニット２６．２８及び３００Åカスタツ
ク３２．３４及び３６はｆｉｆｏ即ちファースト・イン
、ファースト・アウト・スタックであるところから、所
定の実行ユニ、トに対し適用された各オペレーション・
コードに要求される第１オペレーシヨン・コードとオペ
ランドが当該ユニットによる実行に対し入力スタックよ
り読出される最初のオペレーション・コードとオペラン
ドである。各実行ユニットには結果スタックも備えであ
る。結果スタック３８は中央実行ユニット２４と組合っ
ており、結果スタック４０はＶＭＳＭ実行ユニット２６
と組になっており、結果スタック４２は２進演算実行ユ
ニット２８と組になっており、結果スタック４４はＤｇ
ＣＣＵ実行ユニット３０と組になっている。好適実施態
様において、これらの結果スタックは通常のファースト
・イン、ファースト・アウトであり、当該各スタックは
１６のレベルがある。命令のオペレーションの結果はそ
れが実行された順序でスタック内に格納される。

結果スタックの各レベルはダブル・ワードに関連する付
加的な情報とともにダブル・ワードを格納する能力を有
している。実行中の各命令ワードのオペレーション・コ
ードは他の情報と共に命令実行待ち行列ワード（ＩＥＱ
　）の一部であシ、当該ワードは好適実施態様において
通常の１６レベルのファースト・イン、ファースト・ア
ウト・スタックである命令実行待ち行列部１８に格納さ
れる。

パーフォマンスの観点から中央処理ユニットｌＯの重要
な特徴は、共にキャッシュ・ユニットを構成しているオ
ペランドキャッジ一部２ｏと命令キャッジ二部１６及び
主メモリ５１が８個の３６ビツト・ワードから成るブロ
ックにょシ構成されているアドレス・スペースを認める
ごとにある。主メモリとオペランドキャッジ一部２ｏと
命令キャッシュ部１６の間のデータ移送は全てこうした
８個のワード又はブロックのユニットで行なわれる。中
央処理ユニッ）１０内でのデータの移動特にキャッジ−
・ユニットと実行ユニットの間の移動はダブル・ワード
又は対のベースで行ｉわれ、そのため要求されるダブル
・ワードのみが移動される。ディストリビーータ２２は
オペランドキャッジ一部２０から各種の実行ユニットへ
オペランドを供給し、中央パイプ・ライン・ユニット構
造即ちＣＵＰＳとＢＩＮＡＵのみに対し１セツトあるＡ
Ｑレジスタの多数のコピーを維持する。命令取出しユニ
ット１４は５段階の命令実行パイプ・ラインで構成され
ている。命令取出しユニット１４は先取りされた命令と
データをその命令スタック内に格納する。この命令は現
在の命令の流れと命令取出しユニッ）１４の移送／間接
予報テーブルによシ予報される１個以上の先取シされた
別の流れ又は間接ワード９を表わす。命令取出しユニッ
トは命令を中央パイプ・ライン・ユニット１２　′に供
給する。中央バイオ・ライン・ユニット１２ニオいて、
命令は中央パイプ・ライン・ユニット１２の１サイクル
即ち命令サイクル中にデコードされる。命令先取シバイ
ブ・ライン１４はそれによって予め取出された命令の命
令オペレージ目ン・コードは調べず、むしろ与えられた
命令が新しいメモリーロケーションへのブランチ命令で
あるか又は間接アドレシングを要求する命令であるかを
決定するため飛越しく　ｔｒｄｒ＋５ｆｅｒ　）間接予
報（予測）テーフゝルを調べるよう命令カウンタ・レジ
スタの命令カウントを使用する。

命令先取りパイプ・ラインは命令実行パイプ・ラインた
る中央ノぐイブ・ライン・ユニット１２に実行される命
令を供給する。これは新しい命令のシーケンスを予報し
て新しい命令の流れの命令を１回に２つのワーードずつ
命令キャッジ一部から又は時にはオペランドキャッシュ
部から先取シして当該命令又は間接ワードを命令スタッ
ク内に設定する目的で飛越し／間接予報テーブルを使用
することによシ達成される。先取り命令スタック内への
こうした新しい命令シーケンスのローディングは飛越し
／間接予報テーブルが各対の１つの当該命令が成功した
飛越しであった、又は命令が実行される以前の間接サイ
クルを要求したことを示す場合にのみ発生する。これが
発生する場合、命令先取シ・ぐイブ・ラインたる中央取
出しユニット１４は飛越し命令又は間接命令のターゲッ
トワードを取出すため現在の命令シーケンスを分割させ
る。その他、命令先取シパイゾ・ラインは順次命令を取
出すことと当該命令をその命令スタックに設定すること
を続行する。命令取出しユニット１４の命令先取シパイ
グ・ラインも問題の命令が実際に実行される際、その先
取シされた飛越し命令が非飛越し状態に変わる場合には
シーケンシャルな先取りに戻る。先取シされる飛越し又
は間接ターゲットは取出されて命令取出しユニット１４
の命令スタック内に格納されると直ちに中央パイプ０・
ライン・ユニット１２により処理が行なわれる。従って
、ＩＦＵ１４が新しい命令の流れの命令をＩＦＵ　ｌ　
４の命令スタック内に設定し始める前に完了される中央
パイプ・ライン構造のユニットによる飛越し又は間接命
令の実際の榛行を待つ必要はない。このようにして飛越
し命令と間接オペランド９を有する命令の効果的な実行
時間が最低にされる。

命令先取りパイプ・ラインは中央・ぐイブ・ライン・ユ
ニット１２の５つのサイクルと同様の様式にて５つのサ
イクルで作動する。１つの相違点はＩＦＵ　１４が１回
にダブル・ワードの対の割合で命令をその命令スタック
内に設定することにょシ命令を配設する一方’Ｉ　ＣＴ
ＪＰＳ　１２は命令を中央実行ユニット２４へ又は実行
ユニッ）２６，２８及び３０の入力スタックへ進めるこ
とにょ勺１回に１ワードの割合で命令を配設することに
ある。その他の相違点は飛越し又は間接アドレスが実行
されるべきか否かを決定するためｉＦＵ　１４がその飛
越し／間接予報テーブルでチェックし、一方、中央かイ
フ０・ライン・ユニット構造はＩＦＵ　１４の飛越し／
間接予報テーブルを更新することにある。

ＩＦＵ　１４の命令先取りパイプ・ラインの第１サイク
ル即ち段階中に中央処理ユニット１ｏの命筒カウンタが
２だけ増加される。第２サイクル中に命令の対のアドレ
スは飛越し／間接予報テーブルと命令／オベランドキャ
ッソユ部に分配される。第３サイクル中に飛越し／間接
予報テーブルと命令キャラソ一部１６がアクセスされる
。命令キャッンユ部のアクセスはダブル・ワードの１セ
ツト、好適実施態様においては４個、にこれらのダブル
・ワードと組となるフィジカル・メモリ・シス１ム・ロ
ケーンヨンを表わすフィジカル・被−ノ・アト１７スが
加えられたものから成っている。第４サイクル中に、所
望の命令の対のフィジカル・硬−ノ。

アドレスがキャッシュ部アクセスの各ダブル・ワードの
綬−ノ・アドレスと比較される。−ｔ、すれば、一致状
態と関連あるダブル・ワードが命令ダブル・ワードとし
て選択される。一致が生じない場合には、オペランドキ
ャッジ一部で命令ダブル・ワードがサーチされる。命令
ダブル・ワードが命令キャッジ一部又はオペランド・キ
ャッジ一部のいずれにも見出せない場合には所望のダブ
ル命令ワードを含む８ワードのブロックか主メモリ５１
から取出され、命令キャッシュ部に設定される。

飛越し／間接予報テーブルは比較／選択即ち第４サイク
ル中にアクセスされている命令のいずれか一方若しくは
両方が飛越し／ゴー命令であると予報されるか否かを調
べるためアクセスされる。

命令の対は現在の命令の流れのディレクトリから得られ
る実ページ番号の一致に対応する４つの格納レベルの１
つから選択される。キヤ、ッシ一部から続出された命令
の対は命令取出しレジスタ内に格納され、実４−ノ番号
が格納され、飛越し／間接予報テーブルからの応答が命
令のいずれか一方が飛越し／ゴーとして飛越し／間接予
報テーブル内に記録されたか否かを調べるためにチェッ
クされる。飛越し／間接予報テーブルからの応答はそれ
が質問された後に２サイクルになることに注意されたい
。実行サイクル即ち先取シ命令ｉ４イブ・ラインの第５
サイクル中に命令の対は命令スタック内に設定されると
ころから飛越し／間接予報テーブルが命令のいずれか一
方が飛越しであることを示す場合には命令先取りパイプ
・ラインが新しい命令の流れから命令を取出す準備をす
る。タイミングは現在の命令の流れからの２個迄の余分
のダブル・ワードの対もキャッシュ部から読まれるよう
なタイミングになっている。予報される飛越／ゴーがノ
ー・ゴーに変わる場合には余分のダブル・ワードの対は
依然命令スタック内にある。命令スタックと組となって
いるポインタは中央命令先取りユニットたる中央・ぐイ
ブ・ライン・ユニット１２で命令を正しい順序又はプロ
グラムの順序で命令スタックから取出させることが出来
る・命令スタックは命令先取シたる命令取出しユニット
１４と命令実行ユニット又は中央パイプ・ライン・ユニ
ット１２０間の命令列として機能する。

好適実施態様においては、命令スタックは１５レベルの
深さになっている。命令取出しユニットの・モイフ０ラ
イン構造により命令又は間接ワードが命令スタック内に
設定されると、命令又は間接ワードはそれらが実行され
る迄又はそれらが実行されるべきでないと決定される迄
とどまる。飛越し命令又は先取り中にヒス）　ＩＪが飛
越し／間接予報テーブル内に見出される間接ワードを要
求する命令の場合には命令スタック制ｆｉｌはターゲッ
ト命令若しくは間接ワードのアドレスを保持する命令ス
タ、り・ロケ＝ンヨンに対するポインタを含む。命令ス
タックは周期的なラウンド・ボビン・スタックである。

命令ダブル・ワードの対をバッファさせるため使用され
る１６番目のエントリがある。

命令と間接ワード又はオペランドはＩＦＵ　１４の命令
スタックから１回に１つのワードの割合で中央パイプ・
ライン・ユニット１２の基礎命令レノスタを通じて中央
パイプ・ライン・ユニット１２へ流れる。

中央パイプ・ライン・ユニット１２も５つの段階即ちサ
イクルがある。第１段階で命令のオペレーション・コー
ドがデコードされ、オペランド・アドレスのフォーメー
ションが開始される。第２段階でオペランド・ア゛ドレ
スが完了され、第３段階でアドレスはパーチャル・メモ
リ・アドレス・ツー２−スを表わす内容から実際のフィ
ジカル・アドレス・スペースを表わすものに変化され、
候補になったオペランドの組が各候補のオペランドがア
クセスされているシステム・メモリ・ロケーションを表
わすフィジカル・ページ番号と共にオペランド・キャッ
シュ部からアクセスされる。第４段階において、フィジ
カル・アドレスのオペランド・ページ番号部分は各キャ
ッジ一部アクセスのオペランド候補と組合っているペー
ジ番号と比較され、一致があるとみなす。第５段階にお
いて、その選択されたオペランドと実行コマンド・コー
ドが命令を特異に実行出来る実行ユニットへ転送される
。銘記すべき点は実行される作動の一部が定められたパ
イプ・ライン段階を斜めに処理されることである。ＩＦ
Ｕ　１４の飛越し／間接予報テーブル内へのエントリが
行なわれるのは中央ノやイブ・ライン・ユニット１２で
ある。中央パイプ・ライン・ユニットが飛越しゴー命令
を実行する場合にはいつでも中央パイプ・ライン・ユニ
ット１２は飛越し／間接予報テーブル内にある全ゆる対
応するエントリを確める。予報された飛越しがノー・ゴ
ー又は飛越し無しに変化する場合にはＴＩＰテーブル内
のそのエントリが消去される。変則的な処理の場合、例
えば飛越し命令のターゲットアドレスが修正されるも、
オペレーション・コードが依然飛越し状態にとどまって
いる場合には飛越し／間接予報テーブル内の適当なエン
トリがこの事実を表わすよう訂正される。以前記録され
ていない飛越しゴーの場合、その特定の命令に対する命
苓カウンタに対応する４つのレベル全てが占きよされれ
ば他のエントリを置換させる新しいエントリがＴＩＰテ
ーブル内に作られる。この置換の算術は飛越し／間接予
報テーブルのミスの発生が稀であるところから少なくと
も先程迄使用されていたエントリを変位させるのに必要
な複雑な回路を加えることのメリットが少ないのでラン
ダムに行なわれる。中央ユニットは他の方法によシ飛越
し／間接予報テーブルと相互に作用する。オペレーショ
ン・コードが変えられるも、飛越し／間接予報テーブル
が依然飛越しを予報する変則的な処理の場合には中央・
母イブ・ライン・ユニット１２は命令が最初にデコード
される命令サイクルでこの事実を検出する。間接命令の
場合、中央パイプ・ライン・ユニット１２は又これらの
命令に対する飛越し／間接予報テーブルにエントリさせ
る。中央パイプ・ライン・ユニ、ト１２はキャッシュユ
ニット内に存在しないデータ、予期されない飛越し等に
起因する割込みが全て中央パイプ・ライン・ユニットの
作動を当該割込みの修復迄中断させることから、必要と
される高レベルのツクーフォーマンスを達成する中央処
理ユニツ）１０での重要な役割シを持っている。

飛越し／間接予報テーブルは各々４つのエントリの１，
０２４セツトに分割される４、０９６のエントリから構
成されている。ＴＩＰテーブルは間接命令の第ルベルに
対するターゲットアドレスを記録し、又は条件付き及び
無条件の飛越しの両方に対するターゲットアドレスを予
報（予測）する作用がある。成功した即ち飛しコ゛−命
令又は間接ワードを要求する命令の最初の実行中に中央
・ぐイブ・ライン構造のパイプ・ラインに中断が起き、
一方、ターダウドアドレスが形成され、ターゲットがキ
ャッシュ部からアクセスされる。最初の実行時にキャッ
シュ・ユニット内のターｒット命令のロケーションを定
める飛越し／間接予報テーブルに対し情報が準備される
。飛越し命令又は間接ノーゝを要求する命令の次の先取
シ中に先取９・ぐイブ・ラインは飛越し／間接予報テー
ブルにアクセスし別の命令流れ又は間接レードも先取シ
する目的でターグツトロケーションを決定する。先取シ
タ−ゲットアドレスが変化しなかったことを確認するた
め間接命令の移送をチェックすることは中央パイプ・ラ
イン・ユニットの１クロック期間のみを占める。移送命
令の後続の実行中に飛越し／間接予報テーブルのエント
リは飛越しが予期された如く行なわれない場合にのみ更
新される。飛越し／間接予報テーブルは間接の１つのレ
ベルのみのトラックヲ保つ。間接ワードのキャッシュア
ドレスは間接ワードが倍変されない場合にのみＴＩＰテ
ーブルに入れられる。

キャッシュ・ユニットは２個の別々の８にキャッジ一部
、命令キャッシュ部１６及びオペランド・キャッシュ部
２０で構成されている。データは８ワード・ブロックの
ペースで各キャッシュ部内に維持される。ブロックは８
圓の連続した３６ビツトの主メモリ・ワードで構成され
、その第１ワードは２進数表示で０００のアドレスを持
っている。

ブロックが既に適当なキャッシュ部内に存在しない場合
にはブロック内の任意のワードに対する参照によってブ
ロック全体が主メモリから読出される。キャッシュ部内
の任意のブロックはそれが他のブロックによシ変位され
る迄又はそれがキャッシュ部クリア命令によってキャッ
シュ部からクリアされる迄保持される。命令キャッジ一
部１６は倍変されない命令と間接ワードのブロックを保
持し、一方、オペランド・キャッジ一部はオペランド、
倍変じた命令と間接ワードのブロックを保持する。オペ
ランド・データは命令キャッシュ部カら取出すことが出
来ず又データは命令キャッジ一部で倍変出来ない。然し
乍ら、オにランド・キャッジ一部から命令を取出すこと
は出来るが、作動の通常の所望のモードは命令を命令キ
ャッシュ部のみから取出すことである。命令キャッシュ
部内に格納されているブロックが格納又はデータ取出し
作動のため参照される場合にはそのブロックは命令キャ
ッシュ部からクリアされ、主メモリ５１から再び取出さ
れ、オペランド・キャッシュ部２０内に設置される。要
約すると、オ被ランドはオペランド・キャッシュ部のみ
から取出され、当該オペランドはオペランド・キャッシ
ュ部内にのみ格納可能である。命令はいずれか一方のキ
ャッシュ部から取出されるが、パーフォーマンス上は命
令キャッシュ部の方が好ましい。

各キャッシュ部には８に３６ビツト・ワードに対する付
属の記憶部に関する４レベル・セットの組合ったディレ
クトリが備えである。各キャッジ一部は４つの８ワード
・ブロックの２５６列として組織されている。フィジカ
ル・メモリの最初の８個のワードはキャッシュ部の最初
の列即ち列Ｏ上に設定（マツプ）される。第２の列即ち
列１上にはワード８ないし１５がマッシされ、こうして
最後の列即ち列２５５上にはワード２，０４０ないＬ２
，０４７がマツプされる。フィジカル・メモリの各連続
した２にのワードは同様の様式でキャッジ一部に設定さ
れる。従って、８ワード・ブロックのキャッシュ部列番
号はそのフィジカル・アドレスメモリ・アドレスから知
られる。各列は４つのレベルで４つの８ワードのブロッ
クに対するスペースヲ有しているので所定のキャッシュ
・ユニット内での特別の列に対するレベルはその列のス
ペースに対する争いがある前に充填されることになる。

その列内の全てのレベルが充填された後にその列内の古
い方のブロックが最近特使用原理で置き換えられる。従
って、８個のワードの入力ブロックが８園のワードの先
行ブロックを置き換え出来る前に同じ列に対する５個の
ビットが要求される。命令の８ワードのブロックがオペ
ランド・キャッジ一部内にある場合には命令先取りユニ
ットたる命令取出しユニット１４は命令をオペランド・
キャッシュ部から１回につきダブル・ワードの対の割合
で、しかも当該命令をオペランド・キャッジ一部から除
去せずに取出すことが出来る。

通常、命令先取りユニットたる命令取出しユニット１４
は中央パイプ・ライン・ユニット１２の命令実行パイプ
・ラインのはる前方で作動しているので、このペナルテ
ィは常に見れるとは限らないが、こうした状態は命令先
取シバイブ・ラインを遅らせることが出来、この場合、
適当な命令がないことで中央パイプ・ライン・ユニット
のパイプラインに中断を生ぜしめることになる。パーフ
ォーマンスはキャッジ一部を通じての記憶（ｓｔｏｖｅ
）とは異なってキャッシュ部への記憶により決められる
。記憶オペレーションは全てオペランドキャッシュ部へ
行くが、直ちに主メモリ５１に行くことはない。しかし
記憶の発生したブロックを置き換えることはそのブロッ
クの書込みを主メモリ５１（即ち第１図の主メモリ・ユ
ニット８）に強制する。記憶中のブロックがすでにオペ
ランドキャッシュ部内にあり、制御情報が８ワード・ブ
ロックが既に倍変（ｍｏｄｉｆｙ）されたことを示す場
合には記憶はオペランド・キャッシュ部に対して完了し
、それ以上作動は行なわれない。然し乍ら、ブロックが
オペランド・キャッジ一部内に見出されるも、いまだ倍
変されていなかった場合には中央処理ユニット１０は当
該ブロックと組合っている制御インターフェイス・ユニ
ット２に当該ブロックが改変中であることを知らせる。

次に、制御インターフェイス・ユニットは存在し得るそ
の他の中央処理ユニットに対して書込み通知を発行する
。

これらの中美処理ユニットはオペランド・キャッジ一部
に有するか若しくは考えられるその命令キャッシュ部内
に有する８ワード・ブーツクのコピーを全て無効にしな
ければならない。記憶オペレーション中にオペランド・
キャッジ一部にデータ・ブロックが見出されない場合に
は、そのブロックはメモリから取出される。中央処理ユ
ニット１０は取出しがブロックの倍変の目的で行なわれ
ることを制御インターフェイス・ユニット２に示すとこ
ろから、処理装置がブロックを受入れるとブロックはユ
ニット間の別の連絡を持たずに改変可能で６る。読取シ
キャッシュ・ミスのみが中央ノやイブ・ラインユニット
構造の・ぐイブ・ラインにデータを待たせる。記憶キャ
ッシュのミスが生ずるとパイプ・ラインはデータを待た
ずに続行する。

各キャッジ一部は二重のディレクトリを有していルトこ
ろから、システム・リクエストが受入れられてブロック
のクリア若しくはブロックのシステム・メモリへの移送
のいずれか一方を行なう場合には処理装置は中央パイプ
・ライン・ユニット１２の作動と干渉せずにブロックが
存在するか否かを決定するためその二重キャッシュ・デ
ィレクトリをサーチすることが出来る。リクエストされ
たブロックが発見された場合、処理′装置が適当な作動
を行なう。そうでない場合には二重ディレクトリはその
リクエストに応答し処理装置は遅延されない。

中央パイプ・ライン・ユニット１２は各命令が受入れら
れる際当該命令のオペレーション・コードをプログラム
の順序で格納のため命令実行待ち行列部１８へ送る。命
令実行待ち行列部１８内には１６個迄の命令実行待ち行
列だるＩＥＱワードを格納出来る。コレクタ・コントロ
ール４７は各実行ユニッ）２４．２６．２８及び３０の
結果スタック３８．４０．４２及び４４内に位置付けら
れた又は格納された結果の読出しを制御するため各ＩＥ
Ｑ’７−ドのオペレーション・コードを使用スルところ
から適当々プログラム順序による結果はマスター・セー
フ・ストアＭＳＳ又はストア・スタック５０のいずれか
一方に記憶可能である。ストア・スタック５０内に記憶
される結果はメモリに対するオペランドの書込み用であ
る。中央処理ユニット１０のプログラム・アドレス可能
レジスタを変える命令はマスター・セーフストア４８に
記憶されている結果を発生させるので、割込み、欠陥、
又はハードウェアのエラー発生といった時点に中央処理
ユニット１０のプログラム・アドレス可能レジスタの内
容はマスター・セーフ・ストア４８で利用可能である。

プログラム・アドレス可能々レジスター全ての現在の内
容と有効な内容の利用可能性は欠陥の回復、割込みの処
理と命令の再実行を最適にものとして容易にさせる。中
央処理ユニット１０がサブ・システムになっているデー
タ処理システムの主メモリ５１は命令キャッジ一部１６
に対しては命令を、オペランドキャッシュ部に対しては
オペランドを提供する。主メモリ５１への全ての記憶又
は書込みはオペランドキャッジ一部２０内に格納されて
いるデータから得られる。

従って、命令の実行の結果、メモリ内にデータを書込む
べき場合にはいつでも、必要とされるデータとオペラン
ドはストア・スタック５０内にプログラムの順序で記憶
されオペランド・キャッジ一部２０内にプログラムの順
序で発行されるか又は書込まれる。新しいデータがオペ
ランド・キャッジ一部２０のブロックに書込めるよう当
該ブロックが解放されＬ際、オペランド・キャッシーコ
ントロールハ、新シいデータが当該ブロック内に書込ま
れる前に、主メモリ５１内に書込１れるキャ、シュ部の
当該ブロックのデータを有することになる。

中央パイプ・ライン・ユニット１２は中央処理ユニット
１０の全体的な作動を制御し各オペランド・コードの実
際の制御が行なわれる各種の実行ユニッｌ−２４、２６
、２８及び３０にオにレーション・コード又はコマンド
とその組合ったオー＜ランドを送る機能を有している。

命令取出しユニット１４は中央・ぐイン０・ライン・ユ
ニット１２の制御の下で命令を主として命令キャッジ一
部１６から取出し、命令取出しユニットの一部分をなし
ている命令スタック内に１６ｒ固迄の命令の対をロード
する。中央パイプ・ライン・ユニット１２は命令先取り
ユニットの命令スタックから命令を得る。

中央パイプ・ライン・ユニット１２はオペランドのアド
レスを連続的に又は５段階の順序でオペランド・キャッ
シュ部から準備し、オペレーション・コードとオペラン
ドを実行する能力を備えている実行ユニット２４．２６
．２８又は３０のいずれか１つにオペレーション・コー
ドとオー＜ラントラ送る。中央パイプ・ライン・ユニッ
ト１２内では命令の予備処理、命令のデコード、オペラ
ンド・アドレスのフォーメーション等、オペランド・キ
ャッジ一部の関連あるメモリのページングとサーチを含
む処理が行なわれる。

実行ユニット２４．２６．２８及び３０は中央パイプ・
ライン・ユニット１２からコマンドヲ受入れ、ディスト
リビーータ２２によって各種の実行ユニットに分配され
るオペランド・キャッジ一部２０からのオペランドを受
入れる。命令の実行には一般に現在のレノスタの内容に
基づく一部の結果のフォーメーションとプログラムを見
れるレノスタ若しくはメモリに変更を生せしめる入力オ
ペランドが含まれている。

中央処理ユニット１０には４つの主要実行ユニットが備
えてあり、当該各実行ユニットは１［固以上のサブ・ユ
ニットから成っている。これらのユニットは中央実行ユ
ニット２４、浮動小数点、乗算及び除算命令のＢＩＮＡ
Ｕ　２８を行なう２進演算ユニツト、１０進数文字ユニ
ットＤＥＣＣＵ　３０及びパーチャル・メモリ・セキュ
リティ・マネージャー・ユニッｌ−ＶＭＳＭ　２６であ
る。各実行ユニット２４゜２６．２８及び３０は命令と
オペランドを受入れ、次にそれらを他の実行ユニットの
任意のユニットが行なっている内容とは独立的に処理す
る。実行ユニット２６及び２８は各々入力スタック３２
と３ａ、ＩＮ固のレベルのファースト・インｉファース
ト・アウト・スタックを有し、スタックの各レベルは１
つのダブル・ワードを保持することが出来る。実行ユニ
ット３０は２個の１６レベルのファースト・イン、ファ
ースト・アウト・スタックたる入力スタック３６を有し
、各スタックは１つのダブル・ワードを保持することが
出来る。好適実施態様におけるダブル・ワードは７２ビ
ツトと／？リティ・ビットから成っている。

その他に各実行ユニットはそれと組になったコマンド・
スタックを有している。実行ユニット２６及び２８は実
行を待っているコマンドを１６１固迄保持出来、一方、
実行ユニット３０は実行を待っているコマンドを４つ迄
保持出来る。どの実行ユニットが所定の命令とその組合
ったオペランドを受入れ又は割当てられるかについての
決定は各命令のオペレーション・コードを調べることに
よシ中央パイプ・ライン・ユニット１２によって決定さ
れることに注目すべきである。好適実施態様で使用され
る特別の方法は通常のテーブル・ルックアップ法である
。入力スタック３２，３４゜３６は例えば先行する多数
の実行サイクル命令の実行完了を待たずに中央・ぐイブ
・ライン・ユニット１２にオペランドと組に々つだオ波
し−ションコードを最大１クロック期間につき１個の割
合で実行ユニットに発行可能とさせる。こうした方式は
オーバーラツプすべき異なった実行ユニ、）内での命令
の実行も可能とする。各命令コードは常時中央・やイブ
・ライン・ユニット１２から受入れられる順序で実行さ
れる。中央処理ユニット１０のシステム構造即ち多数の
実行ユニットを有することで、例えばＡレジスタとＱレ
ジスタの主要レジスタの多数のコピーを保持することが
要求される。処理が続くのに伴ない、特別のレジスタの
有効コピーが実行ユニットの任意の１つ又は中央処理ユ
ニット１０内の多数の異なるレジスタ・バンクの任意の
パンク内に存在する。中央ノクイブ・ライン・ユニット
１２は各レジスタに対する現在有効なコピーの記録を維
持し、次の命令の実行が一方の実行ユニットから他方の
実行ユニットへレジスタの内容のコピーを移送すること
を要求する時点を確認する。然し乍ら、特別のレジスタ
の内容の有効なコピーを維持することは５つの命令であ
る中央パイプ・ライン・ユニット１２の長さ又はクロッ
ク期間の長さにより複雑化される。欠陥７５；発生する
直前の各アドレス可能なレジスタの内容を決定する能力
は欠陥から速やかに回復する要求にある。

如何なるノクイブ・ライン・コンピュータにおいても、
１つの命令の処理は異なる実行段階で他の多くの命令の
処理と重複される。その他、中央処理ユニット１０にお
いては、多数の命令が異なる〜実行ユニット内で同時的
に実行可能である。その結果、任意の時点に中央・ぐイ
ブ・ライン・ユニット１２と実行ユニット２４．２６．
２８及び３０のレジスタは多数の異なる命令コードの処
理と実行から生ずるレジスタの変更を含むことが出来る
。

命令プログラムの欠陥、命令処理のエラー、又は割込み
の発生等の際ユニッ）３８，４０，４２゜４４．７０，
１８，４７．４８及び５０を含む集合装置は最後に成効
して完了した命令の終了時に停止されなければならない
。欠陥、エラー又は割込み前に命令をプログラムの順序
で実行する結果生ずる全てのレジスタの変更は完了され
ねばならず、プログラム順序における命令の実行の結果
生ずるプログラムの見えるレジスタの変化又はメモリに
対する変化はキャンセルするか又は消去しなければなら
ない。集合装置は欠陥とエラーの回復を容易にし且つ割
込みの処理を行なうためプログラム・アドレス可能なレ
ジスタの各レジスタの有効な現在のコピーを提供する。

中央処理ユニットｌＯによって処理されている実行中の
全て、の命令に対する適当なプログラム順序の記録は命
令実行待ち行列部１８内に維持されている。命令１実行
待ち行列部１８は処理中の各命令に対する１つのエント
リを含む。マスター・セーフ・ストア４８内及びストア
・スタック５０内へのエントリは適当なプログラム順序
即ち命令が中央パイプ・ライン・ユニットのディストリ
ビュータ２２によシ命令実行スタックたる命令実行待ち
行列部１８内にキャッシュされる同じ順序又はシーケン
スでアンロードされるよう順序付けられている。命令実
行待ち行列ワードには命令のオ波し−ション・コードが
含まれ、命令実行待ち行列ワードはテーブル・ルックア
ップ技法によって当該命令の実行時の結果が入力される
又は将来入力される実行結果スタックを表わす。実行さ
れる各命令の結果は次に２０ログラムの順序で適当な結
果スタックからマスター・セーフ・ストア４８又はスト
ア・スタック５０へ移送される。従って、集合装置にお
いては命令が完了され各命令の結果は受入れられ、適当
な即ちプログラムの順序で配列される。集合装置は又全
てのメモリ・ストア命令の実際の実行も行なう。

マスター・セーフ・ストア４８は全ゆるプログラムの見
えるレジスタのコピーを含むのでマスター・セーフ・ス
トアはメモリ内に書込まれるべきプログラムの見えるレ
ジスタの内容を得る簡便な場所テアル。マスター・セー
フ・ストア４８若しくは実行ユニットの結果スタックの
一方からストア・スタック５０を介して来る主メモリ５
１内に書込まれるデータで集合装置内のストア命令を処
理するとグロダラム順序が維持され、実行ユニット２４
．２６．２８及び３０に対する必要性がストア命令内に
含まれることが回避される。従って、この意味において
集合装置はストア命令を処理する他の実行ユニットであ
る。その結果、２個以上のクロック期間を要する他の命
令の実行と単純なストア部が重複可能となる。マスター
・セーフ・ストア４８に格納された情報は中央処理ユニ
ット１０が必要とみなされるハードウェアの命令を再び
処理することを比較的容易にする。

次に第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図を参照す
ると、複合ディコア・ディスクリシタとともに各種のオ
ペレーティング・システムにより使用されるディスクリ
ブタの例が示されている。

基本ディコアに対するディスクリブタは第４Ａ図に示さ
れている。このディスクリブタには２ｆ固の３６ビツト
・データ・フィールドが含まれている。

第１データ・フィールドにおいてビット０ないし７はペ
ース番号を表わし、ビット９にいし１６はパウンド番号
を表わし、残りのビットはこの説明に関係がない。第２
データ・フィールドにおいてビット１０ないし１７は延
長番号であり、ピット位置の残りはこの説明には関係が
ない。第４Ｂ図においては、２１固の３６ビツト・フィ
ールドを含むパーチャル・ディコア・ディスクリシタが
示されている。最初の３６ビツトにおいてビット０ない
し１９は・ぐランドを表わし、ビット２０ないし２８は
フラグを表わし、ビット２９ないし３１はワーキング・
スイース・レジスタ（ＷＳＲ）を表わし、ビット３２な
いし３５はディスクリブタのタイプを表わす。第２の３
６ビツト・フィールドにおいて全てのビットはペース・
アドレスを表わすだめ使用されている。第４Ｃ図におい
て、マルチックス・ディコア・ディスクリシタは２１固
の３６ビツト・フィールドで表わされている。スイール
ド１において、ビット０ないし２５はページ・テーブル
・ペース・アドレスであシ、ビット２６はフラグであり
、ビット２７ないし３５はリング・アクセス情報を有し
ている。第２フイールドにおいて、ピッ）Ｏないし７は
パウンドを表わし、ビット３０ないし３５はフラグを表
わし、残りのビット位置は無関係である。第４Ｄ図にお
いて、ＶＭＳＭユニットによシ作成される複合ディコア
・ディスクリブタには３６ビツト・フィールドと３８ビ
ツト・フィールドが含まれている。第１フイールドにお
いて、ビットＯないし１９はバウンド番号であシ、ビッ
ト２０ないし２８はフラグであシ、ビット２９ないし３
１はワーキング・ス波−ス・レジスタであシ、ビット３
２ないし３５はディスクリブタ確認の形式である。この
第２フイールドにおいて３８ビツト・フィールド全体は
ペース・アドレスに利用可能でおる。第５図を参照する
と、ＶＭＳＭユニットのブロック図が示されている。ダ
ブル・ワードＣ２Ｘ　４０ビツト３６ピツトｐＷ８　／
＃　リティ）が中央ユニット・パイプ・ライン構造から
ＶＭＳＭ　ユニットへ移送され、入力バッファ・ユニッ
）５１１とディスクリシタ取出しユニット５１２に適用
される。入力バッファ・ユニット５１１はＶＭＳＭユニ
ットの作動を中央ユニット・パイプ・ライン構造とＶＭ
ＳＭユニットの実行速度に同期化させるだめ１６１固の
ロケーションを有するファースト・イン、ファースト・
アウト・スタックで構成されている。１４ビツトの実行
コードが中央ユニット・パイプ・ライン構造からＶＭＳ
Ｍユニットへ移送され、ＶＭＳＭ制御ユニット５１０に
適用される。実行コードはＶＭＳＭ制御ユニッ）５１０
により分析される。

一般にオペランドの３つの形式がＶＭＳＭユニット。

ディスクリブタ、又はディスクリブタに対するポインタ
、又はディスクリブタ位置アップデート・オペランドに
より受入れることが可能であり、この形式のオペランド
はこの与えられる実行コードにより特異に決定される。

ディスクリシタに対するポインタが確認されると、ＶＭ
ＳＭ制ａｌｌユニット５１０はディスクリブタ取出しユ
ニット５１２に知らせる。ディスクリブタ取出しユニッ
）４Ｍ御ユニットからのダブル・ワード・ポインタと信
号に応答して読取り命令を発生し、この命令を中央ユニ
ット・パイプ・ライン構造に送ってポインタによシ参照
されたディスクリブタをＶＭＳＭユニットへ送る。ＶＭ
ＳＭユニットに入るダブル・ワード−門ディスクリブタ
である場合にはＶＭＳＭ　制御ユニット５１０はディス
クリブタが所属しているオＲレーティング・システムを
決定するため実行コードを分析する。ディスクリブタが
係属しているディコアを決定してＶＭＳＭユニッ）５１
０は確認されたディコアによち決定される様式にてディ
スクリシタ再構成ユニット５１３内の論理を調節する。

元のディスクリシタは然る後、複合ディスクリブタ・フ
ォーマットに再フォ−マツト化され、直接中央ユニット
・パイプ・ライン構造（第８図参照）のアドレシング装
置に適用される。複合ディスクリブタのフォーメーショ
ン後にとＩＺ）　ＶＭＳＭ制御ユニット５１０はフォー
マット化されていない又はディコア依存型ディスクリブ
タを発生するためディスクリブタ再構成ユニット５１３
内の論理を調節す仝。フォーマット化されていないディ
スクリゲタのこの発生は前記ディスクリブタに組合って
いるプログラムを見れるデータ・フォーマットを維持す
るため要求される。ディスクリシタ再構成ユニット５１
３によシ発生されるこのフォーマット化されていないデ
ィスクリブタは次に出カパッファ・ユニット５１３とデ
ィスクリブタ・マスター・コピー・ユニット５１４に同
時に与えられる。出力パーッコア・ユニット５１５には
中央処理ユニットの残シの構成要素の非同期オペレーシ
ョ゛ンのだめＶＭＳＭユニットを提供するファースト・
イン、ファースト・アウト・スタックが含まれている。

次に、フォーマット化されないディスクリシタはデータ
処理システムへの配布のためコレクタに移送される。デ
ィスクリシタ・マスター・コピー・ユニット５１４はＶ
ＭＳＭのディスクリシタ再構成ユニット内で使用する全
てのプログラムを見れるディスクリブタ・レジスタのロ
ーカル・コピーを含む内容アドレス可能なレジスタ・パ
ンクチある。ディスクリシタ・スタックの位置更新が確
認されると各ディスクリシタのコピーを含むディスクＩ
）ｆｌＺ・マスター・コピー・ユニッ）５１４がアクセ
スされ、表わされたディスクリゲタが抽出され、ディス
クリブタ再構成ユニッ）５１３に適用される。ＶＭＳＭ
制御ユニット５１０は更新する要求の報告がなされ、デ
ィスクリゲタ再構成ユニットの組合せ論理を準備してい
ることに々ろう。

ディスクリブタ・マスター・コピー・ユニット５１４か
ら抽出されたディスクリブタは最初に複合ディスクリシ
タ・フォーマットの形態に再フォ−マツト化され、中央
ユニット・パイプ・ライン構造アドレシング装置（第８
図参照）に適用される。次に、ディスクリシタ再構成ユ
ニット５１３の論理が調節され、フォーマット化されて
いないディスクリブタが発生される。次に、このディス
クリブタは以前説明した如く、出力パンクチ・ユニット
５１５とディスクリフ０り・マスター・コピー・ユニッ
ト５１４に適用される。更新されたディスクリツタはコ
レクタへの移送のため出力パンクチ・ユニット５１５に
移送される。組合せ論理を制御する他にＶＭＳＭ制御ユ
ニット５１０は装置のシーケンス、スタック・アドレシ
ング及び時間間隔Ｔ１　、Ｔ２　、Ｔ３により示される
如くｖＭＳＭユニットのパイプ・ライン作動の順序を決
める適当なスイッチ位置を制御する。

次に第６Ａ図、第６Ｂ図、第６Ｃ図及び第６Ｄ図を参照
すると、当該図には基礎ディコア、マルチックス・ディ
コア、パーチャル・ディコアと複合ディコアのアドレス
・フォーメーションの比較が示されている。各ディコア
において、イニシャル・アドレスは命令ワードからのＹ
フィールド。

命令ワードのタグ・フィールドによシ決定されるＡＱＸ
レジスタ及び好適実施態様において命令ワードのＹフィ
ールドの３つの最も重要なビットにより決定されるＡＲ
Ｎレジスタの組合せを含む有効アドレスと称している中
間アドレスを得るよう機能する。次の段階はパーチャル
；アドレスと称する中間アドレスを提供することである
。第６Ａ図を参照すると、パーチャル・アドレスは有効
アドレスヲ（ディスクリブタ・ベース・フィールドから
得られる）　ＢＡＲフィールドと（ディスクリフ０りの
延長フィールドから得られる）　ＢｇＲフィールドに組
合せることによシ形成される。（第４Ａ図参照）。第６
Ｂ図を参照すると、マルチックス・ディコア・アドレス
は有効アドレスをマルチックス・ディスクリブタ・ベー
ス・フィールドカラのベース・フィールドに組合せるこ
とにょシ決定される（第４Ｃ図参照）。・ぐ−チャル・
アドレスにＩｔｉ　ｄ−ノ番号とベース・オフセットが
含まれる。第６Ｃ図を参照すると、バーチャル・アドレ
スは（ディスクリフ０り・ベース・フィールドから得ら
れる）ベース・フィールドとワーキング・スペース番号
を有効なアドレスに組合わせることによりパーチャル・
ディコア内で形成される。パーチャル・アドレスには有
効ワーキング・ス硬−ス（ＷＳ　）フィー　ルト、　ペ
ージ番号フィールド及びワード・フィールドが含洩れて
いる。第６Ｄ図において、複合ディコア・アドレス・フ
ォーメーションのパーチャル・アドレスは有効アドレス
を（ディスクリブタ・ヘー　ス・フィールドから得られ
ル）ベース・フィールドとワーキング・スペース番号（
ＷＳＮ）　Ｋ組合ぜることにょシ得られる。複合ディコ
アのバーチャル・アドレスには有効ワーキング・スイー
プ・フィールド（ｗＳ）　、−！−ノ番号フィールド及
びワード番号フィールドが含まれている。好適実施態様
においては図示され−いないが、マルチックス、バーチ
ャル及び複合ディコアのパーチャノいアドレスは全て実
アドレスを得るようページ付けしである。基本ディコア
に対し・ぐ−チャル・アドレスは実アドレスと同じであ
る。更に、好適実施態様においては、波−ジ・オペレー
ションはフィジカル・アドレス即ちメモリのフィジカル
格納アドレス・スＲ−ス内のアドレスを得るため実アド
レスで行なわれる。

次に、第７図を参照すると、パーチャル・アドレス・フ
ォーメーションのだめの構成要素の模式図が示されてい
る。命令レジスタ８１８にはＹアドレス・フィールドが
含まれている。Ｙアドレス・フィールドの最高位の３つ
のビットはＶＭｓＭ　からロードされた複合ディスクリ
ブタで以前ロードされた１６レベルのディスクリブタ・
スタック８０．２と８レベルのＡＲＮスタック８０３を
アドレスする目的に使用される。命令ワードのビット２
９は２つのスタックが実際にアドレスされているか否か
を決定するためゲート８０１を制御する。同様にしてタ
グ・フィールドと称する命令ワードのビット３０ないし
３５はＡＱＸスタック８１０のアドレシングを制御する
。ビット１８なりし２７のフィールドに含まれているオ
ペレーションコード（ＯＰＣＯＤＥ　）は各種のフィー
ルドがアドレスを形成する目的で組合わされる方法を決
定する。この図はＶＭＳＭ　ユニットカティスクリフ０
り・マスター・コピー・スタック６２６を含むディスク
リブタ・スタックの位置を図解している。

ディス−クリブタが使用メモリ・ユニット３から抽出さ
れて中央処理ユニット１へ移送される度にディスクリブ
タはＶＭＳＭ　ユニットにより複合ディスクリブタ・フ
ォーマットに再フォ−マツト化される。この様にして、
アドレス・フォーメーションに必要とされるデータはそ
れが必要な場合に確認可能である。例えば、複合フォー
マット内のベース・アドレスは常に同じ位置にある。従
って、各アドレシング方法に対し装置は必要とされない
が、全てのディスクリブタ・フォーマツトラ包含する複
合アドレシング機構が可能である。同様にして、通常、
ディスクリシタ内に見出されるフラグの如き他の制御因
子は複合ディスクリシタ内に標準的な位置を見出すこと
が出来、使用すべきディコア依存型装置とは異ガっでい
る複合装置を可能にする。

各種のディコアにおいては、典型的にはアドレス・フォ
ーメーションが処理される方法として各種の変形がある
。可能な変形例が本発明で処理される方法の事例を第８
図に示す。ステップ８０１を参照すると、プリベージン
グ・アドレス作動が実行されている。ページ・テーブル
・ワードがページ・テーブル・バッファにあるか否かに
ついてステップ０８０２において決定をしなければ彦ら
ない。ページ・テーブル・ワードが啄−ノ・テーブル・
バッファにない場合にはステラ７”８０３は波−ノ・テ
ーブル・ワードが要求されているが否かを決定する。ペ
ージ・テーブル・ワードが要求すれない場合には形成さ
れたアドレスがここでスーパーバイザー・ページング技
法を使ってフィジカル・アドレスに変換され、ページン
グ・バッファ内に格納される。本発明の装置においては
、ページ・テーブル・ワードが参照される際の別の時点
にページング・プロセスが要求されないようフィジカル
・アドレスがページ・テーブル・ワード・バッファに保
持される。従って、ステップ８０２において波−ノ・テ
ーブル・ワードがバッファ内にあった場合にはこのアド
レスは既にフィシカッいアドレスであシ、示されたフィ
ジカル・メモリ・ロケーションからデータを検索するた
めキャッシュ部に移送可能となる。ページ・テーブル・
ワードが要求される場合にはステップ８０５は命令がど
のディコアに付属しているかを決定する。本発明の例に
おいては、マルチックス・ディコアにおけるページング
はｌステップ・プロセスであり、一方、ハーチャル・デ
ィコアにおけるイージングは２段階ノロ七スである。マ
ルチックス・ディコアにおいて、これがマルチックス・
ディコア・アドレスであるという決定がなされた後にス
テップ８０９がページ・テーブル・ワードのアドレスを
表わすようアドレスの再も高い順位の２６ビツトにアク
セスする。然し乍ら、フィジカル・アドレスを得るため
スー・９−バイザ・ページングを実行しなければならな
い。ステップ８１０においてページ・テーブル・ワード
はそのメモリから検索され、ステラ７°８１１において
はページ・テーブル・ワードはフィジカル・アドレスに
変換され、将来の参照のため・バッファ内に格納される
。次に、フィジカル・アドレスは指示されたロケーショ
ンにおけるデータの検索のため格納部に送られる。パー
チャル・ディコア・モードにおいてステップ８０６はペ
ージ・ディレクトリ・レジスタ内の内容とワーキング・
スペース番号の使用の組合せによ多形成されるページ・
テーブル・スペースノアドレスを含む。これらの番号が
組合わされた後にスーパ−バイザーページングがフィジ
カル・アドレスを得る目的で使用される。ステラｆ８ｏ
７にオイ”Ｃステラ７’８０６で表わされたフィジカル
・アドレス内の内容がページ・テーブル・ペースかう検
索され、ページ・テーブル・ワードを得るためパーチャ
ル・ページ番号と組合わされる。この内容で表わされた
フィジカル・アト−レスを得るためスーパーパイプ・ペ
ージング技法が使用される。

ステップ８０８において、Ｋ−ジ・テーブル・ワードは
ステップ８０７から形成されたフィジカル・アドレスに
おいてメモリから検索され、ステップ８１１においてペ
ージ・テーブル・ワードはフィジカル・アドレスに変換
され、ページ・テーブル・バッファ内に格納される。フ
ィジカル・アドレスはステッ７″８１２内の指示された
メモリ・ロケーションでの内容を検索するだめキャッシ
ュ部へも送うれる。然し乍ら、イージング・モードでの
パーチャル・ディコア・アドレス・フォーマットとマル
チックス・アドレス・フォーメーションを区別するに際
し、本発明で利用しなければならない唯一の付加的な機
構はパーチャル・ディコアにおけるページングの第２レ
ベルを提供スルページ・ディレクトリ・ペース・レジス
タである。

次に、第９図を参照すると、現在採用中のオペレーティ
ング・システムに命令を組合せる装置が表わしてあシ、
その命令の実行が可能か否かの決定がなされる。命令は
１命令取出しユニット若しくは中央ユニット・・七イブ
・ライン構造のいずれか一方から命令レジスタ９１０内
にロードされる。

オセレーション・コード（ＯＰ　　Ｃ０ＤＥ）　　に適
用されるこの命令の部分はＯＰ　　Ｃ０ＤＥ　　レジス
タ９１１内にロードされる。ＯＰ　　Ｃ０ＤＥ　　レジ
スタはＲＡＭメモリとＲＡＭメモリのロケーションに対
するアドレスを提供する制御ストア９１２に接続されて
いる。

制御ストアの各ロケーションには第４レーテイング・シ
ステム又はＯＰ　　コード命令を実行可能ならしめるシ
ステムを表わす３ビット番号がある。各種のオペレーテ
ィング・システムの命令レパートリ−と組合った命令の
組の間には重なり合うエリアがあることは明らかであろ
う。然し乍ら、制御ストア内のデータはこのオーバーラ
ツプを処理するようコード化出来る。それ以前に且つ現
在作動しているオペレーティング・システムのパラメー
タが中央処理ユニット内でイニシャライズされている際
オプション・レジスタ９１３はコレクタからロードされ
ている。オプション・レノスタノ出力は組合せ論理ユニ
ット９１４に接続されている。

組合せ論理ユニットの目的はオペレーティング・システ
ム又は（命令レジスタ内の）命令の実行を可能にするシ
ステムがオプション・レノスタノ指定された部分内に位
置付けである信号により確認されるオにレーティング・
システムと同シであることを確実にすることにある。オ
プション・レジスタ内の情報と制御格納部内のアドレス
・ロケーションからの情報が同一でない場合には欠陥が
欠陥レジスタ９１５内に位置付けられ、欠陥レジスタ９
１５の出力はコレクタに向けられる。コレクタ内におい
て通常の欠陥処理方法は欠陥状態を受入れた時点で行な
われる。

次に、第１０図を参照すると、各種ノオペレーティング
・システムに割当てられたフィジカル・メモリを分割さ
せるのに使用される装置が示されている。データ処理シ
（ステム内で現在作動中のオペレーティング・システム
のイニシャライゼーション中にデータはスーパーバイブ
・バウンド・レジスタ９４５とスーパ−バイザ・ペース
・レジスタ９４３に入力される。その他、スーパーバイ
ザ・ベージ・テーブルには各種のオにレーティング・シ
ステムに割当てられた各種のフィジカル・アドレス゛ロ
ケーションが提供される。実際のアドレス・フォーメー
ション中に実際のアドレスがスイッチ／レジスタ組合せ
体９４４に与えられる。レジスタの内容とスーパーバイ
ザ・）ぐランド・レジスタ９４５の内容は組合わされて
結果的に生ずるアドレスがオペレーティング・システム
に割当てられた限界値を延え々いようにする。９４１に
含まれている実アドレスも加算器９４７内でスーパ−バ
イザ・ペース・１／ノスタ９４３内のデータとも組合わ
される。その結果体じたアドレスがスーパーパイプ・ペ
ージ・ディレクトリ９４９に与えられる。基本的にはス
イッチ／レジスタ組合せ体９４４内の数値はスーパー・
ぐイザ・ペース・レジスタによシ与えられるペース・ア
ドレスに対する偏差値を与える。次に、スーパ・バイザ
ーベージ・テーブル・ディレクトリ９４９内のアドレス
・ロケーションがレジスタ９５０内に格納され、槓−ジ
を表わすのに要求されない下位のアドレス・ビット信号
と共に、形成されたアドレスによυ示さ前掲の説明は好
適実施態様の作動の説明をするため含まれているもので
、本発明の範囲を限定する意味はない。本発明の範囲は
前掲の特許請求の範囲によってのみ限定されるものであ
る。前掲の説明から当技術の熟知者には更に本発明の技
術思想と範囲により包含される多くの改変例が明らかで
あろう。

【図面の簡単な説明】

第１図は、データ処理システムのブロック図。 第２図は、本発明のＶＭＳＭ実行ユニットを含む中央処
理ユニットのブロック図。 第３図は、データ処理ユニットのメモリ・ユニットに格
納された典型的な命令のフォーマットを示す。 第４Ａ図は、典型的な啄−シック・ディコア・ディスク
リブタ・フォーマットの図。 第４Ｂ図は、典型的なパーチャル・ディコア・ディスク
リブタ・フォーマットの図。 第４Ｃ図は、典型的なマルチックス・ディコア・ディス
クリシタ・フォーマットの図。 第４Ｄ図は、典型的な複合ディコア・ディスクリブタ・
フォーマットの図。 第５図は、ＶＭＳＭ　ユニットの主要構成要素のブロッ
ク図０ 第６図は、ＶＭＳＭ　ユニットの構成要素の模式ブロッ
ク図り 第６Ａ図は、ベーシック・ディコア内のアドレシング機
構の模式図。 第６Ｂ図は、マルチックス・ディコアのアドレシング機
構の模式図。 第６Ｃ図は、パーチャル・ディコアのアドレシング機構
の模式図。 第６Ｄ図は、複合ディコアのアドレシング機構の模式図
。 第８図は、パーチャル・ディコアでのベージングとマル
チックス・ディコアの啄−ジンクの間の差を表わす流れ
図。 第９図は、命令を実行出来る中央処理ユニットによる実
行を制御する装置の模式回路図。 第１０図は、アドレス・フォーメーションに対し最終的
なぜ一ノング作動を提供する模式的な回路図。 １・・中央処理ユニ、ト、２・・制御インターフェース
・ユニット、３・・・主メモリ・ユニット、４・入出力
マルチプレクサ、５・・・チャンネル・アク＋ブタ・ユ
ニット、６・・・周辺システム。 ％　許出Ｍ　人　ハネウェル・インフォメーション・シ
ステムズ・手続補正書（方式） 収入印紙金額 円 １　事件の表示　　特１ｉ１１１１！　５８−１９１１
０２　　。 ２発　明　の名称 データ処理ユニット ３　補正をする者 事件との関係　　出願人 住ｒ’ｆｔ　　　　　アメリカ合衆国０２１５４マナチ
ユ→ツツ州、ウォルナム。 スミス・ストリート２００ 名　称　　　　ｔ４ウェル・インフォメーション・シス
テムズ・インコーポレーテ、ド代表者　　ウィリアム・
タブリュー・ホロウェイ　ジュニア５　手続補正指令書
の日付 昭和５９年　１月　１１日（発送日昭和５９年　１月　
３１日）以　　上

Claims (2)

【特許請求の範囲】
1. （１）　　複ａ　個のオペレーティング・システムヲ有
   し、前記各オペレーティング・システムは異なるｙ’イ
   コアを要求するものであシ、前記複数個のオペレーティ
   ング・システムの命令を実行する中央処理ユニットを有
   するデータ処理ユニットにおいて、 前記中央処理ユニットは、 複合ディスクリブタを提供するため前記各オペレーティ
   ング・システムに関連したディスクリブタの転送に応答
   する装置と、 前記命令と、アドレス・フォーメーションを前記各オペ
   レーティング・システムと互換性のあるものとしている
   前記複合ｆイスクリシタとに応答するアドレス装置と、 前記メモリ・ユニットの予め割当てられた部分に対する
   現在活動しているオペレーティング・システムのアクセ
   スを制限するため前記アドレス装置に接続されたページ
   ング装置と、 前記各命令が前記現在活動中のオペレーティング・シス
   テムで許可されているか否かを決定するため前記各命令
   に応答し、許可されていない命令が確認されるとき前記
   中央処理ユニットに信号を供給する命令応答装置とから
   成るデータ処理ユニット。
2. （２）前記ページング装置が前記メモリ・ユニット全て
   に対するアクセスを可能とし、前記命令応答装置が任意
   個数の又は全ての前記オペレーティング・システムと組
   合った命令の実行を特徴とする特許請求の範囲第（１）
   項に記載のデータ処理コーニット。