JP2801135B2 - パイプラインプロセッサの命令読み出し方法及び命令読み出し装置 - Google Patents
パイプラインプロセッサの命令読み出し方法及び命令読み出し装置Info
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- JP2801135B2 JP2801135B2 JP5296940A JP29694093A JP2801135B2 JP 2801135 B2 JP2801135 B2 JP 2801135B2 JP 5296940 A JP5296940 A JP 5296940A JP 29694093 A JP29694093 A JP 29694093A JP 2801135 B2 JP2801135 B2 JP 2801135B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
- G06F9/3806—Instruction prefetching for branches, e.g. hedging, branch folding using address prediction, e.g. return stack, branch history buffer
Description
【０００１】
【産業上の利用分野】本発明はブランチ・ヒストリーを
有し、命令読み出しを命令実行に先行してパイプライン
処理する情報処理装置（以下、「パイプラインプロセッ
サ」という。）の命令読み出し方法及び命令読み出し装
置に関する。
有し、命令読み出しを命令実行に先行してパイプライン
処理する情報処理装置（以下、「パイプラインプロセッ
サ」という。）の命令読み出し方法及び命令読み出し装
置に関する。
【０００２】
【従来の技術】パイプライン処理方式を採用した情報処
理装置においては、一つの命令の実行の完了を待たずに
実行ステージが空けば次々と命令を投入してその実行を
開始する。このことによって性能の増大を図ってきた。
しかしながら先行する命令の実行結果が後続の命令の実
行に影響を与えることで、先行する命令の実行を待たな
ければ後続の命令の実行ができないことが起こる。この
ような場合、パイプラインに乱れが生じて性能低下が引
き起こされる。
理装置においては、一つの命令の実行の完了を待たずに
実行ステージが空けば次々と命令を投入してその実行を
開始する。このことによって性能の増大を図ってきた。
しかしながら先行する命令の実行結果が後続の命令の実
行に影響を与えることで、先行する命令の実行を待たな
ければ後続の命令の実行ができないことが起こる。この
ような場合、パイプラインに乱れが生じて性能低下が引
き起こされる。
【０００３】特に、命令実行に先行して読み出された命
令が分岐命令であって、分岐が成立するか否かは命令実
行後でなければわからない場合に、パイプラインに乱れ
が生じやすく、その出現頻度が高いこともあって、性能
低下を引き起こす大きな原因となっていた。
令が分岐命令であって、分岐が成立するか否かは命令実
行後でなければわからない場合に、パイプラインに乱れ
が生じやすく、その出現頻度が高いこともあって、性能
低下を引き起こす大きな原因となっていた。
【０００４】これを改善する目的で、分岐命令のアドレ
スと分岐先命令のアドレスである「分岐先アドレス」と
の対応関係を分岐命令の実行結果とともにブランチ・ヒ
ストリーと呼ばれる機構に記憶させておき、分岐命令の
成立・不成立と分岐先アドレスとを、分岐命令の実行以
前に、過去の実行結果に基づいて予測するとともに、分
岐成立が予想される場合に、その予測された分岐先アド
レスを用いて命令読み出しを行って分岐命令に続けて命
令実行ステージに投入する機構が考えられている。
スと分岐先命令のアドレスである「分岐先アドレス」と
の対応関係を分岐命令の実行結果とともにブランチ・ヒ
ストリーと呼ばれる機構に記憶させておき、分岐命令の
成立・不成立と分岐先アドレスとを、分岐命令の実行以
前に、過去の実行結果に基づいて予測するとともに、分
岐成立が予想される場合に、その予測された分岐先アド
レスを用いて命令読み出しを行って分岐命令に続けて命
令実行ステージに投入する機構が考えられている。
【０００５】
【発明が解決しようとする課題】ところで、分岐命令を
実行した結果、分岐が成立し、その分岐先の命令列中に
分岐命令があって、それがまた分岐成立するような場合
−この様なケースは、分岐命令によって次々と異なる命
令列を飛び回る場合のみならず、数命令先に条件分岐し
て選択的に処理を行う様な場合や、自身の命令列の先頭
の命令に分岐してループするような場合など、当然想定
すべきものである−に、始めの分岐命令の分岐先の命令
読み出しがブランチ・ヒストリーから限られた分岐先ア
ドレスを用いて分岐命令自身の実行以前に行われて、更
に、その命令読み出しで後の分岐命令の分岐先アドレス
がブランチ・ヒストリーから得られることは容易に想定
できる。
実行した結果、分岐が成立し、その分岐先の命令列中に
分岐命令があって、それがまた分岐成立するような場合
−この様なケースは、分岐命令によって次々と異なる命
令列を飛び回る場合のみならず、数命令先に条件分岐し
て選択的に処理を行う様な場合や、自身の命令列の先頭
の命令に分岐してループするような場合など、当然想定
すべきものである−に、始めの分岐命令の分岐先の命令
読み出しがブランチ・ヒストリーから限られた分岐先ア
ドレスを用いて分岐命令自身の実行以前に行われて、更
に、その命令読み出しで後の分岐命令の分岐先アドレス
がブランチ・ヒストリーから得られることは容易に想定
できる。
【０００６】しかしながら、ブランチ・ヒストリーによ
って得られる分岐先アドレスを用いた分岐先の命令列の
読み出しは、読み出された命令列を保持する命令バッフ
ァー機構等の制約から無制限に行うことはできなかっ
た。また、命令バッファー機構等の使用効率を考慮した
場合には、読み出される命令列が実際に使用される可能
性が高い場合にのみ行うことが好ましい。
って得られる分岐先アドレスを用いた分岐先の命令列の
読み出しは、読み出された命令列を保持する命令バッフ
ァー機構等の制約から無制限に行うことはできなかっ
た。また、命令バッファー機構等の使用効率を考慮した
場合には、読み出される命令列が実際に使用される可能
性が高い場合にのみ行うことが好ましい。
【０００７】一方、上記のような場合に、後の分岐命令
の分岐先の命令列の読み出しをブランチ・ヒストリーか
ら得られる情報に基づいて行うことができないとすれ
ば、ブランチ・ヒストリーの効果を著しく損なってしま
うことになる。
の分岐先の命令列の読み出しをブランチ・ヒストリーか
ら得られる情報に基づいて行うことができないとすれ
ば、ブランチ・ヒストリーの効果を著しく損なってしま
うことになる。
【０００８】本発明はかかる事情に鑑みてなされたもの
で、命令読み出しと命令実行とが独立にパイプライン処
理されるパイプラインプロセッサにあって、分岐命令の
出現頻度が高くても性能低下を引き起こしにくくし、ま
た、命令バッファー機構等のハードウェア量の増大を招
かずにブランチ・ヒストリーを効率的に使用することが
可能となる命令読み出し方法及び命令読み出し装置を提
供することを目的とする。
で、命令読み出しと命令実行とが独立にパイプライン処
理されるパイプラインプロセッサにあって、分岐命令の
出現頻度が高くても性能低下を引き起こしにくくし、ま
た、命令バッファー機構等のハードウェア量の増大を招
かずにブランチ・ヒストリーを効率的に使用することが
可能となる命令読み出し方法及び命令読み出し装置を提
供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するため、分岐命令が格納されているアドレスと、こ
の分岐命令の分岐成立時のアドレスである分岐先アドレ
スとを、該分岐命令の過去の実行結果に関する情報とと
もに管理するブランチ・ヒストリーＤ３を有し、命令読
み出しを命令実行に先行してパイプライン処理するパイ
プラインプロセッサの命令読み出し方法を以下のステッ
プから構成した。図１は、本発明にかかるパイプライン
プロセッサの命令読み出し方法の第１原理フローであ
る。
決するため、分岐命令が格納されているアドレスと、こ
の分岐命令の分岐成立時のアドレスである分岐先アドレ
スとを、該分岐命令の過去の実行結果に関する情報とと
もに管理するブランチ・ヒストリーＤ３を有し、命令読
み出しを命令実行に先行してパイプライン処理するパイ
プラインプロセッサの命令読み出し方法を以下のステッ
プから構成した。図１は、本発明にかかるパイプライン
プロセッサの命令読み出し方法の第１原理フローであ
る。
【００１０】アドレス生成ステップＳ１１は、所定のア
ドレスから一定値ずつ増加するアドレスを生成するとと
もに、生成されたアドレスに格納されている命令列の中
に分岐命令が存在し、この分岐命令の分岐が成立する場
合に、その分岐先アドレスから一定値ずつ増加するアド
レスを生成する。
ドレスから一定値ずつ増加するアドレスを生成するとと
もに、生成されたアドレスに格納されている命令列の中
に分岐命令が存在し、この分岐命令の分岐が成立する場
合に、その分岐先アドレスから一定値ずつ増加するアド
レスを生成する。
【００１１】分岐可能性情報検索ステップＳ１２は、前
記アドレス生成ステップＳ１１で生成されたアドレスに
格納されている命令列の中に分岐命令が存在する場合
に、該分岐命令の分岐成立となる可能性を示唆する情報
を前記ブランチ・ヒストリーＤ３から検索する。
記アドレス生成ステップＳ１１で生成されたアドレスに
格納されている命令列の中に分岐命令が存在する場合
に、該分岐命令の分岐成立となる可能性を示唆する情報
を前記ブランチ・ヒストリーＤ３から検索する。
【００１２】分岐先アドレス保持ステップＳ１３は、前
記分岐可能性情報検索ステップＳ１２で分岐成立可能性
を示唆する情報が得られる場合に、該分岐命令の分岐先
アドレスに格納されている命令が読み出し可能になるま
で該分岐先アドレスを保持する。
記分岐可能性情報検索ステップＳ１２で分岐成立可能性
を示唆する情報が得られる場合に、該分岐命令の分岐先
アドレスに格納されている命令が読み出し可能になるま
で該分岐先アドレスを保持する。
【００１３】命令読み出しステップＳ１４は、前記分岐
先アドレス保持ステップＳ１３に保持されたアドレスに
格納された命令を読み出す。また、本発明は、前記課題
を解決するため、分岐命令が格納されているアドレス
と、この分岐命令の分岐成立時のアドレスである分岐先
アドレスとを、該分岐命令の過去の実行結果に関する情
報とともに管理するブランチ・ヒストリーＤ３を有し、
複数の命令列の命令読み出しを命令実行に先行してパイ
プライン処理するパイプラインプロセッサの命令読み出
し方法を以下のステップから構成した。図２は、本発明
にかかるパイプラインプロセッサの命令読み出し方法の
第２原理フローである。
先アドレス保持ステップＳ１３に保持されたアドレスに
格納された命令を読み出す。また、本発明は、前記課題
を解決するため、分岐命令が格納されているアドレス
と、この分岐命令の分岐成立時のアドレスである分岐先
アドレスとを、該分岐命令の過去の実行結果に関する情
報とともに管理するブランチ・ヒストリーＤ３を有し、
複数の命令列の命令読み出しを命令実行に先行してパイ
プライン処理するパイプラインプロセッサの命令読み出
し方法を以下のステップから構成した。図２は、本発明
にかかるパイプラインプロセッサの命令読み出し方法の
第２原理フローである。
【００１４】アドレス生成ステップＳ２１ａ、Ｓ２１
ｂ、Ｓ２１ｃは、所定のアドレスから一定値ずつ増加す
るアドレスを生成するとともに、生成されたアドレスに
格納されている命令列の中に分岐命令が存在する場合
に、その分岐先アドレスから一定値ずつ増加するアドレ
スを生成する。
ｂ、Ｓ２１ｃは、所定のアドレスから一定値ずつ増加す
るアドレスを生成するとともに、生成されたアドレスに
格納されている命令列の中に分岐命令が存在する場合
に、その分岐先アドレスから一定値ずつ増加するアドレ
スを生成する。
【００１５】分岐可能性情報検索ステップＳ２２は、前
記アドレス生成ステップＳ２１ａ、Ｓ２１ｂ、Ｓ２１ｃ
で生成されたアドレスに格納されている命令列の中に分
岐命令が存在する場合に、該分岐命令の分岐成立となる
可能性を示唆する情報を前記ブランチ・ヒストリーＤ３
から検索する。
記アドレス生成ステップＳ２１ａ、Ｓ２１ｂ、Ｓ２１ｃ
で生成されたアドレスに格納されている命令列の中に分
岐命令が存在する場合に、該分岐命令の分岐成立となる
可能性を示唆する情報を前記ブランチ・ヒストリーＤ３
から検索する。
【００１６】分岐先アドレス保持ステップＳ２３ａ、Ｓ
２３ｂ、Ｓ２３ｃは、前記分岐可能性情報検索ステップ
Ｓ２２で分岐成立可能性を示唆する情報が得られる場合
に、該分岐命令の分岐先アドレスに格納されている命令
が読み出し可能になるまで該分岐先アドレスを保持す
る。
２３ｂ、Ｓ２３ｃは、前記分岐可能性情報検索ステップ
Ｓ２２で分岐成立可能性を示唆する情報が得られる場合
に、該分岐命令の分岐先アドレスに格納されている命令
が読み出し可能になるまで該分岐先アドレスを保持す
る。
【００１７】命令読み出しステップＳ２４は、前記分岐
先アドレス保持ステップＳ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ
に保持されたアドレスに格納された命令を読み出す。さ
らに、本発明は、前記課題を解決するため、分岐命令が
格納されているアドレスと、この分岐命令の分岐成立時
のアドレスである分岐先アドレスとを、該分岐命令の過
去の実行結果に関する情報とともに管理するブランチ・
ヒストリーＤ３を有し、命令読み出しを命令実行に先行
してパイプライン処理するパイプラインプロセッサの命
令読み出し装置を以下の手段から構成した。図３は、本
発明にかかるパイプラインプロセッサの命令読み出し方
法の第１原理図である。
先アドレス保持ステップＳ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ
に保持されたアドレスに格納された命令を読み出す。さ
らに、本発明は、前記課題を解決するため、分岐命令が
格納されているアドレスと、この分岐命令の分岐成立時
のアドレスである分岐先アドレスとを、該分岐命令の過
去の実行結果に関する情報とともに管理するブランチ・
ヒストリーＤ３を有し、命令読み出しを命令実行に先行
してパイプライン処理するパイプラインプロセッサの命
令読み出し装置を以下の手段から構成した。図３は、本
発明にかかるパイプラインプロセッサの命令読み出し方
法の第１原理図である。
【００１８】アドレス生成手段Ｍ１１は、所定のアドレ
スから一定値ずつ増加するアドレスを生成するととも
に、生成されたアドレスに格納されている命令列の中に
分岐命令が存在し、この分岐命令の分岐が成立する場合
に、その分岐先アドレスから一定値ずつ増加するアドレ
スを生成する。
スから一定値ずつ増加するアドレスを生成するととも
に、生成されたアドレスに格納されている命令列の中に
分岐命令が存在し、この分岐命令の分岐が成立する場合
に、その分岐先アドレスから一定値ずつ増加するアドレ
スを生成する。
【００１９】分岐可能性情報検索手段Ｍ１２は、前記ア
ドレス生成手段Ｍ１１で生成されたアドレスに格納され
ている命令列の中に分岐命令が存在する場合に、該分岐
命令の分岐成立となる可能性を示唆する情報を前記ブラ
ンチ・ヒストリーＤ３から検索する。
ドレス生成手段Ｍ１１で生成されたアドレスに格納され
ている命令列の中に分岐命令が存在する場合に、該分岐
命令の分岐成立となる可能性を示唆する情報を前記ブラ
ンチ・ヒストリーＤ３から検索する。
【００２０】分岐先アドレス保持手段Ｍ１３は、前記分
岐可能性情報検索手段Ｍ１２で分岐成立可能性を示唆す
る情報が得られる場合に、該分岐命令の分岐先アドレス
に格納されている命令が読み出し可能になるまで該分岐
先アドレスを保持する。
岐可能性情報検索手段Ｍ１２で分岐成立可能性を示唆す
る情報が得られる場合に、該分岐命令の分岐先アドレス
に格納されている命令が読み出し可能になるまで該分岐
先アドレスを保持する。
【００２１】命令読み出し手段Ｍ１４は、前記分岐先ア
ドレス保持手段Ｍ１３に保持されたアドレスに格納され
た命令を読み出す。そして、本発明は、前記課題を解決
するため、分岐命令が格納されているアドレスと、この
分岐命令の分岐成立時のアドレスである分岐先アドレス
とを、該分岐命令の過去の実行結果に関する情報ととも
に管理するブランチ・ヒストリーＤ３を有し、複数の命
令列の命令読み出しを命令実行に先行してパイプライン
処理するパイプラインプロセッサの命令読み出し装置を
以下の手段から構成した。図４は、本発明にかかるパイ
プラインプロセッサの命令読み出し方法の第２原理図で
ある。
ドレス保持手段Ｍ１３に保持されたアドレスに格納され
た命令を読み出す。そして、本発明は、前記課題を解決
するため、分岐命令が格納されているアドレスと、この
分岐命令の分岐成立時のアドレスである分岐先アドレス
とを、該分岐命令の過去の実行結果に関する情報ととも
に管理するブランチ・ヒストリーＤ３を有し、複数の命
令列の命令読み出しを命令実行に先行してパイプライン
処理するパイプラインプロセッサの命令読み出し装置を
以下の手段から構成した。図４は、本発明にかかるパイ
プラインプロセッサの命令読み出し方法の第２原理図で
ある。
【００２２】アドレス生成手段Ｍ２１ａ、Ｍ２１ｂ、Ｍ
２１ｃは、所定のアドレスから一定値ずつ増加するアド
レスを生成するとともに、生成されたアドレスに格納さ
れている命令列の中に分岐命令が存在する場合に、その
分岐先アドレスから一定値ずつ増加するアドレスを生成
する。
２１ｃは、所定のアドレスから一定値ずつ増加するアド
レスを生成するとともに、生成されたアドレスに格納さ
れている命令列の中に分岐命令が存在する場合に、その
分岐先アドレスから一定値ずつ増加するアドレスを生成
する。
【００２３】分岐可能性情報検索手段Ｍ２２は、前記ア
ドレス生成手段Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃで生成さ
れたアドレスに格納されている命令列の中に分岐命令が
存在する場合に、該分岐命令の分岐成立となる可能性を
示唆する情報を前記ブランチ・ヒストリーＤ３から検索
する。
ドレス生成手段Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃで生成さ
れたアドレスに格納されている命令列の中に分岐命令が
存在する場合に、該分岐命令の分岐成立となる可能性を
示唆する情報を前記ブランチ・ヒストリーＤ３から検索
する。
【００２４】分岐先アドレス保持手段Ｍ２３ａ、Ｍ２３
ｂ、Ｍ２３ｃは、前記分岐可能性情報検索手段Ｍ２２で
分岐成立可能性を示唆する情報が得られる場合に、該分
岐命令の分岐先アドレスに格納されている命令が読み出
し可能になるまで該分岐先アドレスを保持する。
ｂ、Ｍ２３ｃは、前記分岐可能性情報検索手段Ｍ２２で
分岐成立可能性を示唆する情報が得られる場合に、該分
岐命令の分岐先アドレスに格納されている命令が読み出
し可能になるまで該分岐先アドレスを保持する。
【００２５】命令読み出し手段Ｍ２４は、前記分岐先ア
ドレス保持手段Ｍ２３ａ、Ｍ２３ｂ、Ｍ２３ｃに保持さ
れたアドレスに格納された命令を読み出す。なお、以上
の説明で使用した「アドレス」は、「命令アドレス」と
同義である。
ドレス保持手段Ｍ２３ａ、Ｍ２３ｂ、Ｍ２３ｃに保持さ
れたアドレスに格納された命令を読み出す。なお、以上
の説明で使用した「アドレス」は、「命令アドレス」と
同義である。
【００２６】
【作用】本発明によれば、分岐先アドレスが保持され
て、なおかつこの分岐先アドレスに格納された命令が読
み出されて記憶される。そのため、命令実行に先行して
読み出された命令が分岐命令であって、分岐が成立する
か否かが命令実行後でなければわからない場合でも、分
岐命令の分岐成立が確定すれば、命令実行パイプライン
に分岐先アドレスに格納された命令を遅滞なく投入する
ことが可能となる。従って、分岐命令の出現頻度が高く
てもパイプラインプロセッサの性能低下を引き起こしに
くくする。
て、なおかつこの分岐先アドレスに格納された命令が読
み出されて記憶される。そのため、命令実行に先行して
読み出された命令が分岐命令であって、分岐が成立する
か否かが命令実行後でなければわからない場合でも、分
岐命令の分岐成立が確定すれば、命令実行パイプライン
に分岐先アドレスに格納された命令を遅滞なく投入する
ことが可能となる。従って、分岐命令の出現頻度が高く
てもパイプラインプロセッサの性能低下を引き起こしに
くくする。
【００２７】また、複数のアドレス生成ステップ（手
段）を設ければ、分岐命令の分岐先にまた分岐命令があ
る場合でも、各アドレス生成ステップ（手段）に各分岐
命令が格納されているアドレスから始まる命令列のアド
レスを生成させることが可能となる。そのため、単数の
アドレス生成ステップ（手段）を設けた場合に比べ、よ
りパイプラインプロセッサの性能低下を引き起こしにく
くする。
段）を設ければ、分岐命令の分岐先にまた分岐命令があ
る場合でも、各アドレス生成ステップ（手段）に各分岐
命令が格納されているアドレスから始まる命令列のアド
レスを生成させることが可能となる。そのため、単数の
アドレス生成ステップ（手段）を設けた場合に比べ、よ
りパイプラインプロセッサの性能低下を引き起こしにく
くする。
【００２８】そして、以上のように命令バッファー機構
等のハードウェア量の増大を招かずにブランチ・ヒスト
リーを効率的に使用することが可能となる。
等のハードウェア量の増大を招かずにブランチ・ヒスト
リーを効率的に使用することが可能となる。
【００２９】
【実施例】以下、パイプラインプロセッサに適用した実
施例に従って本発明を詳細に説明する。
施例に従って本発明を詳細に説明する。
【００３０】なお、これまで「命令読み出し」として説
明した語句を「命令フェッチ」と、また、「読み出し」
として説明した語句を「フェッチ」として説明する。 ＜パイプラインプロセッサの概要＞これから説明する実
施例のパイプラインプロセッサは、命令フェッチを行う
命令フェッチパイプラインと、この命令フェッチパイプ
ラインと独立に命令実行を行う命令実行パイプラインと
を備えている。
明した語句を「命令フェッチ」と、また、「読み出し」
として説明した語句を「フェッチ」として説明する。 ＜パイプラインプロセッサの概要＞これから説明する実
施例のパイプラインプロセッサは、命令フェッチを行う
命令フェッチパイプラインと、この命令フェッチパイプ
ラインと独立に命令実行を行う命令実行パイプラインと
を備えている。
【００３１】ここで、命令フェッチパイプラインは、Ｉ
Ａサイクル（命令フェッチアドレスの計算サイクル）、
ＩＴサイクル（アドレス変換サイクル）、ＩＢサイクル
（バッファの読み出しサイクル）、ＩＲサイクル（命令
実行パイプラインとの同期サイクル）という「ＩＡ−Ｉ
Ｔ−ＩＢ−ＩＲ」という４サイクル構成からなる。
Ａサイクル（命令フェッチアドレスの計算サイクル）、
ＩＴサイクル（アドレス変換サイクル）、ＩＢサイクル
（バッファの読み出しサイクル）、ＩＲサイクル（命令
実行パイプラインとの同期サイクル）という「ＩＡ−Ｉ
Ｔ−ＩＢ−ＩＲ」という４サイクル構成からなる。
【００３２】一方、命令実行パイプラインは、Ｄサイク
ル（命令の解読サイクル）、Ａサイクル（主記憶オペラ
ンドのアドレス計算サイクル）、Ｔサイクル（アドレス
変換サイクル）、Ｂサイクル（オペランドの読み出しサ
イクル）、Ｅサイクル（演算実行サイクル）、Ｗサイク
ル（演算結果格納サイクル）という「Ｄ−Ａ−Ｔ−Ｂ−
Ｅ−Ｗ」という６サイクル構成からなる。
ル（命令の解読サイクル）、Ａサイクル（主記憶オペラ
ンドのアドレス計算サイクル）、Ｔサイクル（アドレス
変換サイクル）、Ｂサイクル（オペランドの読み出しサ
イクル）、Ｅサイクル（演算実行サイクル）、Ｗサイク
ル（演算結果格納サイクル）という「Ｄ−Ａ−Ｔ−Ｂ−
Ｅ−Ｗ」という６サイクル構成からなる。
【００３３】図４に、本発明により構成されるパイプラ
インプロセッサの全体構成を図示する。前記命令フェッ
チパイプラインは、アドレス生成回路ＩＦ＿ＥＡＧ、分
岐先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲ、命令フェ
ッチパイプライン用キャッシュＤ１、命令フェッチパイ
プライン用タグ管理回路Ｄ２、ブランチ・ヒストリーＤ
３、命令バッファ回路ＩＢＲ及び命令供給制御回路Ｄ４
を備えている。
インプロセッサの全体構成を図示する。前記命令フェッ
チパイプラインは、アドレス生成回路ＩＦ＿ＥＡＧ、分
岐先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲ、命令フェ
ッチパイプライン用キャッシュＤ１、命令フェッチパイ
プライン用タグ管理回路Ｄ２、ブランチ・ヒストリーＤ
３、命令バッファ回路ＩＢＲ及び命令供給制御回路Ｄ４
を備えている。
【００３４】また、前記命令実行パイプラインは、オペ
ランドアドレス生成回路Ｄ５、命令実行パイプライン用
キャッシュＤ６、演算器Ｄ７及び命令実行パイプライン
用タグ管理回路Ｄ８を備えている。
ランドアドレス生成回路Ｄ５、命令実行パイプライン用
キャッシュＤ６、演算器Ｄ７及び命令実行パイプライン
用タグ管理回路Ｄ８を備えている。
【００３５】以下、命令フェッチパイプラインの各部に
ついて説明する。 ＜アドレス生成回路ＩＦ＿ＥＡＧ＞アドレス生成回路Ｉ
Ｆ＿ＥＡＧは、図６に示すように、Ａ系列（ＩＤ＝０
０）、Ｂ系列（ＩＤ＝０１）、Ｃ系列（ＩＤ＝１０）と
いう３系列の命令列のアドレス生成手段Ｍ２１ａ〜ｃと
選択回路２１から構成される。
ついて説明する。 ＜アドレス生成回路ＩＦ＿ＥＡＧ＞アドレス生成回路Ｉ
Ｆ＿ＥＡＧは、図６に示すように、Ａ系列（ＩＤ＝０
０）、Ｂ系列（ＩＤ＝０１）、Ｃ系列（ＩＤ＝１０）と
いう３系列の命令列のアドレス生成手段Ｍ２１ａ〜ｃと
選択回路２１から構成される。
【００３６】まず、アドレス生成手段Ｍ２１ａ〜ｃにつ
いて説明する。アドレス生成手段Ｍ２１ａは、Ａ系列の
アドレスレジスタＩＡＲＡ、加算回路Ｍ２１ａ１及び選
択回路Ｍ２１ａ２から構成される。
いて説明する。アドレス生成手段Ｍ２１ａは、Ａ系列の
アドレスレジスタＩＡＲＡ、加算回路Ｍ２１ａ１及び選
択回路Ｍ２１ａ２から構成される。
【００３７】前記Ａ系列のアドレスレジスタＩＡＲＡに
は、下記の（イ）〜（ロ）のいずれかのアドレスが入力
される。 （イ）パイプラインが作動状態になった時 プログラム・ステータス・ワードＰＳＷの指すアドレス
がＰＳＷＩＡＲから入力される。 （ロ）分岐命令を実行して分岐先の命令読み出しを行う
時 オペランドアドレス生成回路Ｄ５で生成された分岐先ア
ドレスＯＰ＿ＥＡＧが入力される。
は、下記の（イ）〜（ロ）のいずれかのアドレスが入力
される。 （イ）パイプラインが作動状態になった時 プログラム・ステータス・ワードＰＳＷの指すアドレス
がＰＳＷＩＡＲから入力される。 （ロ）分岐命令を実行して分岐先の命令読み出しを行う
時 オペランドアドレス生成回路Ｄ５で生成された分岐先ア
ドレスＯＰ＿ＥＡＧが入力される。
【００３８】前記加算回路Ｍ２１ａ１は、選択回路２１
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ａ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ａ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
【００３９】前記選択回路Ｍ２１ａ２は、ＩＡＲＡの保
持するアドレスか前記加算回路Ｍ２１ａ１の生成するア
ドレスのいずれか一方を選択する。また、アドレス生成
手段Ｍ２１ｂは、Ｂ系列のアドレスレジスタＩＡＲＢ、
加算回路Ｍ２１ｂ１及び選択回路Ｍ２１ｂ２から構成さ
れる。
持するアドレスか前記加算回路Ｍ２１ａ１の生成するア
ドレスのいずれか一方を選択する。また、アドレス生成
手段Ｍ２１ｂは、Ｂ系列のアドレスレジスタＩＡＲＢ、
加算回路Ｍ２１ｂ１及び選択回路Ｍ２１ｂ２から構成さ
れる。
【００４０】前記Ｂ系列のアドレスレジスタＩＡＲＢに
は、Ａ系列の命令列中に分岐命令（Ｊ１）があり、その
分岐命令（Ｊ１）の分岐成立時の分岐先アドレスから連
続する命令列中に分岐命令（Ｊ２）があった場合に、分
岐命令（Ｊ２）のアドレスが入力される。
は、Ａ系列の命令列中に分岐命令（Ｊ１）があり、その
分岐命令（Ｊ１）の分岐成立時の分岐先アドレスから連
続する命令列中に分岐命令（Ｊ２）があった場合に、分
岐命令（Ｊ２）のアドレスが入力される。
【００４１】前記加算回路Ｍ２１ｂ１は、選択回路２１
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ｂ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ｂ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
【００４２】前記選択回路Ｍ２１ｂ２は、ＩＡＲＢの保
持するアドレスか前記加算回路Ｍ２１ｂ１の生成するア
ドレスのいずれか一方を選択する。さらに、アドレス生
成手段Ｍ２１ｃは、Ｃ系列のアドレスレジスタＩＡＲ
Ｃ、加算回路Ｍ２１ｃ１及び選択回路Ｍ２１ｃ２から構
成される。
持するアドレスか前記加算回路Ｍ２１ｂ１の生成するア
ドレスのいずれか一方を選択する。さらに、アドレス生
成手段Ｍ２１ｃは、Ｃ系列のアドレスレジスタＩＡＲ
Ｃ、加算回路Ｍ２１ｃ１及び選択回路Ｍ２１ｃ２から構
成される。
【００４３】前記Ｃ系列のアドレスレジスタＩＡＲＣ
は、予備のためのアドレスレジスタであり、オペランド
アドレス生成回路Ｄ５からの命令フェッチが行われる場
合に備えて通常空けておかれる。
は、予備のためのアドレスレジスタであり、オペランド
アドレス生成回路Ｄ５からの命令フェッチが行われる場
合に備えて通常空けておかれる。
【００４４】前記加算回路Ｍ２１ｃ１は、選択回路２１
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ｃ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
によってフィードバックされたアドレスに、８バイトと
いう読み出しの命令長を加算して、Ｃ系列の次の命令フ
ェッチのためのアドレスを生成する。このようにするこ
とで、次々にフェッチのためのアドレスが生成されるこ
とになる。
【００４５】前記選択回路Ｍ２１ｃ２は、ＩＡＲＣの保
持するアドレスか前記加算回路Ｍ２１ｃ１の生成するア
ドレスのいずれか一方を選択する。次に、選択回路２１
について説明する。
持するアドレスか前記加算回路Ｍ２１ｃ１の生成するア
ドレスのいずれか一方を選択する。次に、選択回路２１
について説明する。
【００４６】選択回路２１は、選択回路Ｍ２１ａ２、Ｍ
２１ｂ２、Ｍ２１ｃ２の出力するアドレスか、命令実行
パイプラインのオペランドアドレス生成回路Ｄ５の生成
するオペランドアドレス（ＯＰ＿ＥＡＧ）か、分岐先ア
ドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲの選択回路２３の
出力するアドレスのいずれかを選択して、命令フェッチ
パイプライン用キャッシュＤ１及びブランチ・ヒストリ
ーＤ３に渡していくとともに、選択したアドレスをＩＡ
ＲＡ、ＩＡＲＢ、ＩＡＲＣに戻していく。 ＜分岐先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲ＞分岐
先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲは、図６に示
すように、Ａ系列（ＩＤ＝００）、Ｂ系列（ＩＤ＝０
１）、Ｃ系列（ＩＤ＝１０）という３系列のアドレス保
持手段Ｍ２３ａ〜ｃと選択回路２３から構成される。
２１ｂ２、Ｍ２１ｃ２の出力するアドレスか、命令実行
パイプラインのオペランドアドレス生成回路Ｄ５の生成
するオペランドアドレス（ＯＰ＿ＥＡＧ）か、分岐先ア
ドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲの選択回路２３の
出力するアドレスのいずれかを選択して、命令フェッチ
パイプライン用キャッシュＤ１及びブランチ・ヒストリ
ーＤ３に渡していくとともに、選択したアドレスをＩＡ
ＲＡ、ＩＡＲＢ、ＩＡＲＣに戻していく。 ＜分岐先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲ＞分岐
先アドレス保持回路ＢＲＨＩＳ＿ＴＩＡＲは、図６に示
すように、Ａ系列（ＩＤ＝００）、Ｂ系列（ＩＤ＝０
１）、Ｃ系列（ＩＤ＝１０）という３系列のアドレス保
持手段Ｍ２３ａ〜ｃと選択回路２３から構成される。
【００４７】まず、アドレス保持手段Ｍ２３ａ〜ｃにつ
いて説明する。前記アドレス保持手段Ｍ２３ａは、アド
レスレジスタＴＩＡＲＡから構成される。このＴＩＡＲ
Ａには、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡをＴＩＡＲＡにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡは、ＴＩＡＲＡに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＡにホールドされることに
なる。
いて説明する。前記アドレス保持手段Ｍ２３ａは、アド
レスレジスタＴＩＡＲＡから構成される。このＴＩＡＲ
Ａには、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡをＴＩＡＲＡにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＡは、ＴＩＡＲＡに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＡにホールドされることに
なる。
【００４８】前記アドレス保持手段Ｍ２３ｂは、アドレ
スレジスタＴＩＡＲＢから構成される。このＴＩＡＲＢ
には、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢをＴＩＡＲＢにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢは、ＴＩＡＲＢに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＢにホールドされることに
なる。
スレジスタＴＩＡＲＢから構成される。このＴＩＡＲＢ
には、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＡとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢをＴＩＡＲＢにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＢは、ＴＩＡＲＢに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＢにホールドされることに
なる。
【００４９】前記アドレス保持手段Ｍ２３ｃは、アドレ
スレジスタＴＩＡＲＣから構成される。このＴＩＡＲＢ
には、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＣとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣをＴＩＡＲＣにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣは、ＴＩＡＲＣに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＣにホールドされることに
なる。
スレジスタＴＩＡＲＣから構成される。このＴＩＡＲＢ
には、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣが入力される。こ
こで、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣとは、ブランチ・
ヒストリーＤ３を索引して得られた分岐先アドレスを保
持する命令フェッチパイプラインのＩＢサイクルのタグ
である。また、ＳＥＴ＿ＢＲＨＩＳ＿ＴＩＡＲＣとは、
ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣをＴＩＡＲＣにホールド
させるための制御信号である。すなわち、分岐命令の分
岐先アドレスに格納されている命令が読み出し可能であ
れば、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲＣは、ＴＩＡＲＣに
ホールドされないが、読み出し可能でない場合は、読み
出し可能になるまでＴＩＡＲＣにホールドされることに
なる。
【００５０】そして、各アドレス保持手段Ｍ２３ａ〜ｃ
は、それぞれアドレス生成回路ＩＦ＿ＥＡＧのアドレス
生成手段Ｍ２１ａ〜ｃに対応しており、、例えば、アド
レス生成手段Ｍ２１ａが生成したアドレスに分岐命令が
格納されていた場合に、その分岐命令の分岐先アドレス
はアドレス保持手段２３ａに保持される。
は、それぞれアドレス生成回路ＩＦ＿ＥＡＧのアドレス
生成手段Ｍ２１ａ〜ｃに対応しており、、例えば、アド
レス生成手段Ｍ２１ａが生成したアドレスに分岐命令が
格納されていた場合に、その分岐命令の分岐先アドレス
はアドレス保持手段２３ａに保持される。
【００５１】次に、選択回路２３について説明する。選
択回路２３は、アドレス保持手段Ｍ２３ａ〜ｃの保持す
るアドレスか、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲのいずれか
を選択して、選択回路２１に出力する。 ＜命令フェッチパイプライン用キャッシュＤ１＞命令フ
ェッチパイプライン用キャッシュＤ１は、ＲＡＭ（Rand
om Access Memory）と図示していない主記憶装置との接
続部を有している。
択回路２３は、アドレス保持手段Ｍ２３ａ〜ｃの保持す
るアドレスか、ＩＢ＿ＢＲＨＩＳ＿ＴＩＡＲのいずれか
を選択して、選択回路２１に出力する。 ＜命令フェッチパイプライン用キャッシュＤ１＞命令フ
ェッチパイプライン用キャッシュＤ１は、ＲＡＭ（Rand
om Access Memory）と図示していない主記憶装置との接
続部を有している。
【００５２】この命令フェッチパイプライン用キャッシ
ュＤ１は、読み出しアドレス生成手段ＩＦ＿ＥＡＧから
命令アドレスを入力し、命令アドレスに対する命令語を
検索して命令バッファ回路ＩＢＲに出力する。検索でき
なかった（「ヒット」しなかった）場合には、主記憶装
置から命令語を読み出して命令バッファ回路ＩＢＲに出
力する。 ＜命令フェッチパイプライン用タグ管理回路Ｄ２＞命令
フェッチパイプライン用タグ管理回路Ｄ２は、命令フェ
ッチパイプラインの実行サイクルに同期させて、ブラン
チ・ヒストリーＤ３の索引により得られる分岐命令のタ
グ情報を流していくよう管理する。
ュＤ１は、読み出しアドレス生成手段ＩＦ＿ＥＡＧから
命令アドレスを入力し、命令アドレスに対する命令語を
検索して命令バッファ回路ＩＢＲに出力する。検索でき
なかった（「ヒット」しなかった）場合には、主記憶装
置から命令語を読み出して命令バッファ回路ＩＢＲに出
力する。 ＜命令フェッチパイプライン用タグ管理回路Ｄ２＞命令
フェッチパイプライン用タグ管理回路Ｄ２は、命令フェ
ッチパイプラインの実行サイクルに同期させて、ブラン
チ・ヒストリーＤ３の索引により得られる分岐命令のタ
グ情報を流していくよう管理する。
【００５３】ここで、ブランチ・ヒストリーＤ３の索引
により得られる分岐命令のタグ情報の内、分岐先命令ア
ドレスＢＲＨＩＳ＿ＴＩＡＲについては、ＩＢサイクル
でアドレス生成回路ＩＦ＿ＥＡＧの選択回路２１に出力
されて命令フェッチに使用される。 ＜ブランチ・ヒストリーＤ３＞ブランチ・ヒストリーＤ
３は、分岐命令が格納されているアドレスと、この分岐
命令の分岐先アドレスとの対応関係を分岐が成立したか
否か等の制御情報とともに管理する。ここで、このエン
トリーデータは、分岐命令を実行する命令実行パイプラ
インのＷサイクルで登録されることになる。これは、Ｗ
サイクルでは、分岐命令の分岐成立または不成立が確定
していること、ＰＳＷの指すＩＡＲのアドレス（ＰＳＷ
ＩＡＲ）がＷサイクルで実行中の命令のアドレスを指し
示すためである。
により得られる分岐命令のタグ情報の内、分岐先命令ア
ドレスＢＲＨＩＳ＿ＴＩＡＲについては、ＩＢサイクル
でアドレス生成回路ＩＦ＿ＥＡＧの選択回路２１に出力
されて命令フェッチに使用される。 ＜ブランチ・ヒストリーＤ３＞ブランチ・ヒストリーＤ
３は、分岐命令が格納されているアドレスと、この分岐
命令の分岐先アドレスとの対応関係を分岐が成立したか
否か等の制御情報とともに管理する。ここで、このエン
トリーデータは、分岐命令を実行する命令実行パイプラ
インのＷサイクルで登録されることになる。これは、Ｗ
サイクルでは、分岐命令の分岐成立または不成立が確定
していること、ＰＳＷの指すＩＡＲのアドレス（ＰＳＷ
ＩＡＲ）がＷサイクルで実行中の命令のアドレスを指し
示すためである。
【００５４】そして、エントリーデータの登録のため
に、ブランチ・ヒストリーＤ３には、ＰＳＷの指すＩＡ
ＲのアドレスであるＰＳＷＩＡＲと、命令実行パイプラ
インのＷサイクルのタグであるＷＯＡＲと、分岐命令の
実行結果が分岐成立であったことを示すタグのＷ＿ＢＲ
＿ＴＫＮとが入力されることになる。
に、ブランチ・ヒストリーＤ３には、ＰＳＷの指すＩＡ
ＲのアドレスであるＰＳＷＩＡＲと、命令実行パイプラ
インのＷサイクルのタグであるＷＯＡＲと、分岐命令の
実行結果が分岐成立であったことを示すタグのＷ＿ＢＲ
＿ＴＫＮとが入力されることになる。
【００５５】ここで、ＷＯＡＲは主記憶オペランドアド
レスのタグで、オペランドアドレス生成回路Ｄ５の出力
をパイプラインに沿ってシフトしたものである。さら
に、ブランチ・ヒストリーＤ３は、命令フェッチパイプ
ラインに同期して、そのＩＡサイクルでＩＦ＿ＥＡＧを
アドレスにセットして、ＩＴサイクルでアクセスする。
ブランチ・ヒストリーを参照してヒットした場合は、そ
の事と、分岐先アドレスが得られる。
レスのタグで、オペランドアドレス生成回路Ｄ５の出力
をパイプラインに沿ってシフトしたものである。さら
に、ブランチ・ヒストリーＤ３は、命令フェッチパイプ
ラインに同期して、そのＩＡサイクルでＩＦ＿ＥＡＧを
アドレスにセットして、ＩＴサイクルでアクセスする。
ブランチ・ヒストリーを参照してヒットした場合は、そ
の事と、分岐先アドレスが得られる。
【００５６】ここで得られた情報は、ＩＢサイクルで直
ちに命令フェッチに使用される場合と、ブランチ・ヒス
トリーにヒットした命令フェッチのＩＤに対応して、Ｉ
Ｆ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ／Ｃを付け
るとともに、アドレスが分岐先アドレス保持回路ＢＲＨ
ＩＳ＿ＴＩＡＲのＴＩＡＲＡ／Ｂ／Ｃに保持されて、後
で命令フェッチに使用される場合がある。
ちに命令フェッチに使用される場合と、ブランチ・ヒス
トリーにヒットした命令フェッチのＩＤに対応して、Ｉ
Ｆ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ／Ｃを付け
るとともに、アドレスが分岐先アドレス保持回路ＢＲＨ
ＩＳ＿ＴＩＡＲのＴＩＡＲＡ／Ｂ／Ｃに保持されて、後
で命令フェッチに使用される場合がある。
【００５７】本実施例では、命令フェッチを３系統備え
ているが、命令実行パイプラインで実行される命令で１
系列を占有し、また、命令実行パイプラインでブランチ
・ヒストリーにヒットしなかった分岐命令が実行されて
ＯＰ＿ＥＡＧからの分岐先の命令フェッチが行われる場
合に備えて、１系列が空けておかれる。そのため、ブラ
ンチ・ヒストリーからの分岐先命令読み出しは、同時に
は１系列のみを許可する様に制御している。
ているが、命令実行パイプラインで実行される命令で１
系列を占有し、また、命令実行パイプラインでブランチ
・ヒストリーにヒットしなかった分岐命令が実行されて
ＯＰ＿ＥＡＧからの分岐先の命令フェッチが行われる場
合に備えて、１系列が空けておかれる。そのため、ブラ
ンチ・ヒストリーからの分岐先命令読み出しは、同時に
は１系列のみを許可する様に制御している。
【００５８】従って、ブランチ・ヒストリーにヒットし
た場合にＩＢサイクルで直ちに命令読み出しに使用する
ことを禁止する理由の一つは、既にブランチ・ヒストリ
ーからの分岐先命令読み出しが行われている事である。
た場合にＩＢサイクルで直ちに命令読み出しに使用する
ことを禁止する理由の一つは、既にブランチ・ヒストリ
ーからの分岐先命令読み出しが行われている事である。
【００５９】このほかにも、ちょうどこのサイクルで、
先行する何らかの命令フェッチが、キャッシュにヒット
しなかった等のために命令フェッチの要求が抑止された
場合も、ブランチ・ヒストリーからの分岐先命令読み出
しはＩＢサイクルで直ちに行えない。
先行する何らかの命令フェッチが、キャッシュにヒット
しなかった等のために命令フェッチの要求が抑止された
場合も、ブランチ・ヒストリーからの分岐先命令読み出
しはＩＢサイクルで直ちに行えない。
【００６０】いずれにせよ、ブランチ・ヒストリーにヒ
ットした命令フェッチのＩＤに対応して、ＩＦ＿ＲＥＱ
＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ／Ｃを付けるととも
に、分岐先アドレスがＴＩＡＲＡ／Ｂ／Ｃに保持される
（図７でＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ
／Ｃをセットする場合、また、図６ではＩＢ＿ＢＲＨＩ
Ｓ＿ＴＩＡＲがＴＩＡＲＡ／Ｂ／Ｃにセットされる場
合）。
ットした命令フェッチのＩＤに対応して、ＩＦ＿ＲＥＱ
＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ／Ｃを付けるととも
に、分岐先アドレスがＴＩＡＲＡ／Ｂ／Ｃに保持される
（図７でＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ａ／Ｂ
／Ｃをセットする場合、また、図６ではＩＢ＿ＢＲＨＩ
Ｓ＿ＴＩＡＲがＴＩＡＲＡ／Ｂ／Ｃにセットされる場
合）。
【００６１】ここで保持されたブランチ・ヒストリーの
情報は、その後、上述した分岐先命令読み出しが直ちに
行えなかった条件が解消されると命令フェッチに使用さ
れる。しかし、それ以前に対応する命令フェッチの系列
が先行する分岐の確定によってキャンセルされた場合等
においては、使用されないで終わる場合もある（図７の
ＣＡＮＣＥＬ＿Ｉ＿ＦＣＨやＲＥＳＥＴ＿Ａ／Ｂ／Ｃの
場合）。 ＜命令供給制御回路Ｄ４＞命令供給制御回路Ｄ４は、命
令実行パイプラインに投入される命令語がブランチ・ヒ
ストリーＤ３にヒットした分岐命令であるときには、分
岐先の命令列を選択して、命令実行パイプラインに投入
していくよう処理する。 ＜命令バッファ回路ＩＢＲ＞命令バッファ回路ＩＢＲ
は、命令フェッチパイプライン用キャッシュＤ１、命令
供給制御回路Ｄ４から命令語を入力して記憶する。
情報は、その後、上述した分岐先命令読み出しが直ちに
行えなかった条件が解消されると命令フェッチに使用さ
れる。しかし、それ以前に対応する命令フェッチの系列
が先行する分岐の確定によってキャンセルされた場合等
においては、使用されないで終わる場合もある（図７の
ＣＡＮＣＥＬ＿Ｉ＿ＦＣＨやＲＥＳＥＴ＿Ａ／Ｂ／Ｃの
場合）。 ＜命令供給制御回路Ｄ４＞命令供給制御回路Ｄ４は、命
令実行パイプラインに投入される命令語がブランチ・ヒ
ストリーＤ３にヒットした分岐命令であるときには、分
岐先の命令列を選択して、命令実行パイプラインに投入
していくよう処理する。 ＜命令バッファ回路ＩＢＲ＞命令バッファ回路ＩＢＲ
は、命令フェッチパイプライン用キャッシュＤ１、命令
供給制御回路Ｄ４から命令語を入力して記憶する。
【００６２】次に、本実施例の動作例を示す。 ＜動作例＞図８に示す命令列を実施例のパイプラインプ
ロセッサ及び従来のパイプラインプロセッサで実行した
例を図９〜図１２を用いて説明する。
ロセッサ及び従来のパイプラインプロセッサで実行した
例を図９〜図１２を用いて説明する。
【００６３】まず、図８に示すように１０００HEX 番地
に分岐先を２０００HEX 番地とする分岐命令１ａがあ
り、２００ＣHEX 番地に分岐先を３０００HEX 番地とす
る分岐命令があるものとする。
に分岐先を２０００HEX 番地とする分岐命令１ａがあ
り、２００ＣHEX 番地に分岐先を３０００HEX 番地とす
る分岐命令があるものとする。
【００６４】ここで、図９は、実施例の命令フェッチパ
イプラインの動作例である。図１０は、実施例の命令実
行パイプラインの動作例である。図１１は、従来例の命
令フェッチパイプラインの動作例である。図１２は、従
来例の命令実行パイプラインの動作例である。
イプラインの動作例である。図１０は、実施例の命令実
行パイプラインの動作例である。図１１は、従来例の命
令フェッチパイプラインの動作例である。図１２は、従
来例の命令実行パイプラインの動作例である。
【００６５】なお、命令長はいずれも４バイトであり、
命令実行パイプラインの１フローの処理で完了するもの
とする。また、図９〜図１２において、整数で示された
時刻の時間間隔はτとする。さらに、命令実行パイプラ
インでブランチ・ヒストリーＤ３にヒットしなかった分
岐命令が実行された場合に、オペランドアドレス生成回
路Ｄ５が命令フェッチを行なえるようにするため、Ｃ系
列を空けておくものとする。 ：時刻ｎ＋０で、ＩＤ＝００でＡ系列を使用して、ＩＦ
＿ＥＡＧ＝１０００HEXで命令フェッチが開始され、命
令フェッチパイプラインのＩＡ、ＩＴ、ＩＢ、ＩＲの各
サイクルをこの命令フェッチ要求が流れていく。 ：実施例及び従来例のいずれの命令フェッチパイプライ
ンの場合にも、ＩＦ＿ＥＡＧを使用してブランチ・ヒス
トリーにアクセスしたところヒットして、ＩＢサイクル
で命令フェッチに使用される。 ：この命令フェッチはＩＤ＝０１でＢ系列を使用し、時
刻ｎ＋２でその１回目の命令フェッチが開始される。ま
た、時刻ｎ＋３では、これに＋８したアドレスで後続の
命令列フェッチが行われる。 ：実施例及び従来例のいずれの命令フェッチパイプライ
ンの場合にも、ＩＤ＝０１の２回目の命令フェッチでブ
ランチ・ヒストリーにヒットし、時刻ｎ＋５のＩＢサイ
クルでこれによる命令フェッチ条件が生成される。しか
し、図１０、図１２に示すように命令実行パイプライン
では、まだ１０００HEX 番地の分岐命令が実行されてお
らず、ブランチ・ヒストリーからのターゲットフェッチ
が命令フェッチの系列の１つを占有しているため、時刻
ｎ＋５では新たにブランチ・ヒストリーからのターゲッ
トフェッチを行うことが許可されない。 ：図３１に示すように、従来例の命令フェッチパイプラ
インでは、ＩＢ＿ＢＲＨＳ＿ＨＩＴを捨てている。しか
し、図９に示すように、実施例の命令フェッチパイプラ
インでは、ＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ｂを
セットするとともに、ターゲットアドレスをＴＩＡＲＢ
に保持している。 ：実施例及び従来例のいずれの命令実行パイプラインの
場合にも、最初にブランチヒストリーにヒットした１０
００HEX 番地の分岐命令は、Ａサイクルで時刻ｎ＋８に
分岐命令が確定し、ＩＤ＝０１が現実行中のＩＤとなっ
て、これとともにＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＳＥＱＵ
ＥＮＴＩＡＬはリセットされる。
命令実行パイプラインの１フローの処理で完了するもの
とする。また、図９〜図１２において、整数で示された
時刻の時間間隔はτとする。さらに、命令実行パイプラ
インでブランチ・ヒストリーＤ３にヒットしなかった分
岐命令が実行された場合に、オペランドアドレス生成回
路Ｄ５が命令フェッチを行なえるようにするため、Ｃ系
列を空けておくものとする。 ：時刻ｎ＋０で、ＩＤ＝００でＡ系列を使用して、ＩＦ
＿ＥＡＧ＝１０００HEXで命令フェッチが開始され、命
令フェッチパイプラインのＩＡ、ＩＴ、ＩＢ、ＩＲの各
サイクルをこの命令フェッチ要求が流れていく。 ：実施例及び従来例のいずれの命令フェッチパイプライ
ンの場合にも、ＩＦ＿ＥＡＧを使用してブランチ・ヒス
トリーにアクセスしたところヒットして、ＩＢサイクル
で命令フェッチに使用される。 ：この命令フェッチはＩＤ＝０１でＢ系列を使用し、時
刻ｎ＋２でその１回目の命令フェッチが開始される。ま
た、時刻ｎ＋３では、これに＋８したアドレスで後続の
命令列フェッチが行われる。 ：実施例及び従来例のいずれの命令フェッチパイプライ
ンの場合にも、ＩＤ＝０１の２回目の命令フェッチでブ
ランチ・ヒストリーにヒットし、時刻ｎ＋５のＩＢサイ
クルでこれによる命令フェッチ条件が生成される。しか
し、図１０、図１２に示すように命令実行パイプライン
では、まだ１０００HEX 番地の分岐命令が実行されてお
らず、ブランチ・ヒストリーからのターゲットフェッチ
が命令フェッチの系列の１つを占有しているため、時刻
ｎ＋５では新たにブランチ・ヒストリーからのターゲッ
トフェッチを行うことが許可されない。 ：図３１に示すように、従来例の命令フェッチパイプラ
インでは、ＩＢ＿ＢＲＨＳ＿ＨＩＴを捨てている。しか
し、図９に示すように、実施例の命令フェッチパイプラ
インでは、ＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ｂを
セットするとともに、ターゲットアドレスをＴＩＡＲＢ
に保持している。 ：実施例及び従来例のいずれの命令実行パイプラインの
場合にも、最初にブランチヒストリーにヒットした１０
００HEX 番地の分岐命令は、Ａサイクルで時刻ｎ＋８に
分岐命令が確定し、ＩＤ＝０１が現実行中のＩＤとなっ
て、これとともにＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＳＥＱＵ
ＥＮＴＩＡＬはリセットされる。
【００６６】また、この時、命令フェッチの系列Ａは不
要となって解放される。 ：ここで、図９に示すように、実施例の命令実行パイプ
ラインではＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＳＥＱＵＥＮＴ
ＩＡＬがリセットされたことを受けて、以下の（イ）か
ら（ハ）の動作が行われる。
要となって解放される。 ：ここで、図９に示すように、実施例の命令実行パイプ
ラインではＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＳＥＱＵＥＮＴ
ＩＡＬがリセットされたことを受けて、以下の（イ）か
ら（ハ）の動作が行われる。
【００６７】（イ）ＴＩＡＲＢ上のアドレス３０００
HEX を用いるとともに、ＩＤ＝００のＡ系列を用いて、
それまで保持されていた２００４HEX 番地の分岐命令の
ターゲットの命令フェッチが行われる。
HEX を用いるとともに、ＩＤ＝００のＡ系列を用いて、
それまで保持されていた２００４HEX 番地の分岐命令の
ターゲットの命令フェッチが行われる。
【００６８】（ロ）ＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＳＥＱ
ＵＥＮＴＩＡＬがセットされる。 （ハ）ＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ｂがリセ
ットされる。 ：しかし、図３１に示すように、従来例の命令実行パイ
プラインでは、２００４HEX 番地の分岐命令の分岐先の
情報は時刻ｎ＋５で捨てられている（ブランチ・ヒスト
リーからの命令フェッチが行えなかったため）。そのた
め、２００４HEX 番地の分岐命令が実行され、時刻ｎ＋
１２のＡサイクルでその分岐先のアドレスがオペランド
アドレス生成回路Ｄ５で求めて、分岐が行われる。
ＵＥＮＴＩＡＬがセットされる。 （ハ）ＩＦ＿ＲＥＱ＿ＢＲＨＩＳ＿ＰＥＮＤ＿Ｂがリセ
ットされる。 ：しかし、図３１に示すように、従来例の命令実行パイ
プラインでは、２００４HEX 番地の分岐命令の分岐先の
情報は時刻ｎ＋５で捨てられている（ブランチ・ヒスト
リーからの命令フェッチが行えなかったため）。そのた
め、２００４HEX 番地の分岐命令が実行され、時刻ｎ＋
１２のＡサイクルでその分岐先のアドレスがオペランド
アドレス生成回路Ｄ５で求めて、分岐が行われる。
【００６９】以上の動作例では、実施例のパイプライン
プロセッサが２０００ＣHEX 番地の分岐命令に続いてそ
の分岐先の３０００HEX 番地の命令１Ｃを実行するのに
対し、従来例のパイプラインプロセッサでは、分岐先フ
ェッチに要する時間だけ３０００HEX 番地の命令１Ｃの
命令実行パイプラインへの投入が遅れ、３τの時間の遅
れを生じている。
プロセッサが２０００ＣHEX 番地の分岐命令に続いてそ
の分岐先の３０００HEX 番地の命令１Ｃを実行するのに
対し、従来例のパイプラインプロセッサでは、分岐先フ
ェッチに要する時間だけ３０００HEX 番地の命令１Ｃの
命令実行パイプラインへの投入が遅れ、３τの時間の遅
れを生じている。
【００７０】
【発明の効果】本発明によれば、命令実行に先行して読
み出された命令列の中に分岐命令が存在し、分岐が成立
するか否かは命令実行後でなければわからない場合で
も、分岐先アドレスが保持されて、なおかつこの分岐先
アドレスに格納された命令が読み出されて記憶される。
そのため、分岐命令の分岐成立が確定した場合に、命令
実行パイプラインに分岐先アドレスに格納された命令を
遅滞することなく投入することが可能となり、分岐命令
の出現頻度が高くてもパイプラインプロセッサの性能低
下を引き起こしにくくするという効果がある。
み出された命令列の中に分岐命令が存在し、分岐が成立
するか否かは命令実行後でなければわからない場合で
も、分岐先アドレスが保持されて、なおかつこの分岐先
アドレスに格納された命令が読み出されて記憶される。
そのため、分岐命令の分岐成立が確定した場合に、命令
実行パイプラインに分岐先アドレスに格納された命令を
遅滞することなく投入することが可能となり、分岐命令
の出現頻度が高くてもパイプラインプロセッサの性能低
下を引き起こしにくくするという効果がある。
【００７１】そして、命令バッファー機構等のハードウ
ェア量の増大を招かずにブランチ・ヒストリーを効率的
に使用することが可能となる効果がある。
ェア量の増大を招かずにブランチ・ヒストリーを効率的
に使用することが可能となる効果がある。
【図面の簡単な説明】
【図１】本発明の第１原理フローである。
【図２】本発明の第２原理フローである。
【図３】本発明の第１原理図である。
【図４】本発明の第２原理図である。
【図５】実施例の全体ブロック図である。
【図６】アドレス生成回路の周辺回路の一実施例であ
る。
る。
【図７】実施例のアドレス生成回路の制御回路である。
【図８】動作例の命令列である。
【図９】本発明の命令フェッチパイプラインの動作例で
ある。
ある。
【図１０】従来例の命令フェッチパイプラインの動作例
である。
である。
【図１１】従来例の命令フェッチパイプラインの動作例
である。
である。
【図１２】従来例の命令実行パイプラインの動作例であ
る。
る。
ＢＲＨＩＳ＿ＴＩＡＲ・・分岐先アドレス保持回路 ＩＢＲ・・・・・・・・・命令バッファ回路 ＩＦ＿ＥＡＧ・・・・・・命令実行パイプライン用タグ
管理回路 Ｓ１１、Ｓ２１ａ、Ｓ２１ｂ、Ｓ２１ｃ・・・アドレス
生成ステップ Ｓ１２、Ｓ２２・・・・・分岐可能性情報検索ステップ Ｓ１３、Ｓ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ・・・分岐先ア
ドレス保持ステップ Ｓ１４、Ｓ２４・・・・・命令読み出しステップ Ｍ１１、Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃ・・・アドレス
生成手段 Ｍ１２、Ｍ２２・・・・・分岐可能性情報検索手段 Ｍ１３、Ｍ２３ａ、Ｍ２３ｂ、Ｍ２３ｃ・・・分岐先ア
ドレス保持手段 Ｍ１４、Ｍ２４・・・・・命令読み出し手段 Ｄ１・・・・・・・・・・命令フェッチパイプライン用
キャッシュ Ｄ２・・・・・・・・・・命令フェッチパイプライン用
タグ管理回路 Ｄ３・・・・・・・・・・ブランチ・ヒストリー Ｄ４・・・・・・・・・・命令供給制御装置 Ｄ５・・・・・・・・・・オペランドアドレス生成回路 Ｄ６・・・・・・・・・・命令実行パイプライン用キャ
ッシュ Ｄ７・・・・・・・・・・演算器 Ｄ８・・・・・・・・・・命令実行パイプライン用タグ
管理回路
管理回路 Ｓ１１、Ｓ２１ａ、Ｓ２１ｂ、Ｓ２１ｃ・・・アドレス
生成ステップ Ｓ１２、Ｓ２２・・・・・分岐可能性情報検索ステップ Ｓ１３、Ｓ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ・・・分岐先ア
ドレス保持ステップ Ｓ１４、Ｓ２４・・・・・命令読み出しステップ Ｍ１１、Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃ・・・アドレス
生成手段 Ｍ１２、Ｍ２２・・・・・分岐可能性情報検索手段 Ｍ１３、Ｍ２３ａ、Ｍ２３ｂ、Ｍ２３ｃ・・・分岐先ア
ドレス保持手段 Ｍ１４、Ｍ２４・・・・・命令読み出し手段 Ｄ１・・・・・・・・・・命令フェッチパイプライン用
キャッシュ Ｄ２・・・・・・・・・・命令フェッチパイプライン用
タグ管理回路 Ｄ３・・・・・・・・・・ブランチ・ヒストリー Ｄ４・・・・・・・・・・命令供給制御装置 Ｄ５・・・・・・・・・・オペランドアドレス生成回路 Ｄ６・・・・・・・・・・命令実行パイプライン用キャ
ッシュ Ｄ７・・・・・・・・・・演算器 Ｄ８・・・・・・・・・・命令実行パイプライン用タグ
管理回路
Claims (4)
- 【請求項１】 分岐命令が格納されているアドレスと、
この分岐命令の分岐成立時のアドレスである分岐先アド
レスとを、該分岐命令の過去の実行結果に関する情報と
ともに管理するブランチ・ヒストリー（Ｄ３）を有し、
命令読み出しを命令実行に先行してパイプライン処理す
るパイプラインプロセッサの命令読み出し方法であっ
て、 所定のアドレスから一定値ずつ増加するアドレスを生成
するとともに、生成されたアドレスに格納されている命
令列の中に分岐命令が存在し、この分岐命令の分岐が成
立する場合に、その分岐先アドレスから一定値ずつ増加
するアドレスを生成するアドレス生成ステップ（Ｓ１
１）と、 前記アドレス生成ステップ（Ｓ１１）で生成されたアド
レスに格納されている命令列の中に分岐命令が存在する
場合に、該分岐命令の分岐成立となる可能性を示唆する
情報を前記ブランチ・ヒストリー（Ｄ３）から検索する
分岐可能性情報検索ステップ（Ｓ１２）と、 前記分岐可能性情報検索ステップ（Ｓ１２）で分岐成立
可能性を示唆する情報が得られる場合に、該分岐命令の
分岐先アドレスに格納されている命令が読み出し可能に
なるまで該分岐先アドレスを保持する分岐先アドレス保
持ステップ（Ｓ１３）と、 前記分岐先アドレス保持ステップ（Ｓ１３）に保持され
たアドレスに格納された命令を読み出す命令読み出しス
テップ（Ｓ１４）とを備えたことを特徴とするパイプラ
インプロセッサの命令読み出し方法。 - 【請求項２】 分岐命令が格納されているアドレスと、
この分岐命令の分岐成立時のアドレスである分岐先アド
レスとを、該分岐命令の過去の実行結果に関する情報と
ともに管理するブランチ・ヒストリー（Ｄ３）を有し、
複数の命令列の命令読み出しを命令実行に先行してパイ
プライン処理するパイプラインプロセッサの命令読み出
し方法であって、 所定のアドレスから一定値ずつ増加するアドレスを生成
するとともに、生成されたアドレスに格納されている命
令列の中に分岐命令が存在する場合に、その分岐先アド
レスから一定値ずつ増加するアドレスを生成する複数の
アドレス生成ステップ（Ｓ２１ａ、Ｓ２１ｂ、Ｓ２１
ｃ）と、 前記アドレス生成ステップ（Ｓ２１ａ、Ｓ２１ｂ、Ｓ２
１ｃ）で生成されたアドレスに格納されている命令列の
中に分岐命令が存在する場合に、該分岐命令の分岐成立
となる可能性を示唆する情報を前記ブランチ・ヒストリ
ー（Ｄ３）から検索する分岐可能性情報検索ステップ
（Ｓ２２）と、 前記分岐可能性情報検索ステップ（Ｓ２２）で分岐成立
可能性を示唆する情報が得られる場合に、該分岐命令の
分岐先アドレスに格納されている命令が読み出し可能に
なるまで該分岐先アドレスを保持する分岐先アドレス保
持ステップ（Ｓ２３ａ、Ｓ２３ｂ、Ｓ２３ｃ）と、 前記分岐先アドレス保持ステップ（Ｓ２３ａ、Ｓ２３
ｂ、Ｓ２３ｃ）に保持されたアドレスに格納された命令
を読み出す命令読み出しステップ（Ｓ２４）とを備えた
ことを特徴とするパイプラインプロセッサの命令読み出
し方法。 - 【請求項３】 分岐命令が格納されているアドレスと、
この分岐命令の分岐成立時のアドレスである分岐先アド
レスとを、該分岐命令の過去の実行結果に関する情報と
ともに管理するブランチ・ヒストリー（Ｄ３）を有し、
命令読み出しを命令実行に先行してパイプライン処理す
るパイプラインプロセッサの命令読み出し装置であっ
て、 所定のアドレスから一定値ずつ増加するアドレスを生成
するとともに、生成されたアドレスに格納されている命
令列の中に分岐命令が存在し、この分岐命令の分岐が成
立する場合に、その分岐先アドレスから一定値ずつ増加
するアドレスを生成するアドレス生成手段（Ｍ１１）
と、 前記アドレス生成手段（Ｍ１１）で生成されたアドレス
に格納されている命令列の中に分岐命令が存在する場合
に、該分岐命令の分岐成立となる可能性を示唆する情報
を前記ブランチ・ヒストリー（Ｄ３）から検索する分岐
可能性情報検索手段（Ｍ１２）と、 前記分岐可能性情報検索手段（Ｍ１２）で分岐成立可能
性を示唆する情報が得られる場合に、該分岐命令の分岐
先アドレスに格納されている命令が読み出し可能になる
まで該分岐先アドレスを保持する分岐先アドレス保持手
段（Ｍ１３）と、 前記分岐先アドレス保持手段（Ｍ１３）に保持されたア
ドレスに格納された命令を読み出す命令読み出し手段
（Ｍ１４）とを備えたことを特徴とするパイプラインプ
ロセッサの命令読み出し装置。 - 【請求項４】 分岐命令が格納されているアドレスと、
この分岐命令の分岐成立時のアドレスである分岐先アド
レスとを、該分岐命令の過去の実行結果に関する情報と
ともに管理するブランチ・ヒストリー（Ｄ３）を有し、
複数の命令列の命令読み出しを命令実行に先行してパイ
プライン処理するパイプラインプロセッサの命令読み出
し装置であって、 所定のアドレスから一定値ずつ増加するアドレスを生成
するとともに、生成されたアドレスに格納されている命
令列の中に分岐命令が存在する場合に、その分岐先アド
レスから一定値ずつ増加するアドレスを生成する複数の
アドレス生成手段（Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１ｃ）
と、 前記アドレス生成手段（Ｍ２１ａ、Ｍ２１ｂ、Ｍ２１
ｃ）で生成されたアドレスに格納されている命令列の中
に分岐命令が存在する場合に、該分岐命令の分岐成立と
なる可能性を示唆する情報を前記ブランチ・ヒストリー
（Ｄ３）から検索する分岐可能性情報検索手段（Ｍ２
２）と、 前記分岐可能性情報検索手段（Ｍ２２）で分岐成立可能
性を示唆する情報が得られる場合に、該分岐命令の分岐
先アドレスに格納されている命令が読み出し可能になる
まで該分岐先アドレスを保持する分岐先アドレス保持手
段（Ｍ２３ａ、Ｍ２３ｂ、Ｍ２３ｃ）と、 前記分岐先アドレス保持手段（Ｍ２３ａ、Ｍ２３ｂ、Ｍ
２３ｃ）に保持されたアドレスに格納された命令を読み
出す命令読み出し手段（Ｍ２４）とを備えたことを特徴
とするパイプラインプロセッサの命令読み出し装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296940A JP2801135B2 (ja) | 1993-11-26 | 1993-11-26 | パイプラインプロセッサの命令読み出し方法及び命令読み出し装置 |
| US08/303,835 US5642500A (en) | 1993-11-26 | 1994-09-09 | Method and apparatus for controlling instruction in pipeline processor |
| EP94306879A EP0655679B1 (en) | 1993-11-26 | 1994-09-20 | Method and apparatus for controlling instruction in pipeline processor |
| DE69429762T DE69429762T2 (de) | 1993-11-26 | 1994-09-20 | Verfahren und Vorrichtung zur Befehlsteuerung in einem Pipelineprozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5296940A JP2801135B2 (ja) | 1993-11-26 | 1993-11-26 | パイプラインプロセッサの命令読み出し方法及び命令読み出し装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07152562A JPH07152562A (ja) | 1995-06-16 |
| JP2801135B2 true JP2801135B2 (ja) | 1998-09-21 |
Family
ID=17840153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5296940A Expired - Fee Related JP2801135B2 (ja) | 1993-11-26 | 1993-11-26 | パイプラインプロセッサの命令読み出し方法及び命令読み出し装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5642500A (ja) |
| EP (1) | EP0655679B1 (ja) |
| JP (1) | JP2801135B2 (ja) |
| DE (1) | DE69429762T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928357A (en) * | 1994-09-15 | 1999-07-27 | Intel Corporation | Circuitry and method for performing branching without pipeline delay |
| JP3683968B2 (ja) * | 1996-02-09 | 2005-08-17 | 富士通株式会社 | 情報処理装置 |
| US5794028A (en) * | 1996-10-17 | 1998-08-11 | Advanced Micro Devices, Inc. | Shared branch prediction structure |
| US6253316B1 (en) | 1996-11-19 | 2001-06-26 | Advanced Micro Devices, Inc. | Three state branch history using one bit in a branch prediction mechanism |
| US6012134A (en) * | 1998-04-09 | 2000-01-04 | Institute For The Development Of Emerging Architectures, L.L.C. | High-performance processor with streaming buffer that facilitates prefetching of instructions |
| US6370415B1 (en) | 1998-04-10 | 2002-04-09 | Medi-Physics Inc. | Magnetic resonance imaging method |
| US6502188B1 (en) | 1999-11-16 | 2002-12-31 | Advanced Micro Devices, Inc. | Dynamic classification of conditional branches in global history branch prediction |
| US6965983B2 (en) * | 2003-02-16 | 2005-11-15 | Faraday Technology Corp. | Simultaneously setting prefetch address and fetch address pipelined stages upon branch |
| US20050278517A1 (en) | 2004-05-19 | 2005-12-15 | Kar-Lik Wong | Systems and methods for performing branch prediction in a variable length instruction set microprocessor |
| US7797520B2 (en) * | 2005-06-30 | 2010-09-14 | Arm Limited | Early branch instruction prediction |
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| JP5444889B2 (ja) * | 2009-06-30 | 2014-03-19 | 富士通株式会社 | 演算処理装置および演算処理装置の制御方法 |
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| US9967092B2 (en) | 2010-05-25 | 2018-05-08 | Via Technologies, Inc. | Key expansion logic using decryption key primitives |
| US9798898B2 (en) | 2010-05-25 | 2017-10-24 | Via Technologies, Inc. | Microprocessor with secure execution mode and store key instructions |
| US9911008B2 (en) | 2010-05-25 | 2018-03-06 | Via Technologies, Inc. | Microprocessor with on-the-fly switching of decryption keys |
| US8700919B2 (en) | 2010-05-25 | 2014-04-15 | Via Technologies, Inc. | Switch key instruction in a microprocessor that fetches and decrypts encrypted instructions |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| DE3382350D1 (de) * | 1982-11-17 | 1991-08-29 | Nec Corp | Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse. |
| US4691277A (en) * | 1984-10-24 | 1987-09-01 | International Business Machines Corp. | Small instruction cache using branch target table to effect instruction prefetch |
| US4679141A (en) * | 1985-04-29 | 1987-07-07 | International Business Machines Corporation | Pageable branch history table |
| US4763245A (en) * | 1985-10-30 | 1988-08-09 | International Business Machines Corporation | Branch prediction mechanism in which a branch history table is updated using an operand sensitive branch table |
| DE3785897T2 (de) * | 1986-02-28 | 1993-09-30 | Nec Corp | Steuervorrichtung zum vorabruf von befehlen. |
| US5228131A (en) * | 1988-02-24 | 1993-07-13 | Mitsubishi Denki Kabushiki Kaisha | Data processor with selectively enabled and disabled branch prediction operation |
| US4974155A (en) * | 1988-08-15 | 1990-11-27 | Evans & Sutherland Computer Corp. | Variable delay branch system |
| US5099419A (en) * | 1988-11-25 | 1992-03-24 | Nec Corporation | Pipeline microcomputer having branch instruction detector and bus controller for producing and carrying branch destination address prior to instruction execution |
| JP2508280B2 (ja) * | 1989-07-28 | 1996-06-19 | 日本電気株式会社 | 分岐ヒストリテ―ブル制御方式 |
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-
1993
- 1993-11-26 JP JP5296940A patent/JP2801135B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-09 US US08/303,835 patent/US5642500A/en not_active Expired - Lifetime
- 1994-09-20 DE DE69429762T patent/DE69429762T2/de not_active Expired - Lifetime
- 1994-09-20 EP EP94306879A patent/EP0655679B1/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 富田眞治著「並列計算機構成論」，昭晃堂，昭和６１年（１９８６年）１１月１５日，Ｐ．３９−４２ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69429762T2 (de) | 2002-06-20 |
| JPH07152562A (ja) | 1995-06-16 |
| US5642500A (en) | 1997-06-24 |
| EP0655679B1 (en) | 2002-01-30 |
| EP0655679A2 (en) | 1995-05-31 |
| EP0655679A3 (ja) | 1995-06-28 |
| DE69429762D1 (de) | 2002-03-14 |
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