JPS61100837A - 命令メモリ制御方法 - Google Patents

命令メモリ制御方法

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JPS61100837A
JPS61100837A JP60126413A JP12641385A JPS61100837A JP S61100837 A JPS61100837 A JP S61100837A JP 60126413 A JP60126413 A JP 60126413A JP 12641385 A JP12641385 A JP 12641385A JP S61100837 A JPS61100837 A JP S61100837A
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はオンチップ命令キャッシュを有スルマイクロプ
ロセッサに関し、さらに詳しくいえば、命令先取りの性
能を高めるためのそうした命令メモリの制御方法に関す
る。
〔開示の概要〕
以下に説明する命令メモリ制御方法は、プロセッサのた
めの命令メモリにおいて、ブランチが生じたときにその
目標アドレスで命令メモリを参照し結果に応じて主メモ
リから次取出しアドレスの命令を取り出すか又は目標命
令および後続命令を取り出すことによって、効率のよい
命令先取りを可能にしたものである。
〔従来技術〕
ＶＬＳＩ技術の進歩により、１００ナノ秒を楽に切るサ
イクル時間を持った高性能のマイクロプロセツサが実現
されるようになった。同時にダイナミックメモリの性能
も向上し、ＲＡＭのアクセス時間はプロセッサのサイク
ル時間に等しくできる程度にまで達している。しかしな
がら、アドレスおよびデータをチップ外から駆動し適切
なメモリ、チップ選択信号を発生しメモリのアクセスを
行いエラー検出を遂行しＣＰＵに戻すのに要する時間は
メモリの゛システム″アクセス時間に数個のＣＰＵサイ
クルを加えたものになる場合がある。
ＣＰｔＪは命令の順次的な取出しの場合のようにデータ
を順次的に取り出している限９は、先取りが十分にでき
るのでＲＡＭのサイクル時間（前述のようにこれはＣＰ
ｔＪのサイクル時間に引けをとらないものである）に等
しい間隔で定常的なデータストリームが到着する。しか
しながらブランチ命令が発生すれば、その直後にパ先取
りパイプライ、ン″′がくずｎるのでＣＰＵは次の命令
まで数サイクル待たなければならない。現行のＶＬＳ　
Ｉチップの実装密度なら、ＣＰＵチップにかなりの量の
回路を付加できるので、そのうちの幾つかを利用してこ
のアイドル時間を減らすことができる。その標準的なア
プローチはＣＰＵチップ上に小規模の命令メモリ（普通
、命令キャッシュと呼ばれる）を具備することである。
制御デコーダまたはマイクロ制御発生回路に関連する命
令レジスタを備えた単一チップのマイクロプロセッサの
例は米国特許第４４０２０４２号に開示されている。こ
の特許では、マイクロプロセッサは双方向的に多重化さ
れたアドレス／データバスによって外部メモリと通信す
る。各々の命令は一連のマイクロコードを発生する。こ
れらの一連のマイクロコードは制御ＲＯＭの最初のアド
レスの二ン）　ＩＪを選択し次にその命令に応じて一連
の飛越しを実行することによって生成される。
現命令の結果が計算てれ記憶される前に次命令を取り出
してオペランドアドレスの生成を開始するので動作速度
が増す。
米国特許第４３９０９４６号は２つのマイクロコードメ
モリバンクに分割さｎた制御記憶装置にマイクロコード
が保持されるようなパイプライン式のプロセッサについ
て開示するものである。このシステムは以下の３つのモ
ードをサポートすることができる：単−マイクロ命令、
順次的な複数のマイクロ命令、および条件付きブランチ
命令を有する複数のマイクロ命令。１つの条件付きブラ
ンチを遂行するときは、ブランチがないときの経路が仮
定されもしそれが正しければそのブランチの後のマイク
ロ命令が遅滞なく実行される。ブランチが起こった場合
は、この仮定が除去されて１つ分のクロックの遅延後、
ブランチ先のマイクロ命令が実行される。こうしてこの
システムはパイプラインの最大のレートで以上のシーケ
ンスを遂行する。
米国特許第４３８４３４２号は、第１メモリアドレスレ
ジスタが列アドレスおよび現有効アドレスの中のモジュ
ール宛先部を記憶し、第２メモリアドレスレジスタが現
有効アドレスの中の行アドレス部を記憶し、第３メモリ
アドレスレジスタが前の有効アドレスの中のモジュール
宛先部を記憶するような先読み先取りの手法について記
載するものである。同じモジュールは続いて何回も頻繁
にアクセスされるので、列アドレスおよび現有効アドレ
スのモジュール宛先部が第１メモリアドレスレジスタか
ら使用可能になる前に第２および第３メモリアドレスレ
ジスタの内容に基づいて遅滞なくアクセスを開始するこ
とによって平均的なアクセス時間は減る。アクセスが完
了し、列アドレスおよび現有効アドレスのモジュール宛
先部が決まった後、第１および第３メモリアドレスレジ
スタに接続された比較器が同じメモリモジュールが続い
てアクセスされているかどうかを確認する。
もしそうでなければ、第１および第２メモリアドレスレ
ジスタの内容に基づいてモジュールが再びアクセスされ
る。
〔発明が解決しようとする問題点３ 以上に示した従来の命令メモリは、特に、命令先取りオ
ペレーションに関して効率が悪い。
したがって本発明の目的は命令メモリを効率よく制御す
る方法を提供することである。
〔問題点を解決するための手段〕
この目的を達成するため本発明の命令メモリ制御方法は
、目標アドレステーブル、次取出しアドレステーブル、
有効エントリテーブル、および命令テーブルで構成され
たブランチ目標テーブルを命令メモリに具備することに
よって、ブランチが生じたときは該ブランチの目標アド
レスによってブランチ目標テーブルを参照し該テーブル
のアドレス指定さｎたラインの全てのエントリをアクセ
スし、アドレス指定されたラインにおける目標アドレス
テーブルのエントリと目標アドレスとを比較してこ几ら
が一致するときは次取出しアドレスでアドレス指定され
る命令を主メモリから取り出し、一致しないときは目標
命令および後続の命令を主メモリから取り出すようにし
たことを特徴とする。
〔実施例〕
はじめに実施例の概略を説明する。ブランチの目標であ
る命令のアドレス（目標アドレス）によって参照される
命令メモリとしてブランチ目標テーブルを設ける。ブラ
ンチ目標テーブルは目標アドレステーブル、次取出しア
ドレステーブノペ有効エントリテーブル、および命令テ
ーブルを有する。ブランチが起こると、目標命令（すな
わちブランチ先の命令）のアドレスのうち未変換部分の
幾つかのビットを用いてブランチ目標テーブルの１ライ
ンをアドレス指定する。アドレス変換と並行して、その
ラインの全てのエントリがアクセスされ、変換されたア
ドレスがそのラインの目標アドレステーブルのエントリ
と比較される。目標アドレステーブルのエントリが目標
アドレスと一致すれば、命令先取りユニットが所与のラ
インのための次取出しアドレステーブルのエントリでア
ドレス指定さｎた命令を主メモリから取り出す。こｎと
同時にブランチ目標テーブルのエントリに関連する命令
列が命令待ち行列に読み取らｎる。命令待ち行列は、有
効な命令が幾つあるかを示す有効エントリテーブルのエ
ントリによってセットされたポインタの長さを有する。
前記比較で一致が見出されないときは命令先取りユニッ
トは、あたかもブランチ目標テーブルが専有しないよう
に、目標命令および後続の命令を主メモリから取り出し
、目標アドレステーブルのエントリが目標命令の実アド
レスにセットさｆる。次取出しアドレステーブルは、常
にそのラインの最後の有効命令の次に実行さｎる命令の
アドレスを有するように更新され、有効エントリテーブ
ルは、常にそのラインの有効命令の数をカウントするよ
う更新さｎる。
以下、ブランチ目標テーブルはＢＴＴ、目標アドレステ
ーブルはＴＡＴ、次取出しアドレステーブルはＮＦＡＴ
、有効エントリテーブルはＶＥＴ、命令テーブルはＩＴ
とそ几ぞｎ略記する。
以下の説明は１ウ工イセツトアソシアテイプ機構に関し
て行うが、後述するように、良好々連想性によりさらに
高い性能が提供さｎる。
第１図を参照すれば、ＢＴＴＩＯは１”ＡＴ１２、Ｎ、
ＦＡＴ１４、ＶＥＴ１６およびＩＴｔ８を有する。ＣＰ
Ｕによって生成されるブランチ目標命令のアドレスは第
１アドレスレジスタ２０に供給される。このアドレスは
仮想部と固定部とを含む。
このアドレスの仮想部はアドレス変換ユニット２２に供
給される。アドレス変換ユニット２２は第２アドレスレ
ジスタ２４に記憶するだめの実アドレスを生成する。一
方、固定部は第２アドレスレジスタの対応する場所へ直
接読み取られる。比較器２６１ｄＴＡＴ　１２のエント
リと、アドレス変換ユニット２２で生成さｎ第２アドレ
スレジスタ２４に記憶されたブランチ目標の実アドレス
とを比較する。次取出しアドレスのだめのレジスタ（Ｎ
ＦＡ）２８はＮＦＡＴ１４と通信して１つのブランチア
ドレスをマルチプレクサ（１’ｖｌＵＸ）３０に供給す
る。マルチプレクサ３０の他の人力は第２アドレスレジ
スタ２４から供給される。マルチプレクサ３０は比較器
２６の出力に応じてレジスタ２４またはレジスタ２８の
内容をＣＰＵの命令先取りユニット３２に供給する。命
令先取りユニット３２はレジスタ２８とも通信し、レジ
スタ２８はＮＦＡＴ１４に読み取られるアドレスを順次
供給スル。第１アドレスレジスタ２０に記憶さｎたアド
レスの固定部はデコーダ３４にも供給される。
デコーダ３４はＢＴＴＩＯの１つのラインをアドレス指
定する。さらに、ＶＥＴ１６のエントリを増分するため
の増分器３６を設ける二命令待ち行列３８はＢＴＴｌｏ
のｌＴ１８から供給さｎ、■ＥＴ１６が生成しレジスタ
４０に存する待ち行列ポインタによってアドレス指定さ
れる。ＣＰＵへ送るべき命令は命令マルチプレクサ４２
によって選択する。
ブランチが生ずるたびに、目標命令（ブランチ先の命令
）のアドレスのうち未変換部分の幾つかのビットを用い
てＢＴＴ　１０の１つのラインをアドレス指定する。ア
ドレス変換と並行して、ＢＴＴｌｏのそのラインの全て
のエントリがアクセスされる。変換さｎたア下レスはそ
のラインのＴＡＴ１２のエントリと比較される。ＴＡＴ
　１２のエントリが目標アドレスと一致ｆ、ｆｌげ、命
令先取りユニット３２は所与のラインのためにＮＦＡＴ
Ｉ４によってアドレス指定された命令を主メモリから取
り出す。これと同時にＢＴＴＩＯのエントリに関連する
命令列が命令待ち行列３８に読み取らｎる。命令待ち行
列３８は、有効な命令が幾つあるかを示すＶＥＴ１６の
エントリによってセントさｎた長さを有する。前記比較
で一致が見出されないときは命令先取りユニット３２は
、あたかもＢＴＴＩＯが存在しないかのように目憚命令
および後続の命令を主メモリから取り出し、ＴＡＴＩ２
のエントリが目標命令の実アドレスにセントさｎる。Ｎ
ＦＡＴ　１４は、常にそのラインの最後の有効命令の次
に実行される命令のアドレスを有するように更新され、
■ＥＴ１６は、常にそのライ−ンの有効命令の数をカウ
ントするよう更新さｎる。
以下に示す２つのケースを考えれば、本実施例の動作が
さらによく理解できるであろう。
ケースｌ：ＴＡＴ１２のエントリが目標アドレスと一致
しない。こｎは、たとえば、最初にブランチが生じた場
合に発生する。この場合、命令先取りユニット３２は、
あたかもＢＴＴＩＯが存在しないかのように目標命令お
よび後続の命令を主メモリから取り出し、ＴＡＴ１２の
エントリが目標命令の実アドレスにセットさｎる。目標
命令および後続の命令がＣＰＵチップに到達すると、そ
ｆらは処理のためＣＰＵに送られると共にＢＴＴｌｏの
ｌＴ１８の目標アドレスに関連するラインへ入力される
。目標命令はこのラインの最初の命令の場所のところに
置かれ、後続の命令は、そのラインが一杯になるかまた
は別のブランチが発生するまで、そのラインの後続命令
の場所のところに置かｆる。そのラインのためのＮ　Ｆ
　Ａ　Ｔ　１．４のエンドＩＪば、常にそのラインの最
後の有効命令の次に実行される命令のアドレスを有する
ように更新される。ＶＥＴ１６ば、常にその一ラインの
有効命令の数をカウントするよう更新される。
ケース２：ＴＡＴ１２のエントリが目標アドレスと一致
する。この場合は、命令先取りユニット３２は所与のラ
インのためのＮＦＡＴ１４のエントリでアドレス指定さ
れる命令を主メモリから取り出す。これと同時に、ＢＴ
Ｔｌ　０のエントリに関連する命令列が命令待ち行列３
８に読み取られる。その待ち行列の長さは、有効な命令
が幾つあるかを示すＶＥＴ１６のエントリにセットされ
ている。先取りのパイプラインを再び確立する間にＣＰ
Ｕがアイドルにならないよう、待ち行列に存する命令は
ＣＰＵですぐに使用できる。命令先取りユニット３２は
待ち行列中の最後の有効命令の次に実行さｎる命令を取
り出すということに留意されたい。この命令と後続の命
令がＣＰＵチップに到達するときはそれらは待ち行列の
終りに置かれるか又は処理のためＣＰＵに送られて、そ
のときＢＴＴＩＯのそのラインに余裕があれば同時にＢ
ＴＴＩＯのｌＴ１８にも入ｎらレル。Ｎ　ＦＡＴ１４は
、常にＢＴＴｌ　０のそのラインの最後の有効命令の次
の命令のアドレスを有するよう更新される。ＶＥＴ１６
は、常にＢＴＴ　１０のそのライン有効命令の数をカウ
ントするよう更新さｎる。
以上説明したように、ＢＴＴＩＯを指標付けする機構は
１ウエイアソシアテイブである。換言すれば、ＢＴＴＩ
Ｏを指標付けするのに使用する目標アドレスのその部分
によって生じ得る異なる値の各々に対してＢＴＴＩＯの
ラインは１つしか存在しない。これは最も簡単な機構で
ある。しかしながらＢＴＴはｎウェイアソシアティブで
も容易に構成できる。この場合、８７７００本のライン
が目標命令アドレス部によって同時にアドレス指定され
、これらのラインのそれぞれて対するＴＡＴのエントリ
がその目標命令の情報をＢＴＴのどのラインが有するの
かを判断するために比較される。一致が見出されないと
きは、“アノシアティビイティ・クラス”におけるエン
トリのうちの１つが標準的なＬ　ＲＵ　（Ｌｅａｓｔ　
ｒｅｃｅｎｔｌｙ　ｕｓｅｄ）アルゴリズムによって除
去され、現ブランチの情報のための余裕を作り出す。若
干の論理を付加するだけで性能が向上するから、この手
法は非常に有効である。
２ウエイ・セット・アソシアティブ式のＢＴＴを構成す
るのに必要な論理の例を第２図に示す。
ＴＡＴ１２ａおよび１２ｂ、ＮＦＡＴｌ　４　ａおよび
１４ｂ、ＶＥＴ、１６ａおよび１６ｂ、ならびにｌＴ１
８ａおよび１８ｂに関連して２つのＢＴＴｌｏａおよび
１０ｂを設ける。第１アドレスレジスタ２０からの固定
アドレスビットは関連するデコーダ３４ａおよび３４ｂ
に供給さｎＢＴＴｌｏａおよび１０ｂのラインをそれぞ
几アドレス指定スル。第２アドレスレジスタ２４からの
変換されたアドレスは比較器２６ａおよび２６ｂでＴＡ
Ｔ１２ａおよび１２ｂからの目標アドレスと比較される
。これらの比較器の出力はマルチプレクサ３０．４４、
および４６への制御入力として供給する。マルチプレク
サ３０の出力は、前述のように、命令先取りユニット３
２へ供給する。マルチプレクサ４４は入力としてＶＥＴ
１６ａおよび１６ｂの出力を受は取って、レジスタ４０
（待ち行列ポインタ用）への出力を供給する。マルチプ
レクサ４６は入力としてｌＴ１８ａおよび１８ｂの出力
を受は取って、命令待ち行列３８への出力を供給する。
これまでの説明では、ＢＴＴの１つのエントリに対応す
る１つの目標命令へのブランチが生じたときに、ＮＦＡ
Ｔのエントリによってアドレス指定される命令の先取り
がただちに始まると仮定した。ＢＴＴのそのラインの有
効命令の数が上記の命令を得るのに必要なＣＰＬＩのサ
イクル数より多いときは、この仮定は必ずしも必要でな
い。待ち行列の長さが一定の値（たとえば、１回のメモ
リアクセスを完了するのに要するＣＰＵのサイクル数）
よりも大きいときは先取りを遂行しないように、命令待
ち行列に関連する論理を加えてもよい。
こうすｎば、メモリパスのトラフィックが少なくなり命
令のアクセスおよびデータのアクセスの競合が減る。
標準的な命令キャッシュには先取りはない。キャッシュ
ミスが生じたときは、キャッシュの１つの行全体が主メ
モリから読み取られる。１回のキャッシュミスで、少な
くとも、メモリシステム全体のアクセス時間にキャッシ
ュにおけるワード数で多重化されるＣＰＵのサイクル時
間を加えた時間が要る。キャッシュの実現のし方によっ
ては（たとえば本発明のように命令がキャッシュにロー
ドされたときにＣＰＵでそれらが使用可能であれば）、
後者のサイクル時間は不要である。しかしながら、キャ
ッシュの１つの行を一杯にしてもその中には使用される
ことのない命令が入っているということはよくある。
標準的な命令キャッシュの場合、キャッシュミスは任意
の命令アクセスで起こり得る。ＢＴＴのミスが起こり得
るのはブランチが生じたときだけである。したがってた
とえば全ての命令のうち１６％がブランチを生ずるもの
であるときは、ＢＴＴにおける４０％のヒツト率は、大
雑把にいって、標準的な命令キャッシュの９０％のヒツ
ト率ト等価である。以上のことから、オンチップの命令
記憶のためにほんのわずかの量のメモリしか使えないよ
うな状況では、本実施例に従ったＢＴＴは標準的な命令
キャッシュよりｍＡていることがわかるであろう。
下記の第１表は異なるサイズのＢＴＴおよび命令キャッ
シュを用いたマイクロプロセッサシステムの性能の比較
を示すものである。
第１表 このシステムは、ＢＴＴ−＋たは命令キャノ７ユ制御ユ
ニットを具備した１つのＣＰ　Ｕチップと、独立したメ
モリ／ステムとを有する。メモリ／ステムはリップルモ
ードのメモリを有するものである。リップルモードのメ
モリは、メモリに対してＣＰＵが行う全てのアクセス（
命令およびデータ）のうち９０％以上がＤＲＡＭの１サ
イクル時間（その長さはＣＰＵのサイクル時間以下であ
る）に関係し、且つシステムのアクセス時間がＣＰＵの
サイクル時間を３つ分付加したものであるように構成す
る。このシステムはアドレス用のノくスと、命令および
データ用のバスとを有する。簗１表に示す結果は高水準
言語のコンパイラである追跡テープの単一のセットに基
づくものである。命令キャッシュは８個または１６個の
連想クラス（各々４つの１６バイトラインを有する）を
備えた４ウエイセツトアソンアテイプのものである。命
令キャッシュのサイズは前者が１／２Ｋに対応し、後者
がＩＫに対応する。ＢＴＴば１ウエイセツトアンシアテ
イフ゛のもので、１６イ固または３２１固のライン（各
々７つの命令を記憶することができる）を備える。ＢＴ
ＴＯサイズは前者が１／２ＫＫ対応し、後者がＩＫに対
応する。このモデルは命令の取出したけてなくロードお
よび記憶も含むので、第１表に示した指標には単一のデ
ータバスの競合が含まｎている。各々の性能は、１／２
にの命令キャッシュによる構成を１として相対的に示し
た。
命令キャッシュのアンシアティビイティとＢＴＴのアノ
シアティビイティを同じものにすれば、命令キャッシュ
の性能とＢＴＴの性能との差はこれよりさらに顕著にな
る。
〔発明の効果〕
以上説明したように本発明によれば、命令先取りを効率
よく遂行することにより、小規模の命令メモリでより性
能の高いプロセラサシステムラ実現することができる。
【図面の簡単な説明】 第１図は本発明に基づく命令メモリの基本的な構成を示
す図、第２図は２ウ工イセツトアソシアテイプ式のブラ
ンチ目標テーブルの構成に必要な付加的な論理を示す図
である。 出願人　　インタボ尤ンヨナル・ビジネス・マ・μスズ
・ゴーボレー／ヨン代理人　弁理士　　頓　　　宮　　
　孝　　−（外１名） 実アドレス　　　　　　　　　　　　　　　　　　友ア
ドレス（変換さｆＬ！ニアドレスビット）　　　　　　
　　　　（［！ｉｔ定アトレ又ビット）第２図

Claims (1)

  1. 【特許請求の範囲】 プロセツサ、命令メモリ、および主メモリを有するプロ
    セツサシステムにおいて、 目標アドレステーブル、次取出しアドレステーブル、有
    効エントリテーブル、および命令テーブルで構成された
    ブランチ目標テーブルを前記命令メモリに具備すること
    によつて、ブランチが生じたときは該ブランチの目標ア
    ドレスによつて前記ブランチ目標テーブルを参照し該テ
    ーブルのアドレス指定されたラインの全てのエントリを
    アクセスし、前記アドレス指定されたラインにおける前
    記目標アドレステーブルのエントリと目標アドレスとを
    比較してこれらが一致するときは前記次取出しアドレス
    でアドレス指定される命令を主メモリから取り出し、一
    致しないときは目標命令および後続の命令を主メモリか
    ら取り出すようにしたことを特徴とする命令メモリ制御
    方法。
JP60126413A 1984-10-24 1985-06-12 命令メモリ制御方法 Granted JPS61100837A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US664275 1984-10-24
US06/664,275 US4691277A (en) 1984-10-24 1984-10-24 Small instruction cache using branch target table to effect instruction prefetch

Publications (2)

Publication Number Publication Date
JPS61100837A true JPS61100837A (ja) 1986-05-19
JPS6323586B2 JPS6323586B2 (ja) 1988-05-17

Family

ID=24665347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60126413A Granted JPS61100837A (ja) 1984-10-24 1985-06-12 命令メモリ制御方法

Country Status (5)

Country Link
US (1) US4691277A (ja)
EP (1) EP0179245B1 (ja)
JP (1) JPS61100837A (ja)
CA (1) CA1228170A (ja)
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