JPS63317828A

JPS63317828A - マイクロコ−ド読み出し制御方式

Info

Publication number: JPS63317828A
Application number: JP62154025A
Authority: JP
Inventors: Tsuyoshi Mori; 森　強; Masayuki Okada; 誠之岡田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-06-19
Filing date: 1987-06-19
Publication date: 1988-12-26
Also published as: AU583764B2; KR890000973A; ES2065921T3; EP0297943A2; KR910008410B1; EP0297943A3; DE3852675T2; AU1740988A; DE3852675D1; EP0297943B1; US4933841A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術と発明が解決しようとする問題点問題点を解
決するための手段作用実施例発明の効果〔概要〕（１）１つのマシン命令をマイクロコード単位で実行す
る複数個のステップに分け、且つ各ステップを多段のス
テージに分けて実行するマイクロプログラム制御の情報
処理装置において、上記マシン命令の先頭ステップで読
み出しを行う制御記憶を二重化することにより、その１
つの制御記憶を分岐命令の分岐先命令の先頭ステップで
のみ読み出すようにしたものである。

（２）上記情報処理装置において、マシン命令の第１ス
テップを制御する為のマイクロコードを格納する第１の
制御記憶と、該マシン命令の第２ステップ以降を制御す
る為のマイクロコードを格納する第２の制御記憶とを設
けることにより、上記第１の制御記憶は、該マシン命令
の第１のステップの第２のステージで読み出し、上記第
２の制御記憶（２）は、該マシン命令の第２のステップ
以降の第１のステージで読み出すようにしたものである
。

〔産業上の利用分野〕

本発明は、マイクロプログラムによって制御される情報
処理装置の命令実行制御方式に係り、特に、先行制御を
伴うマイクロコードの読み出し制御方式に関する。

情報処理装置におけるマシン命令の実行は、通常、命令
カウンタの示す主記憶アドレスからマシン命令を読み出
し、これを解読して各種の制御を行い、該命令カウンタ
を該マシン命令の長さだけ進めると云う形で行われる。

この為、該マシン命令は実行順に主記憶装置（ＭＳ）に
格納されることになるので、該マシン命令の読み出し制
御においては、次に取り出すマシン命令のアドレスを予
見することができる。

そこで、該マシン命令の解読、実行を行いながら、次の
マシン命令の読み出しを行う、所謂先行制御が可能とな
る。

然しなから、分岐命令が実行されると、上記命令カウン
タの値が書き替えられる為、上記先行制御による命令の
取り出し制御が難しくなると云う問題がある。

分岐命令は、情報処理装置では重要な命令であって、且
つ出現頻度の高い命令である為、この分岐命令に対する
処理を高速化することが、当該情報処理装置の性能向上
に寄与することが多大である。

又、該マシン命令をマイクロコード単位で実行するステ
ップに分け、且つ各ステップでの実行を多段のステージ
でバイブライン処理で実行する情報処理装置においては
、該マシン命令の先行読み出しに対応して、マイクロコ
ードの先行読み出しが行われる。

従って、該先行読み出し制御時での分岐命令の分岐先命
令のマイクロコードに対する効果的な読み出し制御方式
が必要とされる。

〔従来の技術と発明が解決しようとする問題点〕第４図
はマイクロコードの各ステージの処理例を示した図であ
り、第５図は従来のマイクロコードの先行読み出し制御
方式を説明する図であり、（ａ）は一般のマシン命令の
実行の様子を示し、（ｂ）は分岐命令の実行の様子を示
したものである。

今、上記第４図、第５図に示すように、マイクロコード
の実行が４段のパイプラインで行われる場合を考える。

第４図は、このマイクロコードの各ステージ（Ｄ。

Ａ、Ｍ、Ｅ）における動作を示した表であり、第５図（
ａ）は、このマイクロコードを用いた一般のマシン命令
（以下、単に命令と云う）の実行の様子を示したもので
ある。

第５図（ａ）において、命令ｌは、１つのマイクロコー
ドの実行で終了する命令であり、命令２゜及び命令３は
、それぞれ、３個、及び２個のマイクロコードの実行で
終了する命令である。

このような場合の分岐命令の実行は、本図（ｂ）に示す
ように行われる。即ち、分岐命令は、第４図の各ステージでの動作内容から明ら
かなように、Ｄｌ　ステージにおいて、該分岐命令に対
応するマイクロコードを制御記憶から読み出し、次の＾
、ステージで、分岐先命令のアドレスの計算を行い、Ｍ
ｌ　ステージで、該分岐先命令の取り出しを行い、Ｅ、
ステージにて分岐条件の判定を行う。

Ｅ、ステージの分岐条件の判定によって、分岐先命令が
選択された場合、該分岐命令に続いて実行される予定で
あった、次命令１．２．３は、それぞれ、ＭＺ＋　八。

＋０４の各ステージで実行が中断され、新たに、該分岐
先命令のマイクロコードの読み出しサイクルである口、
ステージが開始される。

然して、該分岐先命令は分岐命令のＭｌ　ステージで主
記憶から取り出されている為、該分岐条件の判定を待つ
ことなく、Ｅ＋　ステージと同じタイミング■で制御記
憶の読み出しを行う方法が考えられる。これを、本図の
Ｄ　、　ｌ　ステージで示す。

このように制御することにより、分岐先命令の実行の取
り掛かりを高速化できるので、分岐命令の高速化が図れ
ることになる。

然しなから、この場合、次命令３のＤ４ステージの制御
記憶読み出しサイクルと重なり、制御することが困難と
なる。

そこで、本願出願者が先願している、特開昭６０−１０
３４５２号公報「マイクロプログラム制御方式」で開示
しているような、命令の先頭ステップのマイクロコード
を読み出す制御記憶を、第２ステップ以降を読み出す制
御記憶と別に設ければ、上記り、ステージが、命令の先
頭ステップでなければ、本図に示したＤｔｏ　ステージ
の実行を行うことができるので、該分岐先命令の実行の
取り掛かりを早めることができるが、該Ｄ４ステージが
命令の先頭ステップであると、やはり、前述のＤｔステ
ージでしか制御記憶を読み出せないと云う問題があった
・本発明は上記従来の欠点に鑑み、先行制御を伴うマイク
ロコードの読み出し制御方式において、先行して読み出
した一般命令の第１ステップのマイクロコードの第１ス
テージの発生と、分岐先命令のマイクロコードの第１ス
テージの発生とが重ならないような読み出しを行う制御
方式を提供することを目的とするものである。

Ｃ問題点を解決するための手段〕第１図は本発明のマイクロコード読み出し制御方式の第
１の構成例を示した図であり、第２図は本発明のマイク
ロコード読み出し制御方式の第２の構成例を示した図で
ある。

本発明においては、（１）１つのマシン命令をマイクロコード単位で実行す
る複数個のステップに分け、且つ各ステップを多段のス
テージに分けて実行するマイクロプログラム制御の情報
処理装置において、上記マシン命令の先頭ステップで読
み出しを行う制御記憶１を二重化し、その１つの制御記
憶１１を分岐命令の分岐先命令の先頭ステップでのみ読
み出すように構成する。

（２）１つのマシン命令をマイクロコード単位で実行す
る複数個のステップに分け、且つ各ステップを多段のス
テージに分けて実行するマイクロプログラム制御の情報
処理装置において、マシン命令の第１ステップを制御す
る為のマイクロコードを格納する第１の制御記憶１１と
、該マシン命令の第２ステップ以降を制御する為のマイ
クロコードを格納する第２の制御記憶２とを設け、上記第１の制御記憶１１は、マシン命令の第１のステッ
プの第２のステージで読み出し、上記第２の制御記憶２
は、該マシン命令の第２のステージ以降の第１のステー
ジで読み出すように構成する。

〔作用〕

即ち、本発明によれば、（１）１つの命令をマイクロコード単位で実行する複数
個のステップに分け、且つ各ステップを多段のステージ
に分けて実行するマイクロプログラム制御の情報処理装
置において、上記命令の先頭ステップで読み出しを行う
制御記憶を二重化することにより、その１つの制御記憶
を分岐命令の分岐先命令の先頭ステップでのみ読み出す
ようにしたものである。

（２）上記情報処理装置において、命令の第１ステップ
を制御する為のマイクロコードを格納する第１の制御記
憶と、該命令の第２ステップ以降を制御する為のマイク
ロコードを格納する第２の制御記憶とを設けることによ
り、上記第１の制御記憶は、該命令の第１のステップの
第２のステージで読み出し、上記第２の制御記憶２は、
該命令の第２のステップ以降の第１のステージで読み出
すようにしたものである。

従って、分岐先命令の第１ステップのマイクロコードの
読み出しが高速化され、−ＩＩに、情報処理装置では、
分岐命令の出現頻度が高いので、該情報処理装置の性能
の向上が図れる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明のマイクロコード読み出し制御方
式の第１の構成例を示した図であり、（ａ）は概念図を
示し、（ｂ）は具体例を示しており、第２図は本発明の
マイクロコード読み出し制御方式の第２の構成例を示し
た図であり、第３図は本発明の第２の構成例での動作タ
イムチャートであって、（ａ）は通常の命令の場合を示
し、（ｂ）　、　（ｃ）は分岐命令の場合を示しており
、第１図における命令の第１ステップ用の制御記憶１を
二重化した手段、及び、第２図における命令の第１ステ
ップ用の第１の制御記憶１１と、第２ステップ以降用の
第２の制御記憶２に対する読み出しタイミングをずらせ
る手段が、本発明を実施するのに必要な手段である。尚
、全図を通して、同じ符号は同じ対象物を示している。

以下、第１図〜第３図によって、本発明のマイクロコー
ド読み出し制御方式を説明する。

先ず、第１図（ａ）の概念図において、（イ）の２°は
従来からある制御記憶であり、命令の第１ステップでア
ドレスされるマイクロコードを２゛−１で示す部分に集
め、それ以外のマイクロコードを２゛−２で示す部分に
集めるようにする。

そして、本発明においては、従来２”−１に集められた
マイクロコードと同じものを、分岐先命令の第１ステッ
プでのみ読み出しを行う制御記憶１１に格納する。

又、前述の特開昭６０−１０３４５２号公報で開示され
ているような、第１ステップ用の制御記憶１２が、第２
ステップ以降用の制御記憶２と別に構成されている場合
には、第１図（ａ）の概念図（ロ）に示すように、その
第１ステップ用の制御記憶１２と同じものを、分岐先命
令の第１ステップでのみ読み出しを行う、前述の制御記
憶１１として用意する。

このように、本発明においては、命令の第１ステップ用
の制御記憶があれば、これを二重化し、その１つを分岐
先命令の第１ステップ専用として読み出すように制御す
る。

このときの動作を、前述の第５図（ａ）　、　（ｂ）の
タイムチャートを参照しながら、第１図（ｂ）を例にし
て説明する。

先ず、一般命令１が図示していない主記憶装置（ＭＳ）
から読み出されると、命令レジスタ４に設定され、タイ
ミング■において、そのＤ１１ステージが実行され、制
御記憶１２がら該命令１の第１スチツプのマイクロコー
ドが読み出され、セレクタ５０．５１を介して、レジス
タＡ　６０にセットされる。

次のタイミング■において、該命令１のＡ１１ステージ
（メモリアクセスの為のアドレス計算等）が実行される
と共に、次命令２の０２．ステージが同じ手順で実行さ
れ、上記命令１のマイクロコードは、レジスタＭ　６１
にシフトされると共に、該命令２の第１ステップのマイ
クロコードがレジスタＡ　６０にセットされる。

該命令２は、前述のように、３つのマイクロコードによ
って実行されるので、上記タイミング■において、マイ
ク６アドレス生成器６で、該命令の第２ステップのマイ
クロコードのアドレスが生成され、アドレスレジスタ７
にセットされる。

タイミング■においては、命令１の、Ａｔｌステージ（
メモリアクセス等）が実行されると共に、上記命令２の
第１ステップのＡｔｌステージが実行され、命令１のマ
イクロコードはレジスタＥ　６２に、命令２の第１ステ
ップのマイクロコードはレジスタＭ　６１にシフトされ
ると共に、該命令２の第２ステップのマイクロコードが
制御記憶２から読み出され（Ｄｚｚステージの実行）、
セレクタ５１を介して、レジスタＡ　６０にセットされ
る。更に、命令２の第３ステップのマイクロコードのア
ドレスがアドレス生成器６で生成されアドレスレジスタ
７にセットされる。

このようにして、タイミング■においては、命令１のＥ
、ステージと、命令２の第１ステップのＭ、ステージと
、該命令２の第２ステップのへ〇ステージが並列に実行
されると共に、該命令２の第３ステップのマイクロコー
ドが制御記憶２から読み出され（Ｄ！３ステージの実行
）マイクロコードレジスタＡ　６０にセットされる。以
下、同じ手順で命令の先行制御が行われる。

次に、分岐命令が主記憶装置（ＭＳ）から命令レジスタ
３に設定された場合の動作を、前述の第５図（ｂ）を参
照しながら説明する。

分岐命令９次命令１．２．３等の先行制御動作は、前述
の手順で行われるので、ここでは省略し、分岐命令の分
岐先命令が、Ｄｔ゛で示されているタイミング■で実行
されることを中心に説明する。

即ち、タイミング■において、次命令３の第１ステップ
の口、ステージが実行され、そのマイクロコードが制御
記憶１２から読み出されるが、分岐命令においても、タ
イミング■において、その旧ステージが実行されること
により、該分岐先命令が命令レジスタ３にセットされて
おり、当該タイミング■において、そのマイクロコード
が制御記憶１１から読み出される（Ｄｔ□ステージの実
行）が、このタイミング■においては、分岐条件が判定
されるので、セレクタ５０で、分岐成功の時には、制御
記憶１１の内容が、分岐不成功の時には、制御記憶１２
の内容を選択することができ、従来のように、一般命令
と分岐先命令の第１ステップ同士の衝突は起こらない。

勿論、上記命令３のＤ４ステージが第２ステップ以降の
マイクロコードであれば、該ステップのマイクロコード
は制御記憶２から読み出されるように制御され、セレク
タ５１で何れかの選択ができるので、分岐先命令の第１
ステップのマイクロコードの読み出しく口、゛ステージ
の実行）と衝突することはない。

次に、第２図、第３図によって、本発明の第２の構成例
について、そのマイクロコード読み出し動作を説明する
。

本構成例においては、命令の第１ステップで読み出しを
行う第１の制御記憶１１と、第２ステップ以降での読み
出しを行う第２の制御記憶２とを設け（前述の特開昭６
０−１０３４５２号公報参照）、第１の制御記憶１１の
読み出しタイミング（太線で示す）を、該第１ステップ
の２番目以降のステージとし、第２の制御記憶２の読み
出しタイミング（波線で示す）は各ステップの第１ステ
ージとする。

先ず、一般の命令１が、命令レジスタ４にセットされる
と、該命令１の第１ステップのＤ１１ステージが実行さ
れる。（第３図（ａ）のタイミング■参照）このステージで実行されるものは命令１のデコードであ
るが、実際には、第１の制御記憶１１のアドレスを生成
することであり、該命令１の第１ステップのマイクロコ
ードを読み出す為の制御記憶１１に対するアドレスをア
ドレスレジスタ７エヘセツトし、第２ステップのマイク
ロコードを読み出す為の制御記憶２に対するアドレスを
アドレス生成回路６で生成してアドレスレジスタ７０に
セットする。

ここで、アドレスレジスタ７１への入力にアドレス生成
回路がないのは、第１の制御記憶１１は命令の第１ステ
ップでのみ読み出される為、そのアドレスを当該命令の
オペレーションコードで代用することができる為である
。

次のタイミング■では、上記第１ステップのＡステージ
（Ａ１１ステージ）の実行と、第２ステップのＤステー
ジ（Ｄ＋ｚステージ）の実行が行われる。

＾、ステージでは、本発明の１つの手段である第′１の
制御記憶１１からのマイクロコード（１−１）の読み出
しく太線で示す）が行われ、次のステージの制御の為に
、マイクロコードレジスタＭ　６１ヘセツトされる。

又、このとき、本来のＡステージの動作であるアドレス
計算は、例えば、マイクロコードによらずハードウェア
で制御しても良い。

０＋２ステージでは、本発明の他の手段である該命令１
の第２ステップのマイクロコード（１−２）が第２の制
御記憶２から読み出され（波線で示す）、次のステージ
の制御の為に、マイクロコードレジスタ＾６０にセット
される。

以下、それぞれのレジスタＡ　６０．Ｍ　６１にセット
されたマイクロコード（１−１、１−２）は、マイクロ
コードコードレジスタＥ　６２．Ｍ　６１にシフトされ
、そのステージの処理を実行する。即ち、次のタイミング■では、マイクロコードレジスタＡ　６
０．Ｍ　６１に従って、Ａ１．ステージ、及びＨ。

ステージの実行が行われると共に、命令ｌの第３ステッ
プの０１．ステージの実行が行われて、マイクロコード
（１−３）が第２の制御記憶２から読み出され（波線で
示す）、マイクロコードレジスタＡ６０にセットされる
。

タイミング■では、次の命令２のＤステージ（Ｄｚ＋　
ステージ）が開始されると共に、マイクロコードレジス
タＡ　６０．Ｍ　６１．及びＥ　６２に従って、Ａ１１
ステージ、Ｍ１！ステージ、及びＥ１１ステージの実行
が行われる。

次に、分岐命令（命令Ｂ）の場合の動作を、第２図、第
３図（ｂ）　、　（ｃ）によって説明する。

この場合もタイミング■、■での動作は通常の命令の場
合と同じ手順で実行される。即ち、分岐命令では第１ス
テップのマイクロコード（Ｂ−１）のみが実行される。

先ず、タイミング■において、命令レジスタ３に設定さ
れている分岐命令のＤ１１ステージが実行される。具体
的には、第１の制御記憶１１に対するアドレスを生成す
る為に、該分岐命令のオペレーションコードがアドレス
レジスタ７１に設定される。

次のタイミング■では、該分岐命令の＾３ステージの実
行と、命令レジスタ４に設定されている次の命令２の第
１ステップのＤステージ（Ｄｚ＋ステージ）の実行が行
われる。そして、上記ＡＩステージでは、第１の制御記
憶１１からのマイクロコード（Ｂ−１）の読み出しく太
線で示す）が行われ、次のステージの制御の為に、マイ
クロコードレジスタＭ　６１にセットされる。

又、該命令２の第１ステップのＤステージ（Ｄ□ステー
ジ）が実行される。即ち、該命令２のオペレーションコ
ードがアドレスレジスタ７１ヘセツトされると共に、第
２ステップの為の制御記憶アドレスがアドレス生成回路
６で生成され、アドレスレジスタ７０へセットされる。

タイミング■では、該分岐命令のＭ３ステージで、分岐
先命令（以下、命令ｔと云う）が、主記憶装置（ＭＳ）
から取り出され、命令レジスタ３にセットされる。

又、命令２のＡステージ（Ａ２１ステージ）では、第１
の制御記憶１１から、該命令２の第１ステップのマイク
ロコード（２−１）の読み出しく太線で示す）が行われ
、次のステージの制御の為に、マイクロコードレジスタ
Ｍ　６１にセットされる。

更に、該命令２のＤ２□ステージでは、第２ステである
が、同じタイミング■において、命令２の、例えば、第
３ステップの制御記憶アドレスがアドレス生成回路６を
介して、アドレスレジスタ７０にセットされた場合の動
作を示したものが、第３図（ｃ）のタイムチャートであ
る。

本図から明らかなように、この場合には、命令２の第３
ステップのマイクロコード（２−３）の第２の制御記憶
２からの読み出しくＤ！３ステージ）と、命令りの第１
ステップのマイクロコード（ｔ−１）の制御記憶１１に
対するアドレスのアドレスレジスタ７１へのセットとが
、同じタイミング■で開始されるが、命令２の第３ステ
ップのマイクロコード（２−３）の読み出しく波線で示
す）はタイミング■で行われて、マイクロコードレジス
タ八６０にセットされるのに対して、命令ｔの第１ステ
ップのマイクロコード（ｔ−１）は、Ｄｔｌステージで
、その制御記憶アドレスがアドレスレジスタ７１にセッ
トされると共に、その第２ステップ（若し、をればの場
合）の制御記憶アドレスがアドレス生成回路６を介して
アドレスレジスタ７０にセットさツブのマイクロコード
（２−２）を第２の制御記憶２から読み出して（波線で
示す）、次の制御の為に、マイクロコードレジスタ八６
０にセ・ントされる。

次のタイミング■では、分岐命令のＥｌステージの実行
が行われ、分岐条件の判定結果がセレクタ５２に送出さ
れる。

この時点で、前辺てて命令レジスタ４に設定されている
命令３のＤ３１ステージが実行され、該命令３のオペレ
ーションコードがアドレスレジスタ７１にセットされよ
うとするが、分岐成功であれば、命令レジスタ３の内容
（命令ｔ）がアドレスレジスタ７１．及びアドレス生成
回路６に送出され、分岐失敗であると、命令レジスタ４
の内容（命令３）の内容が送出されるので、分岐先命令
（命令も）は、命令３との衝突が起こることはなく、該
命令ｔは分岐命令のＥ、ステージから実行が開始される
。

上記の例は、分岐先命令、即ち、命令ｔが命令レジスタ
３に設定されたタイミング■において、命令３が命令レ
ジスタ４に設定された場合の動作れる。

このとき、命令２の第４ステップのマイクロコード（２
−４）のアドレスの生成があると、アドレス生成回路６
で衝突が起こるが、該タイミング■では、分岐条件が決
定されるので、その分岐条件に従って、分岐命令（命令
ｔ）の第２ステップと、命令２の第４ステップとの何れ
かを切り替えて、該アドレス生成回路に入力することで
対応できる。

従って、分岐決定であると、タイミング■において、上
記命令ｔの第１ステップのマイクロコード（ｔ−１）が
第１の制御記憶１１から読み出され、マイクロコードレ
ジスタＭ６１にセットされ、第２ステップのマイクロコ
ード（ｔ−２）は第２の制御記憶２から読み出され、マ
イクロコードレジスタ＾６０にセットされ、以降、それ
ぞれのマイクロコード（ｔ−１，ｔ−２）は、マイクロ
コードレジスター６１、Ｌ６２にシフトされ、Ｍステー
ジ、Ｅステージが実行されるので、分岐先命令（命令ｔ
）と一般命令（命令２）との衝突が起こることはなく、
且つ該命令ｔは、分岐命令のＥ３ステージから実行を開
始することができる。

このように、本発明は、マシン命令の第１ステップのマ
イクロコードを二重化された第１と、第２の制御記憶に
格納し、第２ステップ以降のマイクロコードは一重化の
制御記憶に格納して、分岐先命令の第１ステップのマイ
クロコードを上記二重化された第１の制御記憶からのみ
読み出すか、或いは、該マシン・命令の第１ステップの
マイクロコードを第１の制御記憶に格納し、第２ステッ
プ以降のマイクロコードを第２の制御記憶に格納し、第
１の制御記憶は、該マシン命令の第１ステップの第２ス
テージで読み出し、第２の制御記憶は該マシン命令の第
２ステップ以降の第１ステージで読み出すように制御す
るようにして、分岐命令の分岐条件の判定時に、分岐先
命令と一般命令の第１ステップのマイクロコードの読み
出し結果を切り替えるか、又は、該分岐命令と一般命令
の第１ステップのマイクロコードのアドレスを切り替え
るか、更には、分岐先命令の第１ステップのマイクロコ
ードと、一般命令のマイクロコードの制御記憶からの読
み出しタイミングが重ならないようにした所に特徴があ
る。

〔発明の効果〕

以上、詳細に説明したように、本発明のマイクロコード
読み出し制御方式は、（１）１つの命令をマイクロコード単位で実行する複数
個のステップに分け、且つ各ステップを多段のステージ
に分けて実行するマイクロプログラム制御の情報処理装
置において、上記命令の先頭ステップで読み出しを行う
制御記憶を二重化することにより、その１つの制御記憶
を分岐命令の分岐先命令の先頭ステップでのみ読み出す
ようにしたものである。

（２）上記情報処理装置において、命令の第１ステップ
を制御する為のマイクロコードを格納する第１の制御記
憶と、該命令の第２ステップ以降を制御する為のマイク
ロコードを格納する第２の制御記憶とを設けることによ
り、上記第１の制御記憶は、該命令の第１のステップの
第２のステージで読み出し、上記第２の制御記憶（２）
は、該マシン命令の第２のステップ以降の第１のステー
ジで読み出すようにしたものである。

従って、分岐先命令の第１ステップのマイクロコードの
読み出しが高速化され、一般に、情報処理装置では、分
岐命令の出現頻度が高いので、該情報処理装置の性能の
向上が図れる効果がある。

【図面の簡単な説明】

第１図は本発明のマイクロコード読み出し制御方式の第
１の構成例を示した図。第２図は本発明のマイクロコード読み出し制御方式の第
２の構成例を示した図。第３図は本発明の第２の構成例での動作タイムチャート
。第４図はマイクロコードの各ステージの処理例を示した
図。第５図は従来のマイクロコードの先行読み出し制御方式
を説明する図。である。図面において、１．２．２″、１１．１２は制御記憶。３．４は命令レジスタ。５０．５１．５２はセレクタ、　６はアドレス生成回路
。６０はマイクロコードレジスタＡ。６１はマイクロコードレジスタＭ。６２はマイクロコードレジスタＥ。７．７０．７１はアドレスレジスタ。 ’Ｄ、Ａ、Ｍ、Ｅ（添字を含む）はマイクロコードの各
ステージ。をそれぞれ示す。 −±−

Claims

【特許請求の範囲】

（１）１つのマシン命令をマイクロコード単位で実行す
る複数個のステップに分け、且つ各ステップを多段のス
テージに分けて実行するマイクロプログラム制御の情報
処理装置において、上記マシン命令の先頭ステップで読み出しを行う制御記
憶（１）を二重化して、第１の制御記憶（１１）と、第
２の制御記憶（１２）とを設け、その第１の制御記憶（
１１）を分岐命令の分岐先命令の先頭ステップでのみ読
み出すように制御することを特徴とするマイクロコード
読み出し制御方式。
（２）１つのマシン命令をマイクロコード単位で実行す
る複数個のステップに分け、且つ各ステップを多段のス
テージに分けて実行するマイクロプログラム制御の情報
処理装置において、マシン命令の第１ステップを制御する為のマイクロコー
ドを格納する第１の制御記憶（１１）と、該マシン命令
の第２ステップ以降を制御する為のマイクロコードを格
納する第２の制御記憶（２）とを設け、上記第１の制御記憶（１１）は、マシン命令の第１のス
テップの第２のステージで読み出し、上記第２の制御記憶（２）は、該マシン命令の第２のス
テップ以降の第１のステージで読み出すように制御する
ことを特徴とするマイクロコード読み出し制御方式。