JPS5810243A

JPS5810243A - デ−タ処理装置

Info

Publication number: JPS5810243A
Application number: JP56107674A
Authority: JP
Inventors: Haruo Tateno; 舘野　晴男
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-10
Filing date: 1981-07-10
Publication date: 1983-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はパイプライン制準ｊによる処理機能を有するデ
ータ処理装置に関する。

電子引舞機の高速化を図るための技術の一つとしてバイ
プラ・イン制御技術が知られている。

このパイプライン制御力式？とるデータ処理装置は第１
図に示されるように構成されておｐまたとえばストア命
令の処理ｒｔ次のようにして実行されていた。い’マ、
Ｓｆｉ今バッファＩＩＶｃキャッシュメモリ（マたは主
メモリ）１２からストア命令が取り出されているものと
する。命令バッファ１１の第１命令バツフア領域（以下
、１ｓｔＩＢと称１−る）１１１に保持されている（ス
トア命合牙斥丁）命令：１−ドは命令テコード回路とし
てのコントロールＲＯＭ（以下、ＣＲＭと称する）１３
に入力される。Ｃ）？　Ｍ　１３け肖Ｋｍ令コードをテ
コードし、キャッジ１メモリ（または主メモリ）１２に
対する読出し、訃込み１ｒノ作を指定する２才・Ｆのコ
ントロールフラグお・よび各部全起動−Ｊ−２ｒ　７’
ｒ−めのコンｌ−ロールフラグを出力する。こハら３４
４＋ｌｉのコントロールフラグはそれぞれ対応するコン
トロールフラグレジスタ（以下、Ｒ１，、Ｗｉ、、ｃＬ
と称Ｔ　ｈ　）　ＶＣセットされる。この例ではストア
命令であるため、ＲＬ　Ｊ　４、ＷＬ１５、ＣＬ１６に
はそれぞれ論理１１ＱＩＺｌ＋１″、″Ｉ　ＩＩ　Ｌ：
／）コントロールフラグがセットされる。

一方、命令バッファ１１の第２命分バッファ領域（以下
、２ｎｄＩＨと称する）１１２にはオペランドアドレス
が保持されておシ、尚該オペランドアドレスはオペラン
ドアドレスレジスタ（以下、ＡＩと称する）１７にセッ
トさノ′Ｌる。

ぞして、論理アドレス生成回Ｍｉｓ、　Ｊ　８はＣＬ１
６の論理ｎ　１　ｎ出力Ｏ′こよって起動され、Ａ１１
７の１り容およびストア命令中のアドレス修飾部で指定
さり、るアドレス修飾用レジスタ（以下、ＩＸと称する
）１９の内容に基づいて論理アドレス全生成す２１゜こ
の論理アドレスは論理アドレスレジスタ（以下、ＡＬと
称する）２０に保持される。これが論理アドレス生成ス
テージＳＩＬである。

論理アドレス生ノｌｋステージ８ｊＬの次のタイミング
（マシンサイクル）Ｖこ際し、、Ｒ１，７４゜Ｗ　Ｌ　
ｌ　５　、　（シＬ１６の各内容″□Ｉ　、　Ｉ　１　
＊　、　Ｉ　１１釘１そｔｔぞれ対応するコントロール
フラグレジスタ（以下、ｌ＜Ｐ、ＷＰ、ＣＰと称する）
２１゜２２．２３に移される。このときパイ１起動がか
けられていれは、ＲＬ　１４　、　Ｗ　Ｌ１５．ＣＬ１
６に後ｐｃする命的に応じた判たな＆＋ｊ埋値がそれぞ
れセットされる。物理アドレス生成回路２４はＣＰ２Ｂ
の論理１１１出力によって起動され、　５− ＡＬ２θに保持ざｒｔでいる論理アドレスに基づいて物
理アドレスを生成する。この物理アドレスは物理アドレ
スレジスタ（以下、ＡＰと祢する）２５に保持さハる。

これが物理アドレス生成ステージ５ＩＰ−ｃある。

物理アドレス生成ステージＳＩＰの次のタイミング（マ
シンサイクル）に際し、ＲＰ２１　。

ＷＰ２２　、ＣＰ２３（１）％Ｔ、７ｑ容ＩＩ　□　Ｍ
　、　ｎ　１　Ｎ　、　＠　Ｉ　ＩＩ　Ｂそれぞわ対応
するコントロールフラグレジスタ（以下、ＲＣ，Ｗ　Ｃ
、ＣＣと称する）　２６．２７゜２８に移され２．。ぞ
Ｌ−（、ＣＣ２Ｂ（Ｄ論理１１１出力によりメモリコン
トローラ（以下、ＭＣと称する）２９が起動され、ＭＣ
２９は書込み動作ｆ指足するＷ　Ｃ２７の論理１１″出
力に応じてキャッシュメモリ（またけ主メモリ）１２′
ｆｒアクセス制飼ｊし、Ａ■′２５に保持されている物
理アドレス位置に実行ブロック３ｏで生成されるデータ
を１き込む。これがメモリアクセス生成ステージ、９ｉ
Ｃである。

ところで、パイプライン制御は、上述の論理　６− アドレス生成ステージ８１Ｌ１物理アドレス生成ステー
ジＳＩＰ、この物理アドレス生成ステージＳｉＰで得ら
れた物理アドレスに基づいてキャッシュメモリ（育たば
主メモリ）１２をアクセスするメモリアクセス生成ステ
ージａｌｅ、実行ブロックＢＯｔ／こおいてマイクロプ
ログラム制御による演舞実行が行カわれる実行ステージ
８１１（を経て実現される。したがって、実行ステージ
ＳＩＥが１マシンザイクルで終了する命令をパイプライ
ン制頽］で処理する場合、そのタイミングは第２図に示
さ、１′するようになる。なお、メモリアクセス生成ス
テージｌ：ｌＩｃには上述のデータ誉き込みのほかに、
オペランドフェッチも含オれており、このステージ８１
Ｃにて読み出されたデータはデータレジスタ（以下、Ｄ
と称する）３ノを経て実行ブロック３ｏ　ｖｃ大入力れ
演算処理を施される（実行ステージ５ｉｎ）。

前述の動作説明であきらかなよりに、ストア命令におい
てデータ誉き込みが行なわれるメモリアクセス生り晃ス
テージＳＩＣ″′Ｃは、該当マシンサイクルで実行ブロ
ック３０を専有する必要がある。したがって該当マシン
サイクルにおける実行ステージＳｔ−，Ｅ（ｉ２図参照
）は、先行する命令ではなく当該ストア命令に属するス
テップである必要がある。いいかえれば、ストア命令に
おけるメモリアクセス生成ステージＳＩＣのマシンサイ
クルにおいて他の命令に属さない実行ステージ５ｉ−Ｉ
Ｅｆ確保する必要がある。そして、この実行ステージ５
ｔ−ｔ’Ｅｋ確保するためには第２図から明らかなよう
に各ステージ８ｌ−１Ｌ。

８１−、　Ｐ　、　８１−Ｉ　Ｃ＠）確保しなければな
ら々い。すなわち従来のバイブライン制御によるストア
命令は、１マシンザイクル’ＪＴとすると、等制約に２
Ｔの処理時間全装し、高速処理全阻害する一因となって
いた。

本発明は上記事情に錯みてなされたものでその目的は、
パイプライン制御によるストア命令の処理が高速で行な
えるデータ処理装置を提供することにある。

以下、本発明の一災施例會図面を径押して説明する。な
お、第１図と同一部分には同−符号紮付して詐細な゛Ｆ
１５？明谷・省略する。即、３図にパイプライン制御方
式ケとるデータ処埋装倉の構成を示すもので、３２１．
３２２はそｉｌぞシＥ、ＲＰ２１゜Ｗ　ＩＪ　２２の出
力全次段へ伝えるゲート（ｖ下、Ｇと称スル）テある。

３Ｂｆ：１Ｃ１３２，ｖｒ通して伝えられるＷＰ２２の
出力がセットされるコントロールフラグレジスタ（以下
１ｓｔＷＣと称する）、３４１ｄ　１ｓｌＷＣ３３の出
力が次のマシンサイクルで伝達併持されるコントロール
フラグレジスタ（以下、２ｎｄＷｃと称する）である。

２ｎｄＷＣ３４の出力は、従来例におけるＷＣ，２７（
第、１図参照）と同様ＶこＲＣ２６、ＣＣ２Ｂの各出力
と共にＭＣ，２９に入力される。３５はＲＰ：ｌｌおよ
びｗｐ２２の各出力か入力されるオアゲート（以下、Ｏ
Ｒ？！：　称ｆ　ｌ））、３６　ｉＪ：　１ｓｔＷＣ３
３オよび０Ｒ３５の各出力内容に基づいて、誉き込み動
作４伴う命令の１ｌｉｆ＆の命令がキャッシュメモリ（
またに主メモリ）１２に対するメモリアクセス【必費と
する命令であるか否が全検出す　９− る検出回路である。

３７は物理アドレス生成回路２４で生成される物理アド
レスが保持される第１物理アドレスレジスタ（以下、１
８ｔＡ、Ｐと称する）、３８ｔｄｌｓｔＡＰ３７の出力
が次のマシンサイクルで伝達保持される第２物理アトｔ
／スレジスタ（以下、２ｎｄＡＰと称する）である。３
９け］５ｔＡＰ３７の出力着たけ２ｎｄＡＰＪ　８の出
力のいずれか一方をＲＣ２６および２ｎｄＷｃ　、’？
　４の各出力内容に応じて選択するセレクタである。セ
レクタ３９ＪｄＲＣ２６の出力が論理１１″のとき１ｓ
ｌＡＰ３７の出力を選択し、２ｎｄＷＣ３４の出力が論
理ｗ１”のとき２ｎｄＡＰ３８の出力＋ｐ択するように
なっている。

セレクタ３９の出力し［キャッシュメモリ（またけ主メ
モリ）１２に与えられる。

４０ｔＡ％４喰コントロールフラグの転送、史には１ｓ
ｔＡＰ３７から’１ｎｄＡ　Ｐ　３　Ｂ　ヘノ物理アド
レスの転送外と會コントロールするコントロール回路（
以下、ＣＮＴと称する）である。ＣＮ　Ｔ２Ｏは検出回
路３６によって有き込み動作全件う命１０− 令のｉｔの命令がキャッシュメモＩＪ　（ｉ　ｆｃｌｉ
主メモリ）１２に対するメモリアクセスを必要とする命
令であることが検出されｆｃ場合、次のマシンサイクル
においてＲＰ２１　、ＷＰ２２の各出力がＲＣ２６，１
ｓｔＷＣ３８に伝達されないように０３２１，３２．音
間制御するとともに、Ｉ’１０２６．１ｓｔＷｃ３Ｂ　
、ＣＣ２Ｂ　、１ａｌＡＰよりそれぞれ前段に位置する
Ｒ　Ｉ’　２１　、　ＷＰ　２２．ＣＰ２３　。

Ａ　Ｌ　２０　、　ＣＬ　ｌ　６．　Ｉ＜　Ｌ　７４　
、　Ｗ　Ｉ、　７５　ｆｉどに対する転送を一時停止せ
しめるようになっている。丁ガわちＣ／’Ｉｆ’、ｉｏ
は、従来の伝達転送機能のほかＶこ先行する命令が１き
込み動作を伴う命令でおり１該命令の簡抜の命令がキー
ヤツシュメモリ（または主メモリ）１２に対するメモリ
アクセス全必要とする命令である場合、該メモリアクセ
ス全必要とする命令によるメモリアクセス動作音、先行
する命令による着Ｊ込み動作光子１ノ＃点まで待たせる
機能をセしている。

次に不発ゆＪ−実施例の動作１ｒ貌明する。まずストア
命令の実行仮にメモリアクセス４伴わない命令（以下、
第１柚後続命令と称する）を実行する場合について第４
図のタイミング図全適宜診照して説明する。最初のマシ
ンサイクル（サイクル’Ｉ’１）ＶＣおいて、ストア命
令が命令バッファ１１に保持さノ１ているものとする。

このストア命令の命令コードはＣＲＭ　１３に入力され
、これによりＣＲ’ＩＶ　１３は対応する３樵のコント
ロールフラグをＲＬ１４　、ＷＬＪ５　、ＣＬＩ６に出
力する。そして、これらのコントロールフラグは、ＣＮ
Ｔ４０の制御によりｌサイクル目の終了時にＲＬ　１４
　、　Ｗ　Ｌ　１５　、　ＣＬ　１６にセットされる。

ストア命令の場合、ＲＬＪ４゜ＶＮＬ１５．ＣＬＩ６の
各内容がそれぞれ論理＋１Ｑ＃。

１″１１′と取ることは従来例で説明した通りである。

また、ストア命令中のオペランドアドレスも、サイクル
Ｔ１の終了時にＡＩＪ７にセットされる。

次のマシンサイクル（サイクル’Ｉ’ｉ　　）では、論
理アドレス生成回路１８がＣＬ７６の論理１１１出力に
よって起動される。この結果、Ａ１１７の内容およびス
トア命令中のアドレス修飾部で指定されるＩ　Ｘ、　１
９の内容に基づいて論理アドレスが生成され、この論理
アドレスにサイクルる。また、このとき、ＲＬｘ４．Ｗ
Ｌｌｓ、ＣＬＩ６の各出力（ＪＺ′１″１１１　＞がＲ
Ｐ２１．ＷＰ２２　、ＣＰ２３にセットされる。一方、
同じサイクルＴ２の終了時に、ｍ１ｍ後続命令で示され
るオペランドアドレスがＡＩＪ７に、第１種後続命令の
命令コードに対応するコントロールフラグがＩ？Ｌ　Ｉ
　４　、ＷＬＪ　５　、　ＣＬＩ　６にそれぞれ保持さ
れる。この場合、纂１種後続命合が前述の如くメモリア
クセスに伴わない命令であるため、ｒ（Ａ７４　、ＷＬ
Ｊ５　、ＣＬＩ６の各内接はそれぞれ１ｌＯＷ、ｎ□”
、′１１”となる。

次のマシンサイクル（サイクルＴ３　）では、物理アド
レス生成回路２４がＣＰ２３のｋＢ理１１１出力によっ
て起動される。この結果、ΔＬ２０の内容に基づいて物
理アドレスが生成さ九、と１３− の物理アドレスはサイクルＴ３の終了時に１ｓｔＡＰ３
７に保持される。これにより物理アドレス生成ステージ
ＳＩＦが終了する。また、このとき、ＲＰ２１　、’Ｎ
Ｐ２２　、ＣＰ２３の各出力（１９１１％１″、′］″
）がＲＣ２６、１ｓｔＷＣ３，！ｌ　。

ｃｃ２Ｂにセットされる。一方、同じサイクルＴ３の終
了時に、サイクルＴ２におりるストア命令の場合と同様
に、第１釉後続命令の論理アドレス生成ステージＳ２Ｌ
が終了し、ｆｌｆｉｉｌ理アドレス生成回路１８の１−
１力がＡ　Ｉ、　２０　Ｋ保持されるとともに、ＲＬ　
１４．　Ｗ　Ｌ　１５　、　ＣＬ　７６の各出力（”Ｏ
”　ｔ　”Ｏ”　、”］　”　）　７ｂ’　Ｒ”　２１
　ｅ　Ｗ　Ｐ　２２゜ＣＰ２３にセットされる。

次のマシンサイクル（サイクル’Ｉ’４　　）では、Ｃ
ＮＴ４０の転送制御により、そのサイクルの終了時に１
ｓｔＡＰ３７の内容が２ｎｄＡＰ３Ｂに保持されると共
に、１ｓ＋ＷＣ３３の出力（ｌ“）が２ｎｄＷＣ３４に
セットされる。一方、同じサイクルＴ４の終了時には、
サイクルＴ１におけるストア命令の場合と同様に、第１
ね後続命令の物１４− 理アドレス生成ステージ８．Ｐが終了し、物理アドレス
生成回路２４の出力が１ｓｔＡｐ３７に保持さ；？−Ｌ
、るとと１Ｃ５ＲＰ　２１　、　ＷＰ　２２．ＣＦ２Ｈ
の各出力（Ｑ１，１９１％ｉｌ　）がＲＣ２５，１ｓｔ
Ｗｃ３３、ＣＣ２Ｂにセットされる。

次のマシンサイクル（サイクルＴｓ　　）では、２ｎｄ
ＡＰ３Ｂの内容す力わち物理アドレスが２ｎｄＷＣ３４
の論理”１１出力に応じてセレクタ３９により選択され
、キャッシュメモリ（または主メモリ）１２に与えられ
る。ＭＣ２９は２ｎｄＷＣ３４の論理Ｉ＋　１　ｍ出力
に応じてキャッジ其メモリ（または主メモリ）１２をア
クセス制御し、セレクタ３９よｐ選択出力される物理ア
ドレス位伽−に実行ブロック３０の演初、処理により生
成されるデータを格納（ストア）する。これがストア命
令に対するメモリアクセス生成ステージＳＩ　Ｃである
。このとき、明らかなように実行ステージＳ　ｒ　Ｅは
確保されておシ、データ誉き込み動作に対し何ら支障は
ない。

次のマシンサイクル（サイクルＴａ　　）では、！１ｍ
後続命令（の命令コード）に基づく演算処理が実行ブロ
ック３０において行なわれる。

すなわち第１種後続命令に対する実行ステージＳＥＢが
行なわれる。

このように本実施例によれば、ストア命令の次の命令が
メモリアクセスを伴わない命令（第１種後続命令）であ
る場合、この第１種後続命令がメモリアクセス生成ステ
ージ８奮Ｃ’に不要とすることに着目し、本来メモリア
クセス生成ステージＳ２Ｃが割り当てられるはずのマシ
ンサイクル（本実施例ではサイクルＴｓ　　）までスト
ア命令に対するメモリアクセス生成ステージＳＩＣの実
行をずらす（１マシンサイクルずらす）ようにしたので
、特別に実行ステージＳｉＥを確保することなくストア
命令を実行することが可能となる。すなわち、本実施例
によれは、従来２Ｔシンサイクルヲ要していたストア命
令の実行が１マシンサイクルで可能となるため、データ
処理速度が高速となる。

次にストア命令の実行後にメモリアクセスを伴う命令（
以下、第２Ｗ１後続命令と称する）を実行する場合につ
いて第５図のタインング図を適宜参照して説明する。な
お、本実施例において第２褌後続命令はリードアクセス
を伴う命令であるものとする。この場合、サイクルＴ２
の終了時にＲＬ１４にｗｌｌｌがセットされ、サイクル
Ｔ３の終了時ＫＲＰ２１に１″がセットされる点會除い
て前述した第１種稜絖福令とほぼ同じであり、サイクル
ＴＳ終了時における０Ｒ３５の出力に論理１１″でおる
。また、上記サイクルＦｉｌ専の終了時には、前述した
ようにＷＰ２２の出力＜　Ｉｌｍ　）が１ｓｔＷｃ３．
９にセットされ、ｔ　ａ　ｔｗｃ３３の出力は論理Ｉｌ
ｌとなる。検出回路３６は１ｓｔＷｅ３３の論理＠１１
出力および０Ｒ３５の論理“１１出力によって、書き込
み動作を伴う命令（ストア命令）の次のサイクルの命令
がメモリアクセス（この場合にはリードアクセス）を伴
う命令（第２種後続命令）であることを検出し、その旨
１ｋｃＮＴ４０に通知する。ＣＩ’１ＪＴ４１７は検出
回路３６の上記検出結果に応じて０３２１゜１７− ３２２を閉じ、次のマシンサイクル（サイクルＴ４　）
でＲＰ２１　、ＷＰ２２の出力がＲＣ２６。

１ｓｔＷｃＪＪに転送されるの全禁止する。

次のマシンサイクル（サイクルＴ４　　）では、ると共
に、１８ｔＷＣ３Ｂの出力（１１１１）が２ｎｄＷＣ３
４にセットされる。また、ＲＣ２へ１ｓｔＷｃＪＪ。

ＣＣ２ＢにはＣＮ’ｌ’４（１１の制（６１ＶＣ，よす
Ｇ３ｆｆ１ｅ３２、の出力、ＣＦ３Ｈの出力（”］″）
がセットされる。この場合、Ｇ　Ｊ　２１　＊　Ｊ　２
２は閉じられておシ、ＲＣ２６、１ｓｔＷＣＪ　３の内
容は共に論理”ＯＩとなる。ＣＮＴ４０は検出回路３６
によって簀き込み動作を伴う命令（ストア命令）の次の
サイクルの命令がメモリアクセスを伴う命令であること
が検出された場合、ＲＬＪ４゜ＷＬ１５　、ＣＬ１６　
、ＲＰ２１　、ＶＪＰ２２　。

ＣＦ２Ｈなどに対する転送制御全停止するため、サイク
ルＴ４の終了時における上述の各レジスタの内容は当該
サイクルＴ４におけるそれと同１８− じどなる。この結果、後続する命令の初になステージへ
の移行が待たされる。ツ゛イクルＴ４の終了時において
１ｓ＋ＷＣ，’３３の口答が」：述のように飾ｉ理００
″と２！ｒ：ると、杉ｉ出回銘３６けその旨を検１■Ｉ
　Ｌ、ＣＮ　Ｔ　４０　Ｋ　Ｍｌ知ｖｂ。ＣＮ　’ｌ’
　４０１ｊ：検出回路、ヲ６の結果に応じて０３２１　
＋３２２？開く。

次のマシンサイクル（サイクルＴｉ）では、２ｎｄＡＰ
、’（８のビ１容丁なわち物」ｉｌｌアドレスが２ｎｄ
Ｗ　Ｃ３４の論理″１″出力ＶＣ応じてセレクタ３９に
より込択さ）１５、キャッシュメモリ（または主メモＩ
Ｊ）１２に与えられ、前述した場合と同様にデータσ）
格納動作（メモリアクセス生成ステージ５ａｃ）が行な
われる。一方、ＣＮ　Ｔ４０は１　ｓ　ｔｗｃ　３３の
論理Ｎ　Ｏ１１出力に応じてＣＰ２３などに対１゛る転
送料＠ｌ−杓開−す゛る。そして、サイクル′Ｉ′５の
終了時に、ｘｔ　Ｐ　２Ｊ　、　Ｗ　ｐ　２２の各出力
（”］、１１．′０１１　）がＣＪ３２．．３２２ケ介
して１（Ｃ２６ｌｉｓ　ｔＷｃ　Ｂ　３にセットされ、
ＣＰ２３の出力じ１＠）がＣＣ２Ｂ　ＶＣ七ッ卜される
。しかして、後続す、６マシンヤ゛イクルにおいて第２
柚後続命令の処ｊ７１　（サイクル′Ｉ゛６でメモリア
クセス生成ステージＳ２Ｃ：、＠）イクル’ｌ’　７−
Ｃ実行ステージ８２Ｅ）かイアなわＪ１イ）。

このように本実施例シこよれはストア昂弔・の次の命令
がメモリアクセス全件わない命令ＢＢｉ相（後続命令）
である場合に、当帥ストア命令の実行マシン−シ′イク
ル全等価的に１マシンザイクルＶＣ灼縮することができ
、しかもストア福令の次の命名がメモリアクセス全伴う
命令（第り棟稜続、品令）Ｔ゛あっても、各命令の実行
が支障なく行なえる。

【図面の簡単な説明】

弟１図は従来のデータ処珪装置の構成會示すブロック図
、第２図は上記従来例の動作全説明するためのタイミン
グ図、第３図は本発明のデータ処理装酷の一実施例を示
すブロック図、弟４図および弟５　（１は上記実施し１
の動作を耽明する友めのタイミング図であＤ　ｓ　第４
図はストア命令の次の命令がメモリアクセス動作全件わ
ない場合、第５図は同じくメモリアクセス動作を伴う場
合である。ｌｌ・・・命令バッファ、１２・・・キャッシュメモリ
（甘たＦｊ主メモリ）、ｌ３・・・コントロールエイＯ
Ｍ　（　Ｃ　Ｒ　ｔｘ＋　）、ｌ８・・・ｌｒｍｉ理ア
ドレアドレス生成回路・・・論理アドレスレジスタ（Ａ
Ｉ＋）、２４・・・物理アドレス生成回路、２６・・・
コントロールフラグレジスタ（ＲＣ）（リードフラグレ
ジスタ）、２９・・・メモリコンｌ・ローラ（ＭＣ）、
ＪＯ・・・実行ブロック、３３・・・コントロールフラ
グレジスタ（］ｓｔＷＣ）　（第】ライトフラグレジス
タ）、３４・・・コント１コールフラグレジスタ（　２
ｎｄＷＣ　）　（　第２ライトフラグレジスタ）、３６
・・・検出回路、３７・・・第１物理アドレスレジスタ
（　ｌｓｔＡＰ）、３８・・・第２物理アドレスレジス
タ、３９・・・セレクタ、４０・・・コントロール回路
（ＣＮＴ）。出願人代理人　　弁理士　鈴　江　武　彦２１−

Claims

【特許請求の範囲】

パイプライン制御方式をとるデータ処理装置において、
物理アドレス生成回路で生成される物理アドレスが保持
される第１物理アドレスレジス／（ｌｓｔＡＰ）と、こ
の第１物理アドレスレジスタ（１ｓｔＡＩ’）の出力が
１マシンサイクル遅れて保持される第２物理アドレスレ
ジスタ（２ｎｄＡＰ）と、上記第１物理アドレスレジス
タ（１ｓｔＡＰ）に対応して設けられ、キャッシュメモ
リまたは主メモリに対する読み出し動作を指定する第２
種フラグ情報が保持されるリードフラグレジスタ（ＲＣ
）と、上記第１物理アドレスレジスタ（ｉｇｔＡｐ）に
対応して設けられ、上記キャッシュメモリまたは主メモ
リに対する誉き込み動作を指足する第２ｆ１！フラグ情
報が保持される第１ライトフラグレジスタ（１ｓｌＷｃ
）と、上記第２物理アドレスレジスタ（２ｎｄＡＰ）に
対応して設けられ、上記第１ライトフラグレジスタ（１
ｓｔＷＣ）の出力が１マシンサイクル遅れて保持される
第２ライトフラグレジスタ（２ｎｄＷｃ）と、上記リー
ドフラグレジスタ（ＲＣ）および＊２ライトフラグレジ
スタ（２ｎｄＷＣ）の出力内容に応じて上記第１物理ア
ドレスレジスタ（ｌｓｌＡＰ’）ま念は第２物理アドレ
スレジスタ（２ｎｄＡＰ）のいずれか一方の出力を、上
記キャッシュメモリまたは主メモリに選択出力するセレ
クタと、上記第１ライトフラグレジスタ（１ｓｔＷＣ）
に上記Ｍ２種フラグ情報が保持された際に該尚する豐き
込み動作？伴う命令に後続する命令がメモリアクセス動
作を伴う命令である□か否かを検出する検出手段と、こ
の検出手段の検出結果に応じて上記後続′する命令の処
理動作′ｆｒｌマシンサイクル待機させ基制御手段とを
具備し、上記第２ライトフラグレジスタ（２ｎａＷＣ）
に上記第２種フラグ情報が軸持された際に、該第２ライ
トフラグレジスタｚ２　ｎ　ａＷｃ　）の内容に応じて
上記セレクタから上記ｊｇ２物理アドレスレジスタ（２
ｎｄ　Ａ　Ｐ）の内容゛が上記キャツシュメモリまたは
王メモリに選択出力され、ストア命令におけるデータ格
納処理が行なわれるとともに、上記検出手段により上記
ストア命令ＶＣ後続する命令がメモリアクセス動作全件
う命令であることが検出きれｔ（場合、上記制御手段に
よって当り亥メモリアクセス動作を伴う命令のメモリア
クセス生テージＶ、降の処理ステージが１マシンサイク
ルずでつ順次遅虹されること全特徴とするデータ処３！
１１装置。