JPH04174041A - データアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、多バイト幅のデータバスを備える情報処理装
置におけるデータアクセス制御方式に関し、 外部に多バイト長のリードアクセスを行なう場合に、バ
スバウンダリを意識することなく、かつ高速にリードア
クセスを実行することかできる制御方式を提供すること
を目的とし、 所定のバイト数からなるバスバウンダリ単位にリードア
クセスを実行するデータアクセス制御装置において、リ
ートアクセスの指示によりリートデータを保持するり−
ドバツファ手段と、バイト単位で指定されるリードアド
レスの初期データがリードアクセス実行前にセットされ
、内部リードアクセス毎に更新される内部リードアドレ
スを指示するリードポインタ手段と、このリードポイン
タ手段の内部リードアドレスを指示されるバイト数分だ
け更新する更新手段と、前記リードポインタ手段により
指示される内部リードアドレスに応じたリードデータを
前記リードバッファ手段から読出して出力するデータ出
力手段とから構成する。

〔産業上の利用分野〕

本発明は、多バイト幅のデータバスを備える情報処理装
置におけるデータアクセス制御方式に関する。

近年、外部データ（キャッシュ・データ）のアクセス速
度の高速化要求に伴い、プロセッサの外部データバス幅
は増大化されている。

しかしながら、バス幅が大きくなっても、データアクセ
スをバスバウンダリ単位ではなく、ハイドバウンダリ単
位で自由にかつ高速に実行できる必要がある。

〔従来の技術〕

従来、例えば４バイトといった多バイト幅のデータバス
を有する情報処理装置であっても、データアクセスをバ
イト単位で実行するのか一般的である。

ところで、データバス線とメモリアドレスとは対応して
おり、例えばキャッシュ・データ等の外部データをリー
ドする場合に、１回のリードアクセスで、バスバウンダ
リを跨がるアクセスはできない。具体的には、第７図に
示すように、メモリアドレスＯ番地から３番地までの４
バイトのデータＤ１をアクセスする場合には、バスバウ
ンダリ単位での１回のリードアクセスにより実行するこ
とができる。

しかしなから、第８図に示すように、メモリアドレス２
番地から５番地までの４バイトのデータをアクセスする
場合には、バスバウンダリを跨がるアクセスとなるため
、複数回のリードアクセスを行なう必要がある。即ち、
メモリアドレス２番地から３番地までデータＤ２を１回
リードアクセスし、さらにメモリアドレス４番地から５
番地までデータＤ３をリードアクセスし、計２回のリー
ドアクセスを必要とする。

このため、リードアクセスを実行する前に、リードデー
タのバイト数とアドレスの状態に応じて、リードデータ
がバスバウンダリから何バイト分ずれているかを判定す
る必要がある。

〔発明が解決しようとする課題〕

従来は、多バイト幅の外部データ等をリードアクセスす
る場合には、リードデータのバイト数とアドレスの状態
に応じて、リードデータがバスバウンダリから何バイト
分ずれているかを判定するための判定処理（数ステップ
）が必要であった。

また、リードデータがバスバウンダリを跨がっている場
合には、複数回のリードアクセスを行なう必要があった
。

さらに、リードアクセスを行なう場合に、ライトアクセ
スと競合するような事態が発生することもしばしばであ
った。

したがって、上記のような場合は結果的にリードアクセ
ス処理の効率の低下を招いていた。

本発明は、上記事情に鑑みてなされたもので、外部に多
バイト長のリードアクセスを行なう場合に、バスバウン
ダリを意識することなく、かつ高速にリードアクセスを
実行することができるデータアクセス制御方式を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

本発明は、第１図に示すように、所定のバイト数からな
るバスバウンダリ単位にリードアクセスを実行するデー
タアクセス制御装置において、リードアクセスの指示に
よりリードデータを保持するり−ドバッファ手段１、バ
イト単位で指定されるリードアドレスの初期データがリ
ードアクセス実行前にセットされ、内部リードアクセス
毎に更新される内部リードアドレスを指示するリードポ
インタ手段３、このリードポインタ手段３の内部リード
アドレスを指示されるバイト数分だけ更新する更新手段
４および前記リードポインタ手段３により指示される内
部リードアドレスに応じたリードデータを前記リードバ
ッファ手段１から読出して出力するデータ出力手段２と
を有する。

〔作用〕

本発明では、リードアクセス毎に、外部メモリ等から読
出されたリードデータがリードバッファ手段１に保持さ
れる。リードデータは、内部リード命令による指示があ
ると、リードポインタ手段３の内部リードアドレスに従
って、データ出力手段２によりリードバッファ手段１か
ら出力される。

リードポインタ手段３は、リードアクセス実行前に初期
データがセットされて、内部リードアクセス毎に更新手
段４により更新される。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第２図は同実施例に係わるデータ処理システムを説明す
るためのブロック図である。

先ず、マイクロ命令保持メモリ９は、プロセッサを制御
するためのマイクロ命令を保持するメモリである。マイ
クロ命令は、制御回路１１からの次に実行するマイクロ
命令アドレス（ＮＥＸＴＡＤＤＲＥＳＳ）により、マイ
クロ命令保持メモリ９から読出される。

マイクロ命令保持レジスタ１０は、マイクロ命令保持メ
モリ９から読出されたマイクロ命令を一時的（例えば１
マシンサイクルの間）に保持する。

制御回路１１は、マイクロ命令保持レジスタ１０に保持
されたマイクロ命令により、各種制御動作を実行する。

制御回路１１は、本発明に係わる外部メモリリード命令
（ＳＳＲＱ命令）であるマイクロ命令が与えられると、
メモリリード信号を出力する。さらに、リードアドレス
レジスタ７に保持されているアドレスにより、外部メモ
リ　（例えばキャッシュ・メモリ）に対するリードアク
セスを実行する。

この場合、リードアドレスレジスタ７には、制御回路１
１からの指示により、初期データがセットされている。

リードアドレスレジスタ７は、制御回路１１からの指示
によりリードアクセスが実行される度に、更新回路８に
より次のバスバウンダリまで更新される。

データ入力回路５は、リードアクセスが実行される度に
、リードアドレスに応じてリードデータ（外部メモリか
らのデータ）をリードバッファ１にセットするための指
示を出力する。

リードバッファ１は、４バイトのり−ドバッファＲＢＯ
及び４バイトのリードバッファＲＢＩからなり、データ
入力回路５からの指示に応じていずれか一方にリードデ
ータをセットする。

データ出力回路２は、内部リード命令（ｎＢＲ命令、ｎ
＝１．２．３．４）による指示があった場合に、リード
ポインタ３の値に従って、リードバッファＲＢＯまたは
リードバッファＲＢＩからリードデータを読出す。そし
て、データ出力回路２は、リードバッファ１から読出し
たリードデータをリードレジスタ６にセットする。リー
ドレジスタ６からのリードデータは内部データバス１２
に出力される。

リードポインタ３には、リードアドレスレジスタ７と同
様に、制御回路１１からの指示により初期データがセッ
トされる。さらに、制御回路１１からの指示により内部
リードアクセス（内部リード）が実行される度に、更新
回路４により、ｎＢＲ命令で指示されるバイト数分だけ
更新される。

なお、リードデータがデータバス１２に出力されている
ときに、ｎＢＲ命令による指示があった場合は、高速化
を図るために、リードレジスタ６には、データバス１２
から直接データ出力回路２を経由してデータ（一部また
は全部）がセットされるようになっている。

次に、上記構成において動作を説明する。

同実施例では、便宜上、バスバウンダリ単位は４バイト
幅、リードポインタ３は３ビツト、り一ドアクセスは２
サイクルとしており、４バイトのデータをプロセッサ内
部の汎用レジスタ（ＧＲＯ）にセットする処理を具体例
として想定する。

先ず、第３図に示すように、メモリアドレスＯ番地から
３番地までの４バイトのデータＤ１をアクセスする場合
には、リードアドレスレジスタ７及びリードポインタ３
には初期値として“０”がセットされる。

外部メモリリード命令（ＳＳＲＱ命令）により、メモリ
アドレスＯ番地からデータのリードアクセスが実行され
ると、リードアドレスレジスタ７は更新回路８により、
値“４”まで更新される。

メモリアドレス０番地から読出されたり−ドデータＤ１
は、リードアドレスの下位３ビツト目に応じて、“０”
ならばリードバッファＲＢＯにセットされる。一方、下
位３ビツト目が“１”ならば、リードデータＤ１はリー
ドバッファＲＢＩにセットされる。また、リードデータ
Ｄ１がデータバス１２に送出されているときに、４ＢＲ
命令（ｎ＝４）が与えられて、かつリードアドレスの下
位３ビツト目か“０”であり、リードポインタ３の値も
“０”であるため、外部メモリから読出されたデータＤ
１は、そのままリードレジスタ６にセットされる。

ここで、リードポインタ３は、４ＢＲ命令により　“４
”に更新される。リードレジスタ６にセットされたデー
タＤ１は、ＧＲＯＷ　（汎用レジスタへのライト命令）
により、内部データバス１２及び内部演算回路を経由し
て、プロセ・ノサ内部の汎用レジスタ（ＧＲＯ）にセッ
トされる。

このような動作は、第４図に示すようなタイミングチャ
ートとなる。第４図において、ＮＯＰは無操作（ＮＯ０
ＰＥＲＡＴＩＯＮ）、ＲＡはリードアドレスレジスタ７
、ＲＰはリードポインタ３、ＲＲはリードレジスタ６、
ＧＲＯは汎用レジスタである。

次に、第５図に示すように、メモリアドレス２番地から
５番地までの４バイトのデータＤ２．Ｄ３をアクセスす
る場合には、リードアドレスレジスタ７及びリードポイ
ンタ３には初期値とじて“２”がセットされる。そして
、５ＳＲＱ命令により、メモリアドレス０番地からデー
タのリードアクセスが実行されると、リードアドレスレ
ジスタ７は更新回路８により、値″４”まで更新される
。

メモリアドレス０番地から読出されたリードデータＤ２
は、リードアドレスの下位３ビツト目に応じて、リード
バッファＲＢＯにセットされる。

ここで、リードデータＤ２．Ｄ３は、第５図に示すよう
に、バスバウンダリに跨がっているので、２回目の５Ｓ
ＲＱ命令によるリードアクセスが実行される。これによ
り、メモリアドレス４番地からデータＤ３がリードされ
て、リードアドレスレジスタ７は値″８″まで更新され
る。読出されたデータＤ３は、下位３ビツト目が“１”
のため、リードバッファＲＢＩにセットされる。

また、リードデータＤ３がデータバス１２に送出されて
いるときに、４ＢＲ命令が与えられて、かつリードアド
レスの下位３ビツト目が“１”であり、リードポインタ
３の値が“２”であるため、リードバッファＲＢＯにセ
ットされたデータＤ２（３，４バイト目）およびリード
データＤ３　（１゜２バイト目）がリードレジスタ６に
セットされる。

同時に、リードポインタ３は、４ＢＲ命令により“６″
に更新される。リードレジスタ６にセットされたデータ
Ｄ２．Ｄ３は、ＧＲＯＷにより、内部データバス１２及
び内部演算回路を経由して、プロセッサ内部の汎用レジ
スタ（ＧＲＯ）にセットされる。

なお、２回目の５ＳＲＱ命令の発行とライドリクエスト
が競合した場合に、従来例の方式では１サイクル処理が
遅くなる。しかし、本発明ではリードデータがリードバ
ッファ１に保持されるので、何サイクルか前にバスを使
用して良いサイクルがあれば、そこで予め１回目、２回
目の５ＳＲＱ命令を発行しておくことが可能である。ま
た、従来例では、リードデータのバイト数とアドレスと
からバスバウンダリから何バイト分ずれているか、また
、何回リクエストを発行するかの判定が必要である。こ
れに対して、本発明では、リードデ−夕のバイト数とア
ドレスから、何回リクエストを発行するかの判定だけが
必要である。

〔発明の効果〕

以上説明したように本発明によれば、多バイト幅の外部
データバスを備えているデータ処理システムにおいて、
外部データ等のデータをリードする場合に、リード動作
の前に、リードデータがバスバウンダリを跨がっている
かの判定およびり−ドデータが何バイト分バスバウンダ
リからずれているかの判定を行なう必要がない。したが
って、従来において判定処理に必要なマイクロ命令の実
行ステップ数を、本発明では削減することができる。

また、バスバウンダリを跨がっているデータをアクセス
する場合に、リードデータの使用直前に複数回のデータ
アクセスを行なう必要がない。さらに、リードデータの
使用直前に、リードアクセスを行なう必要がないため、
ライトアクセスと競合するような事態を大幅に防止する
ことができる。

よって、マイクロ命令の実行ステップ数を削減し、バス
バウンダリを意識することなく、データアクセスを行な
うことが可能となるため、結果的にデータアクセス処理
の効率を向上することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の詳細な説明するためのブロック図、 第３図は本発明の実施例の動作説明図、第４図は本発明
の実施例の動作説明図、第５図は本発明の実施例の動作
説明図、第６図は本発明の実施例の動作説明図、第７図
は従来例の動作説明図、 第８図は従来例の動作説明図である。 １・・・リードバッファ手段（リードバッファ）、２・
・・データ出力手段（データ出力回路）、３・・・リー
ドポインタ手段（リードポインタ）、４・・・更新手段
（更新回路）、 ５・・・データ入力回路、 ６・・・リードレジスタ、 ７・・・リードアドレスレジスタ、 ８・・・更新手段（更新回路）、 ９・・・マイクロ命令保持メモリ、 １０・・・マイクロ命令保持レジスタ、１１・・・制御
回路。 図中、同一符号は同−又は相当部分を示す。 リードデータ レト巧ト日只の尼王里言兇】月図 第１図 本界帆の動作説明図 第３図 本発明自動介跣唱図 第４図 バスバウンダリ 名曲撃性・１の璽力作言え朗図 第８図

Claims (2)

【特許請求の範囲】
1. （１）所定のバイト数からなるバスバウンダリ単位にリ
   ードアクセスを実行するデータアクセス制御装置におい
   て、 リードアクセスの指示によりリードデータを保持するリ
   ードバッファ手段（１）と、 バイト単位で指定されるリードアドレスの初期データが
   リードアクセスの実行前にセットされ、内部リード命令
   実行毎に更新される内部リードアドレスを指示するリー
   ドポインタ手段（３）と、このリードポインタ手段（３
   ）の内部リードアドレスを指示されるバイト数分だけ更
   新する更新手段（４）と、 前記リードポインタ手段（３）により指示される内部リ
   ードアドレスに応じたリードデータを前記リードバッフ
   ァ手段（１）から読出して出力するデータ出力手段（２
   ）と を具備したことを特徴とするデータアクセス制御方式。
2. （２）前記リードバッファ手段（１）は、リードアドレ
   スに応じて選択的にリードデータを記憶する複数のバッ
   ファにより構成されることを特徴とする請求項１記載の
   データアクセス制御方式。