JP2550408B2 - 条件分岐命令の制御方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ アドレス計算機構を備えた計算機の条件分岐命令の制
御方式に関し、 条件分岐成立時の実行サイクル数を最小限に抑えて高
速化することを目的とし、 条件分岐命令の解読時に計算された分岐先アドレス
を、条件判定に必要なオペランドアドレスを格納する他
のレジスタ群の中の１つを使用することで共用し、分岐
条件の判定と分岐条件成立時の分岐先アドレスの命令ア
ドレスへのコピーを同一サイクルで行なうように構成す
る。

［産業上の利用分野］ 本発明は、アドレス計算機構を備えた計算機における
条件分岐命令の制御方式に関する。

近年、コンピュータシステムの高速化の要求に伴い、
命令の解釈・実行の方法としてパイプライン制御が一般
的になっているが、パイプの流れを乱す条件分岐命令が
高速化のネックとなっており、実行サイクル数を可能な
限り低減することが望まれる。

［従来の技術］ 近年、コンピュータシステムの高速化の要求に対応し
て行なわれているパイプライン制御とは、命令の解釈・
実行をいくつかのステージに分け、各ステージ機構は、
ある命令の実行後、この命令の全ステージでの実行終了
を待たずに、次の命令を当該ステージで実行する方式で
あるが、条件分岐命令、即ち、命令の実行結果によって
分岐先が変わる命令、例えば命令中で示されるアドレス
のメモリ内容によって分岐・非分岐が確定する分岐命令
については、条件分岐命令が終了しなければ次に解釈・
実行すべき命令が確定しないため、その間、パイプライ
ン制御が止ってしまい、高速化のネックとなっている。

第５図に従来方式の構成図を示す。

第５図において、１はメモリ６からフェッチした命令
をバッファリングする命令バッファ、２はフェッチされ
た命令を解釈する命令デコーダ、３は汎用レジスタや実
行中の命令アドレスからオペランドや分岐先アドレスを
計算するアドレス計算部である。アドレスレジスタは４
個あり、命令用アドレスレジスタ４−１、第１オペラン
ド用アドレスレジスタ４−２、第２オペランド用アドレ
スレジスタ４−３、及び命令分岐用アドレスレジスタ４
−４の４種を備える。

また、５は命令実行部であり、命令デコーダ２のデコ
ード結果に従ってオペランドリードやライト、各種演算
を行なう。更に６は主記憶としてのメモリである。

次に第６図のタイミング説明図を参照して動作を説明
する。

命令バッファ１はメモリ６から命令アドレスレジスタ
４−１によってアドレスされる命令をフェッチしバッフ
ァリングしている。命令デコーダ２はデコード結果が条
件分岐命令であった場合、アドレス計算部３に条件判定
に必要なオペランドのアドレス計算を指示する。アドレ
ス計算部３で計算されたオペランドアドレスは第１、第
２オペランドアドレスレジスタ４−2,4−３のいずれか
に一方にセットされる。

次に命令デコーダ２は分岐条件が成立した場合にフェ
ッチすべき命令のアドレス、即ち、分岐先アドレスの計
算をアドレス計算部３に指示し、計算結果は専用の命令
分岐先アドレスレジスタ４−４にセットされる。

以上のアドレス計算が終了すると、分岐命令が成立し
ないことを仮定して命令アドレスレジスタ４−１をカウ
ントアップし、命令バッファ１に対しカウントアップさ
れた命令アドレスで指定される次の命令をフェッチす
る。

一方、命令実行部５は分岐条件の判定に必要なオペラ
ンドアドレスが確定した時点でメモリ６上のオペランド
をリードし、次に分岐上けの成立の有無を判定する。

分岐条件が成立していなかった場合、そのとき命令バ
ッファ１にバッファリングされている次の命令のデコー
ド以降の動作が実行される。

逆に分岐条件が成立していた場合には、命令分岐先ア
ドレスレジスタ４−４の値を命令アドレスレジスタ４−
１に格納し、分岐先命令のフェッチから再実行する。

［課題を解決するための手段］ しかしながら、このような従来の条件分岐命令の制御
方式にあっては、分岐先のアドレス計算結果を格納する
専用レジスタ４−４を必要とし、また分岐条件の成立を
判定した場合に、命令分岐先アドレスを格納した専用レ
ジスタの値を命令アドレスレジスタに格納した後に、命
令フェッチから再実行するために実行サイクル数が多く
なる問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、条件分岐命令成立時の実行サイクル数を最小限
に抑えて高速化する条件分岐命令の制御方式を提供する
ことを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、条件分岐命令を解読した場合に、分岐
条件の判定に必要なオペランドアドレスＡを計算してレ
ジスタにセットし、次に分岐条件成立時にフェッチすべ
き命令の分岐先アドレスＢを計算してレジスタにセット
し、一方、分岐条件の判定に必要なオペランドアドレス
Ａが確定した時点でメモリ上のオペランドをリードして
分岐条件成立の有無を判定し、分岐条件不成立時にはカ
ウントアップされた命令アドレスＣにより次の命令をフ
ェッチし、逆に、分岐条件成立時には分岐先アドレスＢ
を命令アドレスとして命令をフェッチする条件分岐命令
の制御方式を対象とする。

このような条件分岐命令の制御方式について本発明に
あっては、分岐先アドレスＢを格納するレジスタを前記
オペランドアドレスＡを格納する少なくとも２つのレジ
スタ４−2,4−３のいずれかと共用すると共に、分岐条
件の判定と分岐条件成立時の分岐先アドレスＢの命令ア
ドレスＣへのコピーを同一サイクルで行なうようにした
ものである。

［作用］ このような構成を備えた本発明による条件分岐命令の
制御方式にあっては、命令の分岐先アドレスを専用のレ
ジスタに格納せずに空き状態にある少なくとも２つのオ
ペランドレジスタのいずれかに格納して共用し、かつ、
分岐条件の判定と分岐条件成立時のオペランドレジスタ
から命令レジスタへの分岐先アドレスのコピーを同一サ
イクルで行なうようにしたため、ハード量の削減が可能
であり、また専用レジスタを設けていたことによる従来
の専用レジスタから命令レジスタへの分岐先アドレスの
セットサイクルが不要となり、条件成立時の実行サイク
ル数を最小限に抑えて高速化を図ることができる。

［実施例］ 第２図は本発明の一実施例を示した実施例構成図であ
る。

第２図において、１はメモリ６からフェッチした命令
をバッファリングする命令バッファ、２は命令バッファ
１にフェッチされた命令を解読する命令デコード部、３
は汎用レジスタや実行中の命令アドレスからオペランド
や分岐先アドレスを計算するアドレス計算部、４−１〜
４−３はアドレスレジスタであり、本発明にあっては命
令用アドレスレジスタ４−１、第１オペランド用アドレ
スレジスタ４−２及び第２オペランド用アドレスレジス
タ４−３の３種を備え、従来のように分岐用アドレスレ
ジスタは設けていない。５は命令実行部であり、命令デ
コード部２による命令のデコード結果に従ってオペラン
ドリードやライト、各種の演算を行なう。更に、６は主
記憶としてのメモリである。

このような第２図に示した本発明の実施例にあって
は、条件分岐命令に対し第３図の分岐命令動作タイミン
グ説明図に示す制御を行なう。

まず、命令バッファ１はメモリ６から命令アドレスレ
ジスタ４−１によってアドレスされる命令をフェッチし
てバッファリングしている。命令デコード部２はデコー
ド結果が条件分岐命令であった場合、アドレス計算部３
に対し条件判定に必要なメモリ６のオペランドのアドレ
ス計算を指示する。このアドレス計算部３によるオペラ
ンドのアドレス計算結果は、第１及び第２オペランドア
ドレスレジスタ４−２または４−３のいずれか一方にセ
ットされる。

続いて、命令デコード部２はアドレス計算部３に対し
分岐条件が成立した場合にフェッチすべき命令のアドレ
スの計算を指示する。このアドレス計算に得られた分岐
先アドレスは、第１及び第２のオペランドアドレスレジ
スタ４−２または４−３のうち、この命令実行時におい
てオペランドアドレスとして使用されていない側のレジ
スタにセットされる。

以上のアドレス計算を終了すると、分岐条件が成立し
ないことを仮定して命令アドレスレジスタ４−１はカウ
ントアップし、命令バッファ１はカウントアップされた
命令アドレスによる次の命令をフェッチする。

一方、命令実行部５はオペランドアドレスが確定した
時点でメモリ６上のオペランドをリードし、次に分岐条
件を判定する。分岐条件が成立していなかった場合、そ
のとき命令バッファ１にバッファリングされている命令
のデコード以降の動作が実行される。逆に分岐条件が成
立していた場合、この分岐条件の判定と同一サイクル中
にオペランドアドレスレジスタ４−２または４−３のい
ずれか一方に格納されていた命令分岐先アドレスの値を
命令アドレスレジスタ４−１にコピーし、次に命令フェ
ッチから再実行するようになる。

ここで、第３図に示す本発明による分岐命令の動作タ
イミングと第６図に示した従来の動作タイミングを対比
してみると、（ｂ）に示す分岐条件が成立しなかった場
合については実行サイクル数は同じであるが、（ａ）の
分岐条件が成立した場合については、第６図の従来例に
あってはオペランドフェッチ、分岐条件判定及び命令ア
ドレスセットの３サイクルを必要としたものが、第３図
の本発明にあってはオペランドフェッチ条件判定及び命
令アドレスセットの２サイクルで済ますことができる。

次に、第２図の実施例について条件分岐命令の１つで
あるTH命令（Test Half Word）を例にとって具体的に説
明する。

TH命令のフォーマット構成は第４図に示すように、OP
コードが96となる４バイト長の命令である。このTH命令
において、２バイト目のベース部Ｂ（２ビット）によっ
て指示されるレジスタ値及びインデックス部Ｘ（２ビッ
ト）によって指示されるレジスタ値及び２〜３バイト目
となる命令中で直接、指示されるディスプレイスメント
（12ビット）を加算して得られるアドレスのメモリ上の
ハーフワード（16ビット）を参照する。このメモリ上の
ハーフワードの値が分岐条件となっており、分岐条件を
示す値が０ならば、この命令が格納されているアドレス
に命令中で直接指示されるアドレスAdr（８ビット）を
加算したアドレスに分岐する。

逆に分岐条件の値が０以外であったならば、この命令
が格納されているアドレスに命令長４を加算したアドレ
スに加算されている値が次の命令となる。

このようなTH命令について、第２図による制御を具体
的に説明すると、次のようになる。なお、第２図におけ
る数値は16進表現としている。

今、メモリ６上のアドレスａに第４図に示したTH命令
が入っており、命令アドレスレジスタ４−１はアドレス
ａの値を保持しているものとする。

まず、このとき命令用アドレスレジスタ４−１にセッ
トされているアドレスａから始まるメモリ６上の４バイ
トデータが命令バッファ１にフェッチされる。命令デコ
ード部２は先頭１バイトの値96からこの命令がTH命令で
あることをデコードし、アドレス計算部３に対し第１オ
ペランドアドレスＣの計算を指示する。

アドレス計算部３はOPコードに続く２バイトの値6200
から第１レジスタの値及び第２のレジスタの値、更に命
令中で直接指示されるディプレイスメントの値200を加
算して第１オペランドアドレスの値Ｃを求め、この計算
されたオペランドアドレスＣの値を第１オペランド用レ
ジスタ４−２に格納する。

次に、残り１バイトのAdr値31と、そのときの命令ア
ドレス用レジスタ４−１の値ａとを加算して（ａ＋31）
を求め、この（ａ＋31）を分岐条件が成立した場合にフ
ェッチすべき命令アドレスとして第２オペランド用アド
レスレジスタ４−３に格納する。

以上のアドレス計算及びレジスタセットを終了する
と、命令アドレス用レジスタ４−１は命令長４だけカウ
ントアップして（ａ＋４）となり、命令バッファ１はア
ドレス（ａ＋４）の命令XXをフェッチする。

一方、命令実行部５は第１オペランド用アドレスレジ
スタ４−２に格納された値Ｃによってアドレスされるメ
モリ６上のオペランドYYYYをリードし、次に分岐条件を
判定する。

ここで、オペランドYYYYの値が０以外ならば分岐条件
不成立であることから、そのとき命令バッファ１にフェ
ッチされている命令XXのデコード以降の動作が実行され
る。

逆にオペランドYYYYの値が０ならば分岐条件成立と判
定し、同一サイクル中に第２オペランド用アドレスレジ
スタ４−３に格納されている命令分岐先アドレスの値
（ａ＋31）を命令用アドレスレジスタ４−１にコピー
し、アドレス（ａ＋31）に存在するデータZZを次の命令
としてフェッチして再実行する。

尚、蒸気の実施例はTH命令の具体例を例にとるもので
あったが、本発明はこれに限定されず、適宜の条件分岐
命令につきそのまま適用できる。

［発明の効果］ 以上説明してきたように本発明によれば、分岐先のア
ドレス計算結果を格納する専用レジスタを必要としない
ため、ハード量の削減が可能である。また、分岐条件の
判定と分岐条件成立の分岐先アドレスの命令アドレスへ
のコピーを同一サイクルで行なうことができ、条件分岐
命令の実行サイクル数を最少限に抑え、パイプライン制
御のネックとなっている条件分岐命令による負担を軽減
して、より高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の分岐動作タイミング説明図； 第４図は本発明の対象となるTH命令フォーマット説明
図； 第５図は従来方式の構成図； 第６図は従来方式の動作タイミング説明図である。 図中、 1:命令バッファ 2:命令デコード部 3:アドレス計算部 4:アドレスレジスタ ４−1:命令用アドレスレジスタ（FA） ４−2:第１オペランド用アドレスレジスタ（DA） ４−3:第２オペランド用アドレスレジスタ（SA） 5:命令実行部 6:メモリ

フロントページの続き (72)発明者 野々村 一泰 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 渡部 徹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹野 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 慎哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】条件分岐命令を解読した場合に、分岐条件
   の判定に必要なオペランドアドレス（Ａ）を計算してレ
   ジスタにセットし、次に分岐条件成立時にフェッチすべ
   き命令の分岐先アドレス（Ｂ）を計算してレジスタにセ
   ットし、 一方、分岐条件の判定に必要な前記オペランドアドレス
   （Ａ）が確定した時点でメモリ上のオペランドをリード
   して分岐条件成立の有無を判定し、分岐条件不成立時に
   はカウントアップされた命令アドレス（Ｃ）により次の
   命令をフェッチし、分岐条件成立時には前記分岐先アド
   レス（Ｂ）を命令アドレス（Ｃ）として命令をフェッチ
   する条件分岐命令の制御方式において、 前記分岐先アドレス（Ｂ）を格納するレジスタを前記オ
   ペランドアドレス（Ａ）を格納する少なくとも２つのレ
   ジスタ（４−2,4−３）のいずれかと共用すると共に、
   前記分岐条件の判定と分岐成立時の分岐先アドレス
   （Ｂ）の命令アドレス（Ｃ）へのコピーを同一サイクル
   で行うことを特徴とする条件分岐命令の制御方式。